KR100929294B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 캐패시터 전극과 인접한 캐패시터 전극 사이를 지지하는 절연막 패턴을 형성함으로써, 캐패시터용 산화막을 제거하는 딥 아웃 공정 시 상기 절연막 패턴이 지지대 역할을 하여 상기 캐패시터 전극이 쓰러지는 리닝 현상을 방지하고, 상기 캐패시터 전극의 뽑힘 현상을 방지하여 소자의 특성을 향상시키는 기술을 개시한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 실린더형 캐패시터의 제조 방법을 도시한 단면도.
도 2는 본 발명에 따른 반도체 소자의 실린더형 캐패시터를 도시한 평면 사진.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 실린더형 캐패시터의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
100, 300 : 반도체 기판 105, 305 : 저장전극 콘택플러그
110, 310 : 버퍼 산화막 115, 315 : 식각 정지막
130, 330 : 캐패시터용 산화막 140, 340 : 비정질 탄소층
150, 350 : 실리콘 산화질화막 160, 360 : 반사 방지막
170 : 감광막 패턴 130a, 330a : 산화막 패턴
175, 375 : 하부 도전막 370 : 제 1 감광막 패턴
377 : 캡핑 산화막 390 : 제 2 감광막 패턴
395 : 리세스 400 : 절연막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 캐패시터 전극과 인접한 캐패시터 전극 사이를 지지하는 절연막 패턴을 형성함으로써, 캐패시터용 산화막을 제거하는 딥 아웃 공정 시 상기 캐패시터 전극이 쓰러지지 않도록 하여 리닝 현상을 방지하고, 상기 캐패시터 전극의 뽑힘 현상을 방지하여 소자의 특성을 향상시키는 기술을 개시한다.
최근 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다.
이러한 셀 영역 면적 감소는 셀 캐피시터의 면적 감소를 수반하며, 센싱 마진과 센싱 속도를 떨어뜨리고, 입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제를 유발하게 된다.
따라서, 제한된 셀 영역에서 충분한 정전용량을 확보할 수 있는 방안에 요구되고 있다.
캐패시터의 정전용량(C)은 ε×As/d 으로 나타낸다. 여기서,ε은 유전율, As는 전극의 유효 표면적, d는 전극간 거리를 나타낸 것이다.
따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 증가시키거나, 유전체 박막의 두께를 감소시키거나, 유전률을 증가시켜야 한다.
이 중에서 실린더(Cylinder) 구조 등과 같이 캐패시터의 전극 구조를 3차원 형태로 형성하여, 제한된 레아이웃 면적에서 전극의 유효 표면적을 최대한 증대시키는 방안이 제안되고 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 저장전극 콘택 플러그(105)가 구비된 반도체 기판(100) 상부에 버퍼 산화막(110), 식각 정지막(115), 캐패시터용 산화막(130), 비정질 탄소층(a-Carbon, 140), 실리콘 산화질화막(SiON, 150) 및 반사 방지막(160)을 순차적으로 형성한다.
다음에, 반사 방지막(160) 상부에 캐패시터 전극영역을 정의하는 감광막 패턴(170)을 형성한다.
여기서, 식각 정지막(115)은 질화막으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 감광막 패턴(170)을 마스크로 반사방지막(160), 실리콘 산화질화막(150) 및 비정질 탄소층(140)을 순차적으로 식각한다.
다음에, 상기 식각된 실리콘 산화질화막(150) 및 비정질 탄소층(140)을 식각 마스크로 캐패시터용 산화막(130)을 식각하여 산화막 패턴(130a)을 형성한다.
이때, 하부의 식각 정지막(115)이 노출되도록 하는 것이 바람직하다.
다음에, 감광막 패턴(170) 및 반사방지막(160)을 제거한다.
도 1c를 참조하면, 산화막 패턴(130a)을 식각 마스크로 식각 정지막(115) 및 버퍼 산화막(110)을 식각하여 저장전극 콘택 플러그(105)를 노출시킨다.
여기서, 식각 정지막(115) 식각 시 버퍼 산화막(110)도 완전히 제거되어야 하므로 과도 식각을 수행하는 것이 바람직하다.
도 1d를 참조하면, 캐패시터 전극영역을 포함하는 전체 상부에 일정 두께의 하부 도전막(175)을 형성한다.
여기서, 하부 도전막(175)은 티타늄 질화막으로 형성하는 것이 바람직하다.
도 1e를 참조하면, 산화막 패턴(130a)이 노출될때까지 평탄화 공정을 수행한다.
도 1f를 참조하면, 딥 아웃(Dip-Out) 공정으로 산화막 패턴(130a)을 제거하여 실린더 구조의 캐패시터 전극을 형성한다.
이때, 상기 딥 아웃 공정 시 공간 마진의 부족으로 상기 캐패시터 전극이 쓰러지는 리닝(Leaning) 현상이 발생한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법은 캐패시터용 산화막을 제거하는 딥 아웃 공정 시 습식용액의 표면 장력에 의해 하부 도전막이 쓰러져 주변의 캐패시터 전극과 연결되는 리닝 현상이 발생하거나 상기 캐패시터 전극이 뽑아져 나와 드랍(Drop)성 디펙트(Defect)가 발생하여 소자의 특성이 저하되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 캐패시터 전극과 인접한 캐패시터 전극 사이를 지지하는 절연막 패턴을 형성하여 캐패시터용 산화막을 제거하는 딥 아웃 공정 시 상기 캐패시터 전극이 쓰러지지 않도록 하여 리닝 현상 및 상기 캐패시터 전극의 뽑힘 현상을 방지하는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한 다.
본 발명에 따른 반도체 소자의 제조 방법은
저장전극 콘택플러그가 구비된 반도체 기판 상부에 캐패시터 전극영역을 정의하는 산화막 패턴을 형성하는 단계와,
상기 산화막 패턴을 포함하는 전체 표면 상부에 하부 도전막을 형성하는 단계와,
상기 하부 도전막이 형성된 전체 상부에 캡핑 산화막을 형성하는 단계와,
상기 캐패시터 전극영역 사이의 상기 캡핑 산화막, 하부 도전막 및 산화막 패턴을 식각하여 상기 캐패시터 전극영역 측벽의 상기 하부 도전막이 노출된 리세스를 형성하는 단계와,
상기 전체 상부의 산화막 패턴이 노출될때까지 평탄화 공정을 수행하여 하부 도전막을 분리시키는 단계와,
상기 리세스를 매립하는 절연막을 형성하는 단계와,
상기 산화막 패턴 및 캡핑 산화막을 제거하여 실린더형 캐패시터 전극을 형성하는 단계를 포함하는 것을 특징으로 하며,
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상기 반도체 기판 상부에 버퍼 산화막 및 식각 정지막을 형성하는 단계를 더 포함하는 것과,
상기 식각 정지막 및 절연막은 질화막인 것과,
상기 리세스를 형성하는 단계는
상기 캐패시터 전극영역 사이의 상기 산화막 패턴을 소정 깊이 식각하여 제 1 리세스를 형성하는 단계와,
선택적 딥 아웃 공정을 수행하여 상기 제 1 리세스 저부의 산화막 패턴을 제거하여 상기 캐패시터 전극영역 측벽의 하부 도전막이 노출되는 제 2 리세스를 형성하는 단계를 더 포함하는 것과,
상기 하부 도전막은 티타늄 질화막(TiN)인 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 실린더형 캐패시터 전극을 도시한 평면사진이다.
도 2를 참조하면, 복수 개의 실린더형 캐패시터 전극(375)이 구비되어 있으며, 하부 전극(375) 사이에 절연막(400) 패턴이 구비되어 실린더형 캐패시터 전극의 지지대 역할을 하게 되므로 캐패시터 전극(375)이 쓰러지는 리닝(Leaning) 현상을 방지할 수 있다.
여기서, 절연막(400) 패턴은 캐패시터 전극(375) 사이에 교번으로 구비되도록 하는 것이 바람직하다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 실린더형 캐패시터의 제조 방법을 도시한 단면도이다.
도 3a를 참조하면, 저장전극 콘택 플러그(305)가 구비된 반도체 기판(300) 상부에 버퍼 산화막(310), 식각 정지막(315), 캐패시터용 산화막(330), 비정질 탄 소층(340) 및 반사방지막(360)을 순차적으로 형성한다.
여기서, 식각 정지막(315)은 500 내지 700Å의 두께의 질화막으로 형성하며, 캐패시터용 산화막(330)은 6000 내지8000Å의 두께로 형성하는 것이 바람직하다.
다음에, 반사방지막(360) 상부에 캐패시터 전극영역을 정의하는 제 1 감광막 패턴(370)을 형성한다.
도 3b를 참조하면, 제 1 감광막 패턴(370)을 식각 마스크로 반사방지막(360), 실리콘 산화질화막(350) 및 비정질 탄소층(340)을 식각한다.
다음에, 제 1 감광막 패턴(370) 및 반사방지막(360)을 제거한다.
그 다음, 식각된 실리콘 산화질화막(350) 및 비정질 탄소층(340)을 식각 마스크로 캐패시터용 산화막(330)을 식각하여 캐패시터 전극영역을 정의하는 산화막 패턴(330a)을 형성한다.
그리고, 산화막 패턴(330a)을 포함하는 전체 상부에 일정 두께의 하부 도전막(375)을 형성한다.
도 3c를 참조하면, 상기 캐패시터 전극영역을 포함하는 반도체 기판(300) 상부에 캡핑 산화막(377)을 형성한다.
도 3d 내지 도 3i의 (ⅰ)은 상기 도 2의 A - A'에 따른 절단면을 도시한 단면도이고, 도 3d 내지 도 3i의 (ⅱ)는 상기 도 2의 B - B'에 다른 절단면을 도시한 단면도이다.
도 3d를 참조하면, 상기 캐패시터 전극영역과 인접한 캐패시터 전극영역 사이의 소정 영역을 노출시키는 제 2 감광막 패턴(390)을 형성한다.
도 3e를 참조하면, 제 2 감광막 패턴(390)을 마스크로 캡핑 산화막(377), 하부 도전막(375) 및 소정 깊이의 산화막 패턴(330a)을 식각하여 리세스(395)를 형성한다.
도 3f를 참조하면, 선택적 딥 아웃 공정을 수행하여 리세스(395) 저부에 노출된 산화막 패턴(330a)을 더 식각한다.
이때, 캐패시터 전극 영역 측벽의 하부 도전막(375)이 일부 노출되도록 하는 것이 바람직하다.
다음에, 산화막 패턴(330a)이 노출될때까지 전면 식각 공정을 수행하며, 산화막 패턴(330a)의 하부 도전막(375)을 제거하여 하부 도전막(375)이 분리되도록 한다.
도 3g 및 도 3h를 참조하면, 리세스(395)를 포함하는 전체 상부에 절연막(400)을 형성한다.
다음에, 산화막 패턴(330a) 및 캡핑 산화막(377)이 노출될때까지 전면 식각 공정을 수행하여 리세스(395)에 절연막(400)이 매립되도록 한다.
도 3i를 참조하면, 딥 아웃(Dip-Out) 공정을 수행하여 산화막 패턴(330a) 및캡핑 산화막(377)을 제거하여 실린더형 캐패시터 전극을 형성한다.
이때, 상기 딥 아웃 공정에 의해 산화막 패턴(330a) 및 캡핑 산화막(400)이 제거되며, 실린더형 하부 전극 사이에 형성된 절연막(400)은 남겨지게 된다.
본 발명에 따른 반도체 소자의 제조 방법은 캐패시터 전극과 인접한 캐패시 터 전극 사이를 지지하는 절연막 패턴을 형성함으로써, 캐패시터용 산화막을 제거하는 딥 아웃 공정 시 상기 캐패시터 전극이 쓰러지지 않도록 하여 리닝 현상을 방지하고, 상기 캐패시터 전극의 뽑힘 현상이 방지되어 소자의 특성이 향상되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 저장전극 콘택플러그가 구비된 반도체 기판 상부에 캐패시터 전극영역을 정의하는 산화막 패턴을 형성하는 단계;
    상기 산화막 패턴을 포함하는 전체 표면 상부에 하부 도전막을 형성하는 단계;
    상기 하부 도전막이 형성된 전체 상부에 캡핑 산화막을 형성하는 단계;
    상기 캐패시터 전극영역 사이의 상기 캡핑 산화막, 하부 도전막 및 산화막 패턴을 식각하여 상기 캐패시터 전극영역 측벽의 상기 하부 도전막이 노출된 리세스를 형성하는 단계;
    상기 전체 상부의 산화막 패턴이 노출될때까지 평탄화 공정을 수행하여 하부 도전막을 분리시키는 단계;
    상기 리세스를 매립하는 절연막을 형성하는 단계; 및
    상기 산화막 패턴 및 캡핑 산화막을 제거하여 실린더형 캐패시터 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판 상부에 버퍼 산화막 및 식각 정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 식각 정지막은 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 절연막은 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 리세스를 형성하는 단계는
    상기 캐패시터 전극영역 사이의 상기 산화막 패턴을 소정 깊이 식각하여 제 1 리세스를 형성하는 단계; 및
    선택적 딥 아웃 공정을 수행하여 상기 제 1 리세스 저부의 산화막 패턴을 제거하여 상기 캐패시터 전극영역 측벽의 하부 도전막이 노출되는 제 2 리세스를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 하부 도전막은 티타늄 질화막(TiN)인 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101096186B1 (ko) * 2010-04-30 2011-12-22 주식회사 하이닉스반도체 패턴의 무너짐을 방지하는 반도체장치 제조 방법
KR101776284B1 (ko) 2011-03-03 2017-09-20 삼성전자주식회사 반도체 기억 소자의 제조 방법
KR101800419B1 (ko) 2011-03-14 2017-11-23 삼성전자주식회사 반도체 소자 및 그 제조방법
US20150311210A1 (en) * 2012-11-02 2015-10-29 Ps5 Luxco S.A.R.L. Semiconductor device manufacturing method and semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030093817A (ko) * 2002-06-05 2003-12-11 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20040000069A (ko) * 2002-06-21 2004-01-03 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20060007727A (ko) * 2004-07-21 2006-01-26 삼성전자주식회사 스토리지 노드 전극들 사이에 배치된 절연성 지지바를구비하는 반도체소자 제조방법 및 그에 의해 제조된반도체소자
KR20060009995A (ko) * 2004-07-27 2006-02-02 삼성전자주식회사 캐패시터 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6784479B2 (en) * 2002-06-05 2004-08-31 Samsung Electronics Co., Ltd. Multi-layer integrated circuit capacitor electrodes
US20050221574A1 (en) * 2004-03-31 2005-10-06 Hynix Semiconductor, Inc. Method for fabricating semiconductor device
KR100599098B1 (ko) * 2004-08-26 2006-07-12 삼성전자주식회사 커패시터의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030093817A (ko) * 2002-06-05 2003-12-11 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20040000069A (ko) * 2002-06-21 2004-01-03 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20060007727A (ko) * 2004-07-21 2006-01-26 삼성전자주식회사 스토리지 노드 전극들 사이에 배치된 절연성 지지바를구비하는 반도체소자 제조방법 및 그에 의해 제조된반도체소자
KR20060009995A (ko) * 2004-07-27 2006-02-02 삼성전자주식회사 캐패시터 제조 방법

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