KR100955922B1 - 반도체소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 다수의 전하저장노드를 포함한 셀 영역과 그 주변영역으로 정의된 하부구조가 형성된 반도체기판을 제공하는 단계; 상기 결과물의 전체상부에 식각방지막과 제 1 층간절연막을 순차적으로 형성한 후 상기 제 1 층간절연막을 선택적으로 식각하여 상기 셀 영역의 식각방지막 상면을 노출시키는 단계; 상기 결과물의 전면에 배리어막과 제 2 층간절연막을 순차적으로 형성하는 단계; 상기 제 2 층간절연막을 평탄화하여 상기 주변영역의 배리어막 상면을 노출시키는 단계; 상기 셀 영역의 제 2 층간절연막내에 콘택홀을 형성하여 상기 전하저장노드의 상면을 노출시키는 단계; 상기 노출된 전하저장노드의 상면을 포함한 콘택홀내에 하부전극층을 형성하는 단계; 상기 셀 영역의 제 2 층간절연막을 제거하여 상기 배리어막 전면을 노출시킨 후 상기 결과물의 전면에 유전막을 형성하는 단계; 및 상기 유전막의 상부에 상부전극층을 형성하는 단계를 포함하여 구성된다.

Description

반도체소자의 캐패시터 제조방법{Method for fabricating capacitor in semiconductor device}

도 1은 종래기술에 따른 반도체소자의 캐패시터 제조방법을 도시한 공정단면도.

도 2a 내지 도 2m은 본 발명의 바람직한 일실시예에 따른 반도체소자의 캐패시터 제조방법을 도시한 공정별 단면도.

도 3a 내지 도 3m은 본 발명의 바람직한 다른 실시예에 따른 반도체소자의 캐패시터 제조방법을 도시한 공정별 단면도.

(도면의 주요부분에 대한 부호설명)

100, 1000 : 반도체기판 110, 1100 : 하부구조

120, 1200 : 전하저장노드 130, 1300 : 식각방지막

140, 1400 : 제 1 층간절연막 150, 1500 : 배리어막

160, 1600 : 제 2 층간절연막 170, 1700 : 콘택홀

180, 1800 : 하부전극물질층 180a, 1800a : 하부전극

190, 1900 : 유전막 200, 2000 : 상부전극물질층

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 보다 상세하게는 배리어막을 이용하여 가드링의 쓰러짐을 방지할 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.

종래의 디자인 룰이 미세화된 디램 제조방식에 있어 제한된 면적에 고집적 고정전용량의 캐패시터를 제조하기 위해서는 전극의 유효면적을 증가시키는 방법이 요구되고 있다.

도 1에 도시된 바와 같이, 이러한 면적의 제한을 극복하기 위해 디램의 집적도가 증가하면서 하부전극(10)의 높이를 증대시키는 한편 하부전극을 실린더형으로 만들고 있는데, 이러한 실린더형의 하부전극(10)을 만들기 위해서는 먼저 절연막(5)을 실린더형으로 식각한 후 하부전극(10)물질을 증착하고, CMP공정 또는 에치백공정에 의해 하부전극(10)을 분리시킨 다음 절연막(5)을 습식식각으로 제거하는 방법을 사용하고 있다.

이러한 습식식각 특징중 하나인 등방성식각으로 인해 불필요한 측면식각이 발생되고, 이러한 측면식각을 방지하기 위한 가드링(guardring)(A)이 필요하게 되었다.

그러나, 정전용량을 증가시키기 위해 하부전극의 높이를 증가시키는 경우 그 높이로 인해 가드링이 쓰러져 부서지거나, 또는 절연막의 습식식각시 가드링(A)을 지지해주고 있는 절연막이 손상되어 가드링이 쓰러지거나 부서지는 문제점이 있다.

이러한 가드링의 쓰러짐 또는 부서짐은 셀 블록 외곽의 캐패시터간 브릿지(단락)가 발생하는 원인이 되어 전기적인 불량을 유발하게 되고, 또한 쓰러진 가드링 일부가 떨어져 나와 이물질에 의한 불량을 유발하게 되는 문제점이 있다.

따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 배리어막을 이용함으로써 가드링을 사용하지 않아도 되게 하여 이로 인한 불량을 원천적으로 방지할 수 있으며, 또한 배리어막은 가드링이 필요하더라도 과도한 습식식각으로 인한 주변영역으로의 측면식각을 막아 가드링의 쓰러짐을 방지할 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 다수의 전하저장노드를 포함한 셀 영역과 그 주변영역으로 정의된 하부구조가 형성된 반도체기판을 제공하는 단계; 상기 결과물의 전체상부에 식각방지막과 제 1 층간절연막을 순차적으로 형성한 후 상기 제 1 층간절연막을 선택적으로 식각하여 상기 셀 영역의 식각방지막 상면을 노출시키는 단계; 상기 결과물의 전면에 배리어막과 제 2 층간절연막을 순차적으로 형성하는 단계; 상기 제 2 층간절연막을 평탄화하여 상기 주변영역의 배리어막 상면을 노출시키는 단계; 상기 셀 영역의 제 2 층간절연막내에 콘택홀을 형성하여 상 기 전하저장노드의 상면을 노출시키는 단계; 상기 노출된 전하저장노드의 상면을 포함한 콘택홀내에 하부전극층을 형성하는 단계; 상기 셀 영역의 제 2 층간절연막을 제거하여 상기 배리어막 전면을 노출시킨 후 상기 결과물의 전면에 유전막을 형성하는 단계; 및 상기 유전막의 상부에 상부전극층을 형성하는 단계를 포함하여 구성됨을 특징으로 한다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2a 내지 도 2m은 본 발명의 바람직한 일실시예에 따른 반도체소자의 캐패시터 제조방법을 도시한 공정별 단면도이다.

먼저, 도 2a에 도시된 바와 같이, 다수의 전하저장노드(120)를 포함하는 하부구조(110)를 반도체기판(100)상에 형성한다. 여기서, 설명의 편의상 워드라인과 비트라인은 생략한다.

그 다음, 도 2b에 도시된 바와 같이, 상기 전하저장노드(120)를 포함한 하부구조(110)의 상부에 상기 전하저장노드(120)를 보호하기 위한 식각방지막(130)을 형성한다.

이때, 상기 식각방지막(130)은 상기 하부구조(110)의 두께 보다 얇게 형성한다.

이어서, 도 2c에 도시된 바와 같이, 상기 식각방지막(130)의 전체상부에 하부전극 형성을 위한 제 1 층간절연막(140)을 형성한다.

이때, 상기 제 1 층간절연막(140)은 후속의 제 2 층간절연막 보다 습식식각률이 느린 것을 이용하는 것이 바람직하다.

그 다음, 도 2d에 도시된 바와 같이, 하부전극형성에 필요하지 않은 영역인 주변영역(B)의 제 1 층간절연막(140)은 마스킹한 채 하부전극 형성영역인 셀 영역(A)의 제 1 층간절연막(140)을 식각하여 그 하부의 식각방지막(130)을 노출시킨다.

이어서, 도 2e에 도시된 바와 같이, 상기 노출된 식각방지막(130)을 포함한 결과물의 전면에 식각방지막 역할을 하는 배리어막(150)을 증착하는데, 이러한 배리어막(150)은 셀 영역(A)과 주변영역(B)으로 나누게 된다.

즉, 상기 배리어막(150)은 식각방지막 이외에 연마방지막 또는 반사방지막의 역할을 수행한다.

여기서, 이러한 배리어막(150)을 형성함으로써 가드링은 필요치 않아 가드링으로 인한 불량을 원천적으로 방지할 수 있으며, 또한 가드링이 필요한 경우에도 상기 배리어막(150)은 후속의 과도한 습식식각으로 인한 주변영역으로의 측면식각을 막아 가드링의 쓰러짐을 방지할 수 있다.

여기서, 상기 배리어막(150)과 상기 식각방지막(130)의 두께 합이 종래의 식각방지막 두께와 동일한 경우 종래의 식각공정은 변화없이 적용될 수 있다.

그 다음, 도 2f에 도시된 바와 같이, 상기 배리어막(150)을 포함한 결과물의 전체상부를 매립하기에 충분한 두께로 제 2 층간절연막(160)을 형성한다.

이때, 상기 제 2 층간절연막(160)은 상기 제 1 층간절연막(140)에 비해 습식 식각률이 크고 플로우 특성이 우수한 절연막으로 이용하는 것이 바람직하다.

이어서, 도 2g에 도시된 바와 같이, 상기 셀영역과 주변영역에 증착된 제 2 층간절연막(160)의 두께 차이로 인해 단차가 발생하는데, 이러한 단차를 제거하기 위해 상기 주변영역의 배리어막(150) 상면이 노출될 때 까지 CMP(Chemical Mechanical Polishing)공정 또는 에치백공정을 진행하여 상기 제 2 층간절연막(160)을 평탄화한다.

그 다음, 도 2h에 도시된 바와 같이, 상기 전하저장노드(120) 상면이 노출될 때 까지 상기 제 2 층간절연막(160)과 그 하부의 배리어막(150) 및 식각방지막(130)을 선택적으로 식각하여 상기 제 2 층간절연막(160)내에 콘택홀(170)을 형성한다.

이어서, 도 2i에 도시된 바와 같이, 상기 콘택홀(170)을 포함한 결과물의 전면에 하부전극물질층(180)을 증착한다.

그 다음, 도 2j에 도시된 바와 같이, 상기 하부전극물질층(180)의 상부부분을 CMP공정 또는 에치백공정을 통해 제거하여 상기 하부전극물질층(180)을 서로 분리해낸다.

이어서, 도 2k에 도시된 바와 같이, 상기 제 2 층간절연막(160)을 습식식각에 의해 제거하여 상기 셀 영역의 배리어막(150) 상면과 상기 주변영역의 배리어막(150) 측면을 노출시킴으로써 실린더형 하부전극(180a)을 완성한다.

이때, 이러한 습식식각으로 인한 주변영역으로의 측면식각은 상기 주변영역의 배리어막(150)에 의해 방지된다.

그 다음, 도 2l에 도시된 바와 같이, 상기 실린더형 하부전극(180a) 사이가 매립되지 않을 정도의 두께로 상기 실린더형 하부전극(180a)을 포함한 결과물의 전면에 유전막(190)을 증착한다.

이어서, 도 2m에 도시된 바와 같이, 상기 유전막(190)을 포함한 결과물의 전체상부를 매립하기에 충분한 두께로 상부전극물질층(200)을 증착하여 캐패시터를 완성한다.

한편, 본 발명의 바람직한 다른 실시예를 도 3a 내지 도 3m을 참조하여 설명하면 다음과 같다.

도 3a 내지 도 3m은 본 발명의 바람직한 다른 실시예에 따른 반도체소자의 캐패시터 제조방법을 도시한 공정별 단면도이다.

먼저, 도 3a에 도시된 바와 같이, 다수의 전하저장노드(1200)를 포함하는 하부구조(1100)를 반도체기판(1000)상에 형성한다. 여기서, 설명의 편의상 워드라인과 비트라인은 생략한다.

그 다음, 도 3b에 도시된 바와 같이, 상기 전하저장노드(1200)를 포함한 하부구조(1100)의 상부에 상기 전하저장노드(1200)를 보호하기 위한 식각방지막(1300)을 형성한다.

이때, 상기 식각방지막(1300)은 상기 하부구조(1100)의 두께 보다 얇게 형성한다.

이어서, 도 3c에 도시된 바와 같이, 상기 식각방지막(1300)의 상부에 제 1 층간절연막(1400)을 형성한다.

이때, 상기 제 1 층간절연막(1400)은 후속의 제 2 층간절연막 보다 습식식각률이 빠른 절연막을 이용하는 것이 바람직하다.

그 다음, 도 3d에 도시된 바와 같이, 하부전극 형성영역인 셀 영역(A')의 제 1 층간절연막(1400)은 마스킹하고 하부전극형성에 필요하지 않은 영역인 주변영역(B')의 제 1 층간절연막(1400)을 식각제거하여 그 하부의 식각방지막(1300)을 노출시킨다.

이때, 상기 제 1 층간절연막 식각시 그 하부의 식각방지막(1300)까지도 식각하여 제거할 수 있다.

이어서, 도 3e에 도시된 바와 같이, 상기 노출된 식각방지막(1300)을 포함한 결과물의 전면에 배리어막(1500)을 증착하는데, 상기 배리어막은 셀 영역(A')과 주변영역(B')으로 나누게 된다.

여기서, 이러한 배리어막(1500)을 형성함으로써 가드링은 필요치 않게 되고 가드링으로 인한 불량을 원천적으로 방지할 수 있으며, 또한 가드링이 필요한 경우에도 상기 배리어막(1500)은 후속의 과도한 습식식각으로 인한 주변영역으로의 측면식각을 막아 가드링의 쓰러짐을 방지할 수 있다.

그 다음, 도 3f에 도시된 바와 같이, 상기 배리어막(1500)을 포함한 결과물의 전체상부를 매립하도록 제 2 층간절연막(1600)을 형성한다.

이때, 상기 제 2 층간절연막(1600)은 상기 제 1 층간절연막(1400)에 비해 습식식각률이 느리고 플로우 특성이 우수한 절연막으로 이용하는 것이 바람직하다.

이어서, 도 3g에 도시된 바와 같이, 상기 셀 영역(A')과 주변 영역(B')에 증 착된 상기 제 2 층간절연막(1600)은 절연막 두께 차이로 인해 단차가 발생하는데, 이러한 단차를 제거하기 위해 상기 셀 영역의 배리어막(1500) 상면이 노출될 때 까지 상기 제 2 층간절연막(1600) 상면을 CMP공정 또는 에치백공정에 의해 평탄화한다.

그 다음, 도 3h에 도시된 바와 같이, 상기 전하저장노드(1200) 상면이 노출될 때 까지 상기 배리어막(1500)과 그 하부의 제 1 층간절연막(1400) 및 식각방지막(1300)을 선택적으로 식각하여 상기 제 1 층간절연막(1400)내에 콘택홀(1700)을 형성한다.

이어서, 도 3i에 도시된 바와 같이, 상기 콘택홀(1700)을 포함한 결과물의 전면에 하부전극물질층(1800)을 증착한다.

그 다음, 도 3j에 도시된 바와 같이, CMP공정 또는 에치백공정을 통해 상기 하부전극물질층(1800)의 상부부분을 제거하여 상기 하부전극물질층(1800)을 서로 분리함과 동시에 상기 셀 영역의 배리어막(1500)도 제거한다.

이때, 상기 셀 영역의 배리어막(1500)은 상기 콘택홀 형성을 위한 식각공정시 소정 두께 만큼 손실될 수 있는데, 상기 CMP공정 또는 에치백공정을 진행하여 상기 셀 영역의 배리어막(1500) 상부부분을 선택적으로 완전히 제거할 수 있다.

또한, 이러한 하부전극물질층(1800) 상부부분의 CMP공정 또는 에치백 공정시 상기 주변영역의 배리어막(1500)은 남아 있는 것이 바람직하지만, 남아 있지 않더라도 두 영역간 절연막의 습식식각률 차이로 인해 상기 주변 영역의 제 2 층간절연막(1600)은 보호될 수 있다.

이어서, 도 3k에 도시된 바와 같이, 남아있는 상기 셀 영역의 제 1 층간절연막(1400)을 습식식각에 의해 제거하면 실린더형 하부전극(1800a)이 완성된다.

이때, 상기 제 1 층간절연막의 습식식각시 상기 주변영역의 배리어막(1500)은 습식식각으로 인한 주변영역으로의 측면식각을 방지한다.

그 다음, 도 3l에 도시된 바와 같이, 상기 실린더형 하부전극(1800a)을 포함한 결과물의 전면에 유전막(1900)을 증착한다.

이어서, 도 3m에 도시된 바와 같이, 상기 유전막(1900)을 포함한 결과물의 전면을 매립하도록 상부전극물질층(2000)을 증착하여 캐패시터를 완성한다.

상술한 바와 같이, 본 발명은 배리어막을 이용하여 가드링이 필요치 않게 함으로써 가드링으로 인한 불량을 원천적으로 방지할 수 있으며, 또한 가드링이 필요한 경우에도 배리어막은 주변영역으로의 과도한 습식식각을 막아 습식식각으로 인한 가드링의 쓰러짐을 방지할 수 있다는 효과가 있다.

또한, 이러한 가드링의 쓰러짐으로 인한 다량의 비트 페일을 최소화하여 디램 제조수율을 향상시킬 수 있다는 효과가 있다.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (10)

1. 다수의 전하저장노드를 포함한 셀 영역과 그 주변영역으로 정의된 하부구조가 형성된 반도체기판을 제공하는 단계;

   상기 하부구조를 포함한 상기 반도체기판상에 식각방지막과 제 1 층간절연막을 순차적으로 형성한 후 상기 제 1 층간절연막을 선택적으로 식각하여 상기 셀 영역의 식각방지막 상면을 노출시키는 단계;

   상기 식각방지막 및 상기 제 1 층간절연막 상에 배리어막과 제 2 층간절연막을 순차적으로 형성하는 단계;

   상기 제 2 층간절연막을 평탄화하여 상기 주변영역의 배리어막 상면을 노출시키는 단계;

   상기 셀 영역의 제 2 층간절연막내에 콘택홀을 형성하여 상기 전하저장노드의 상면을 노출시키는 단계;

   상기 노출된 전하저장노드의 상면을 포함한 콘택홀내에 하부전극층을 형성하는 단계;

   상기 셀 영역의 제 2 층간절연막을 제거하고 상기 하부전극층을 포함한 전면에 유전막을 형성하는 단계; 및

   상기 유전막의 상부에 상부전극층을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
2. 삭제
3. 제 1 항에 있어서, 상기 배리어막은 식각방지막으로 이용하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
4. 제 1 항에 있어서, 상기 배리어막은 연마방지막 또는 반사방지막으로 이용하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
5. 제 1 항에 있어서, 상기 제 2 층간절연막은 상기 제 1 층간절연막 보다 습식식각률이 큰 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
6. 다수의 전하저장노드를 포함한 셀 영역과 그 주변영역으로 정의된 하부구조가 형성된 반도체기판을 제공하는 단계;

   상기 하부구조를 포함한 상기 반도체기판상에 식각방지막과 제 1 층간절연막을 순차적으로 형성한 후 상기 제 1 층간절연막을 선택적으로 식각하여 상기 주변영역의 식각방지막 상면을 노출시키는 단계;

   상기 식각방지막 및 상기 제 1 층간절연막 상에 배리어막과 제 2 층간절연막을 순차적으로 형성하는 단계;

   상기 제 2 층간절연막을 평탄화하여 상기 셀 영역의 배리어막 상면을 노출시키는 단계;

   상기 셀 영역의 제 1 층간절연막내에 콘택홀을 형성하여 상기 전하저장노드의 상면을 노출시키는 단계;

   상기 노출된 전하저장노드의 상면을 포함한 콘택홀내에 하부전극층을 형성하는 단계;

   상기 셀 영역의 제 1 층간절연막을 제거하고 상기 하부전극층을 포함한 전면에 유전막을 형성하는 단계; 및

   상기 유전막의 상부에 상부전극층을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
7. 제 6 항에 있어서, 상기 주변 영역의 제 1 층간절연막 식각시 상기 식각방지막까지 제거하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
8. 제 7 항에 있어서, 상기 배리어막은 식각방지막으로 이용하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
9. 제 6 항에 있어서, 상기 배리어막은 연마방지막 또는 반사방지막으로 이용하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
10. 제 6 항에 있어서, 상기 제 2 층간절연막은 상기 제 1 층간절연막 보다 습식식각률이 작은 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.

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