KR20090052661A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 하부 전극 상에 감광막 패턴을 마스크로 지지층을 식각하여 셀 영역에 라인 스페이스 형태의 제 1 지지층을 형성하고, 페리 영역에 제 2 지지층을 형성하여 딥 아웃 공정 시 제 2 지지층으로 희생 절연막의 식각을 방지함으로써, 후속 공정 중 셀 영역과 페리 영역의 단차를 완화하기 위해 사용하는 SCO(Storage Cell Open) 마스크 패턴 형성 공정을 스킵(Skip)할 수 있고, 반도체 소자의 생산 단가의 절감 및 공정 수율을 향상시킬 수 있는 발명에 관한 것이다.
Description
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.
도 2는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도.
<도면의 주요 부분에 대한 부호 설명>
100: 반도체 기판 110: 하부전극 콘택 플러그
120: 식각 정지막 130: 희생 절연막
140: 지지층 150: 가드링(Guard Ring)
155: 제 1 감광막 패턴 160: 하부 전극
165: 제 2 감광막 패턴 170a: 제 1 지지층
170b: 제 2 지지층 180: 상부 전극
190: 층간 절연막 1000a: 셀(Cell) 영역
1000b: 페리(Peri) 영역
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 하부 전극 상에 감광막 패턴을 마스크로 지지층을 식각하여 셀 영역에 라인 스페이스 형태의 제 1 지지층을 형성하고, 페리 영역에 제 2 지지층을 형성하여 딥 아웃 공정 시 제 2 지지층으로 희생 절연막의 식각을 방지함으로써, 후속 공정 중 셀 영역과 페리 영역의 단차를 완화하기 위해 사용하는 SCO(Storage Cell Open) 마스크 패턴 형성 공정을 스킵(Skip)할 수 있고, 반도체 소자의 생산 단가의 절감 및 공정 수율을 향상시킬 수 있는 발명에 관한 것이다.
현재 반도체 소자의 메모리 소자의 수요가 급증함에 따라 고용량의 커패시터(Capacitor)를 얻기 위한 다양한 기술들이 제안되고 있다.
커패시터는 저장 전극(Storage Node)용 하부 전극과 플레이트 전극용 상부 전극 사이에 유전체막(Dielectric)이 개재된 구조를 가진다.
커패시터의 정전용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들 간의 간격, 즉 유전체막의 두께에 반비례한다. 따라서, 정전용량이 높은 커패시터를 제조하기 위하여 유전율이 큰 유전체막을 사용하는 방법, 유전체막의 두께를 줄이는 방법, 하부 전극 표면적을 확대시키는 방법, 또는 전극들 간의 거리를 축소시키는 방법 등이 개발되었다.
하지만, 반도체 메모리 소자의 집적도의 증가로 소자 크기가 점차 감소함에 따라, 충분한 정전용량을 확보할 수 있는 커패시터를 제조하는 것이 점점 어려워졌다. 이에, 하부 전극의 구조를 개선하는 연구가 꾸준히 이루어지고 있으며, 그 해결책으로, 3차원 구조를 가지는 콘케이브형(Concave Type) 또는 실린더형(Cylinder Type) 커패시터가 개발되었다.
최근에는 내부 면적만 노드 면적으로 사용하는 콘케이브형 커패시터보다는 내부 면적은 물론 외부 면적까지도 노드 면적으로 사용하는 실린더형 커패시터를 더욱 선호하는 추세이다.
하지만 실린더 커패시터는 커패시터의 길이(Height)가 증가할수록 딥 아웃 공정 후 셀 영역과 페리 영역 간에 단차가 발생하고 있다.
이러한 단차를 완화시키기 위해 SCO(Storage Cell Open) 마스크를 사용하고 있다.
특히 실린더 커패시터는 딥 아웃 공정 후 셀 영역과 페리 영역의 단차가 커패시터의 높이 만큼 차이가 발생한다.
이러한 단차를 평탄화시키기 위한 층간 절연막 형성 후 SCO(Storage Cell Open) 마스크를 이용한 마스크 및 에칭 공정을 실시하고 있다.
이로 인해 실린더 커패시터 형성 공정의 증가 및 생산 단가의 상승의 문제점이 발생하고 있다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 하부 전극 상에 감광막 패턴을 마스크로 지지층을 식각하여 셀 영역에 라인 스페이스 형태의 제 1 지지층을 형성하고, 페리 영역에 제 2 지지층을 형성하여 딥 아웃 공정 시 제 2 지지층으로 희생 절연막의 식각을 방지함으로써, 후속 공정 중 셀 영역과 페리 영역의 단차를 완화하기 위해 사용하는 SCO(Storage Cell Open) 마스크 패턴 형성 공정을 스 킵(Skip)할 수 있고, 반도체 소자의 생산 단가 절감 및 공정 수율을 향상시킬 수 있도록 하는 반도체 소자의 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은,
셀 영역과 페리 영역을 갖는 반도체 기판의 상부에 희생절연막과 지지층을 형성하는 단계와,
상기 지지층 및 희생절연막을 식각하여 상기 셀 영역에 하부 전극 영역을 형성하는 단계와,
상기 셀 영역에 형성된 하부 전극 영역의 표면에 하부 전극을 형성하는 단계와,
상기 하부 전극을 포함한 전체 표면에 감광막 패턴을 형성하는 단계 및
상기 감광막 패턴을 마스크로 상기 잔류한 지지층을 식각하여 상기 셀 영역에 상기 하부 전극을 지지하도록 잔류하는 제 1 지지층을 형성함과 동시에 상기 페리 영역에 잔류하는 제 2 지지층을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 지지층은 상기 하부전극의 홀수열과 짝수열을 연결하여 지지하는 라인 패턴이 교번하여 형성되는 것과,
상기 제 1 지지층과 제 2 지지층을 형성한 후, 감광막 패턴을 제거하는 단계와,
딥 아웃 공정으로 상기 셀 영역의 희생 절연막을 제거하는 단계 및
상기 하부 전극 표면에 유전체막 및 상부 전극을 형성하는 단계를 더 포함하 는 것과,
상기 하부전극 형성 시 상기 셀 영역과 페리 영역을 분리하는 가드링을 형성하는 단계를 더 포함하는 것과,
상기 지지층은 질화막으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1f는 본 발명에 따라 형성된 반도체 소자를 도시한 단면도로서, 도 2의 A-A' 절단면에 따라 도시한 것이다.
도 1a를 참조하면, 반도체 기판(100) 상에 층간 절연막(미도시)을 형성한다.
상기 층간 절연막 상에 감광막을 형성하고, 하부 전극 콘택용 노광마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
감광막 패턴을 마스크로 층간 절연막을 식각하여 반도체 기판(100)을 노출시키는 하부 전극 콘택홀(미도시)을 형성한다.
감광막 패턴을 제거하고 하부 전극 콘택홀을 매립하는 하부 전극 콘택 플러그(110)를 형성한다.
이때, 하부 전극 콘택 플러그(110)는 하부 전극 콘택홀을 매립하는 콘택 물질을 형성하고 이를 평탄화 식각하여 형성한 것이다.
다음으로, 전체 표면 상부에 식각 정지막(120), 희생 절연막(130) 및 지지층(140)을 형성한다.
지지층(140)은 질화막으로 형성하는 것이 바람직하다.
지지층(140) 상에 감광막을 형성하고, 하부 전극 마스크를 이용한 노광 및 현상 공정으로 제 1 감광막 패턴(155)을 형성한다.
도 1b를 참조하면, 제 1 감광막 패턴(155)을 마스크로 지지층(140), 희생 절연막(130) 및 식각 정지막(120)을 식각하여 하부 전극 콘택플러그(110)를 노출시키는 하부 전극 영역(미도시)을 형성한다.
그 다음으로, 하부 전극 영역(미도시)을 포함한 전체 표면 상부에 하부 전극용 도전층(미도시)을 전체 표면 상부에 형성한다.
이후, 하부 전극 영역을 매립하는 산화막(미도시)을 전체 표면 상부에 형성하고, 지지층(140)이 노출될 때까지 평탄화 식각하여 가드링(150) 및 하부 전극(160)을 형성한다.
이때, 가드링(150)은 셀 영역(1000a)과 페리 영역(1000b) 사이에 형성한다.
여기서, 하부 전극(160) 내부에 남은 산화막은 제거한다.
도 1c를 참조하면, 하부 전극(160)이 형성된 전체 표면 상부에 감광막을 형 성한다.
노광 마스크를 이용한 노광 및 현상 공정으로 제 2 감광막 패턴(165)을 형성한다.
도 1d를 참조하면, 제 2 감광막 패턴(165)을 마스크로 지지층(140)을 식각하여 셀 영역(1000a)에 제 1 지지층(170a)을 형성하고, 페리 영역(1000b)에 제 2 지지층(170b)을 형성한다.
이때, 상기 제 1 지지층(170a)은 좌, 우로 정렬된 라인 형태로 상기 하부 전극(160) 사이 스페이스에 교번으로 형성하고, 제 2 지지층(170b)은 페리 영역의 전체 표면 상부를 덮도록 형성한다.
그 다음에, 제 2 감광막 패턴(165)을 제거하고, 딥 아웃 공정을 실시하여 셀 영역(1000a)의 희생 절연막(130)을 제거한다.
이때, 페리 영역(1000b)의 희생 절연막(130)은 그대로 남게 되어 셀 영역(1000a)과 단차가 줄어든다.
또한, 후속 공정 중 셀 영역(1000a)과 페리 영역(1000b)의 단차를 완화하기 위해 사용하는 SCO(Storage Cell Open) 마스크를 스킵(Skip) 할 수 있다.
도 1e 및 도 1f를 참조하면, 하부 전극(160)을 포함한 전체 표면상에 유전체막(미도시) 및 상부 전극(180)을 형성한다.
다음에, 상부 전극(180) 상에 감광막을 형성하고, 마스크를 이용한 노광 및 현상 공정으로 제 3 감광막 패턴(미도시)을 형성한다.
제 3 감광막 패턴을 마스크로 페리 영역(1000b)의 상부 전극(180) 및 제 2 지지층(170b)을 식각한다.
이후, 상부 전극(180)을 포함한 전체 표면에 층간 절연막(190)을 형성한다.
도 2는 본 발명에 따라 형성된 반도체 소자를 도시한 평면도로서, '도 1e'의 A-A' 절단면을 따라 도시한 것이다.
도 2를 참조하면, 하부 전극(160), 제 1 지지층(170a) 및 제 2 지지층(170b) 및 가드링(150)을 도시한 것이다.
하부 전극(160)은 셀 영역(1000a)의 반도체 기판(100) 상에 서로 엇갈리게 상, 하, 좌, 우 사방으로 정렬시켜 형성한다.
제 1 지지층(170a)은 서로 엇갈리게 정렬된 홀수 열의 하부 전극과 짝수 열의 하부 전극을 지지하는 라인 형상의 지지부가 교번으로 형성되는 것을 특징으로 한다.
제 2 지지층(170b)는 페리 영역(1000b)의 전체 표면에 형성된다.
가드링(150)은 셀 영역(1000a)과 경계 부에 위치한 페리 영역(1000b)에 소정 선폭으로 형성된다.
셀 영역과 페리 영역의 단차를 완화하기 위해 사용하는 SCO(Storage Cell Open) 마스크 패턴 형성 공정을 스킵(Skip) 할 수 있고, 반도체 소자의 생산 단가절감 및 공정 수율을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 셀 영역과 페리 영역을 갖는 반도체 기판의 상부에 희생절연막과 지지층을 형성하는 단계;상기 지지층 및 희생절연막을 식각하여 상기 셀 영역에 하부 전극 영역을 형성하는 단계;상기 셀 영역에 형성된 하부 전극 영역의 표면에 하부전극을 형성하는 단계;상기 하부전극을 포함한 전체 표면에 감광막 패턴을 형성하는 단계; 및상기 감광막 패턴을 마스크로 상기 잔류한 지지층을 식각하여 상기 셀 영역에 상기 하부전극을 지지하도록 잔류하는 제 1 지지층을 형성함과 동시에 상기 페리 영역에 잔류하는 제 2 지지층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 1 지지층은 상기 하부전극의 홀수열과 짝수열을 연결하여 지지하는 라인 패턴이 교번하여 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 1 지지층과 제 2 지지층을 형성한 후, 감광막 패턴을 제거하는 단계;딥 아웃 공정으로 상기 셀 영역의 희생 절연막을 제거하는 단계; 및상기 하부 전극 표면에 유전체막 및 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 하부전극 형성 시 상기 셀 영역과 페리 영역을 분리하는 가드링을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 지지층은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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