KR102449613B1 - 커패시터 - Google Patents
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Abstract
커패시터를 제공한다. 커패시터는, 제1 방향으로 적층된 제1 전극 및 제2 전극을 각각 포함하는 하부 전극들을 포함한다. 제2 전극은 제1 방향과 수직인 제2 및 제3 방향들에 의해 정의되는 단면적 관점에서, 장축을 갖는 바 형 단면을 갖는 기둥 형상을 갖는다.
Description
본 발명은 반도체 소자에 관련된 것으로, 더욱 상세하게는 커패시터를 포함하는 반도체 소자에 관련된 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 널리 사용되고 있다. 하지만, 전자 사업의 발전과 함께 반도체 소자는 점점 더 고집적화 되고 있어, 여러 문제점들을 야기시키고 있다. 예컨대, 반도체 소자의 고집적화에 의해 반도체 소자 내 패턴들의 선폭 및/또는 간격이 감소되는 반면에 상기 패턴들의 높이 및/또는 종횡비가 증가되고 있다. 이에 따라, 박막들의 증착 공정 및/또는 식각 공정의 산포가 점점 나빠져, 반도체 소자의 신뢰성이 저하되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 향상된 신뢰성을 가지며 보다 고집적화된 반도체 소자의 커패시터를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 커패시터를 제공한다. 상기 커패시터는: 기판 상에 배치되며, 제1 방향으로 적층된 제1 전극 및 제2 전극을 각각 포함하는 하부 전극들; 상기 하부 전극들 상에 배치되는 유전막; 및 상기 유전막 상에 배치되는 상부 전극을 포함하되, 상기 제2 전극은, 상기 제1 방향과 수직인 제2 및 제3 방향들에 의해 정의되는 단면적 관점에서, 장축을 갖는 바 형 단면을 갖는 기둥 구조를 가질 수 있다.
일 실시예에 따르면, 상기 제2 전극의 장축은 상기 제2 방향과 평행할 수 있다.
일 실시예에 따르면, 상기 제2 전극의 장축은 상기 제2 및 제3 방향들 사이를 가로지는 방향과 평행할 수 있다.
일 실시예에 따르면, 상기 제2 전극을 제1 방향으로 절단한 단면에서, 상기 제2 전극은 L자 구조를 가질 수 있다.
일 실시예에 따르면, 상기 제1 전극은 원기둥 형상을 가질 수 있다.
일 실시예에 따르면, 상기 제1 전극은, 상기 제2 전극의 장축과 수직인 장축을 갖는 바 형 단면을 갖는 기둥 형상을 가질 수 있다.
일 실시예에 따르면, 상기 제1 전극은, 하부가 폐쇄된 중공의 실린더 형상을 가질 수 있다.
일 실시예에 따르면, 상기 하부 전극들은, 상기 제2 방향으로 서로 이격된 하부 전극들을 포함하는 제1 및 제2 그룹들이 제3 방향으로 서로 이격되며, 상기 제1 그룹 내 하부 전극들 각각은, 상기 제2 그룹 내 하부 전극들 각각과 서로 대응되도록 배치될 수 있다.
일 실시예에 따르면, 상기 하부 전극들은, 상기 제2 방향으로 서로 이격된 하부 전극들을 포함하는 제1 내지 제3 그룹들이 제3 방향으로 서로 이격되며, 상기 제1 그룹 내 하부 전극들 각각은, 상기 제3 그룹 내 하부 전극들 각각과 대응되도록 배치되고, 상기 제2 그룹 내 하부 전극들 각각은, 상기 제1 그룹 내 인접한 두 개의 하부 전극들 사이에 배치될 수 있다.
일 실시예에 따르면, 상기 커패시터는: 상기 제1 전극들 사이에 배치되는 제1 지지 패턴들; 및 상기 제2 전극들 사이에 배치되는 제2 지지 패턴들을 더 포함할 수 있다.
본 발명의 개념에 따른 다른 실시예는 커패시터를 제공한다. 상기 커패시터는: 기판 상에 배치되며, 장축을 갖는 바 형의 단면을 갖는 기둥 형상의 하부 전극들; 상기 하부 전극들 상에 배치되는 유전막; 및 상기 유전막 상에 배치되는 상부 전극을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 하부 전극들 각각을 상기 단면과 수직인 방향으로 절단한 단면에서, 상기 하부 전극들 각각은 L자 구조를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 기판 표면으로부터 수직인 방향은 제1 방향이고, 상기 제1 방향과 수직인 제2 및 제3 방향들에 의해 정의되는 단면적 관점에서, 상기 하부 전극들 각각의 장축은 상기 제2 방향과 평행할 수 있다.
본 발명의 일 실시예에 따르면, 상기 기판 표면으로부터 수직인 방향은 제1 방향이고, 상기 제1 방향과 수직인 제2 및 제3 방향들에 의해 정의되는 단면적 관점에서, 상기 하부 전극들 각각의 장축은 상기 제2 및 제3 방향들 사이를 가로지르는 방향과 평행할 수 있다.
본 발명의 일 실시예에 따르면, 상기 커패시터는: 상기 하부 전극들 사이에 배치되는 지지 패턴들을 더 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 의하면, 하부 전극을 다층 구조로 형성함으로써, 높은 종횡비로 인한 문제를 방지할 수 있다. 또한, 하부 전극의 제2 전극이 바 형의 단면을 갖는 기둥 형상을 가지며, 하부 전극의 제1 전극보다 작은 선폭을 가짐으로써 하부 전극들 사이의 브릿지(bridge) 현상을 방지할 수 있다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 1c는 도 1a 및 도 1b의 반도체 소자를 I-I'으로 절단한 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예들에 따른 커패시터의 하부 전극 구조를 설명하기 위한 사시도들이다.
도 3a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 3b 내지 도 10b는 도 3a 내지 도 10a의 반도체 소자를 I-I'으로 절단한 단면도들이다.
도 7b 내지 도 7d는 도 7a의 반도체 소자를 형성하기 위한 방법을 설명하기 위한 단면도들이다.
도 11a 내지 도 11d는 본 발명의 다른 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 1c는 도 1a 및 도 1b의 반도체 소자를 I-I'으로 절단한 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예들에 따른 커패시터의 하부 전극 구조를 설명하기 위한 사시도들이다.
도 3a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 3b 내지 도 10b는 도 3a 내지 도 10a의 반도체 소자를 I-I'으로 절단한 단면도들이다.
도 7b 내지 도 7d는 도 7a의 반도체 소자를 형성하기 위한 방법을 설명하기 위한 단면도들이다.
도 11a 내지 도 11d는 본 발명의 다른 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 1c는 도 1a 및 도 1b의 반도체 소자를 I-I'으로 절단한 단면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 소자는, 하부 구조체 및 커패시터를 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 소자가 DRAM(dynamic random access memory) 일 경우, 상기 하부 구조체는 트랜지스터(도시되지 않음) 및 비트 라인(도시되지 않음)을 포함할 수 있다. 상기 트랜지스터는 BCAT(buried channel array transistor), 핀형 구조 트랜지스터(fin type transistor) 또는 플래나(planar) 트랜지스터를 채용할 수 있다. 상기 트랜지스터는 게이트 절연막(도시되지 않음), 게이트 전극(도시되지 않음) 및 제1 및 제2 불순물 영역들(도시되지 않음)을 포함할 수 있다. 상기 비트 라인은 상기 제1 불순물 영역들과 제1 콘택 플러그(도시되지 않음)를 통해 전기적으로 연결될 수 있다. 상기 커패시터들 각각은 상기 제2 불순물 영역들 각각과 제2 콘택 플러그들(102)를 통해 각각 전기적으로 연결될 수 있다. 상기 제2 콘택 플러그(102)는 층간 절연막(100)을 관통하며, 선택적으로 콘택 패드들(104)이 상기 제2 콘택 플러그(102) 및 상기 커패시터 사이에 배치될 수 있다. 상기 커패시터는 하부 전극(LE), 유전막(152, 도 10b 참조) 및 상부 전극(UE, 도 10b 참조)을 포함할 수 있다.
도 1a 내지 도 1c를 참조하면, 상기 커패시터의 하부 전극(LE)은 다층 구조를 가질 수 있다. 본 발명의 일 실시예에 따르면, 상기 커패시터의 하부 전극(LE)은 제1 전극(122) 및 제2 전극(150)을 포함할 수 있다. 상기 제1 전극(122) 및 상기 제2 전극(150)은 상기 제1 방향(DR1) 및 상기 제2 방향(DR2)에 각각 수직인 제3 방향(DR3)으로 적층될 수 있다. 또한, 상기 제1 전극(122)은 상기 제2 전극(150)과 접하며 전기적으로 연결될 수 있다. 본 실시예들에서는 상기 커패시터의 하부 전극(LE)이 두 개의 층으로 이루어지는 것을 예시적으로 설명하고 있으나, 상기 커패시터는 두 개 이상의 층으로 이루어질 수 있다.
본 실시예에서는 평면적 관점에서, 상기 제1 전극(122)이 원기둥 형상을 가지며, 상기 제2 전극(150)이 장축(long axis)을 갖는 바(bar) 형상을 가질 수 있다. 본 발명에서 상기 제1 전극(122) 및 제2 전극(150)의 구조를 이로 한정하는 것은 아니다. 상기 제1 전극(122) 및 상기 제2 전극(150)의 구조는 후속하여 상세하게 설명하기로 한다.
상기 제1 전극들(122) 각각의 폭보다 상기 제2 전극들(150) 각각의 폭이 작을 수 있다. 상기 제2 전극들(150) 각각은 상기 제1 전극들(122) 각각의 적어도 일부를 덮으며 배열될 수 있다. 예컨대, 상기 제2 전극들(150) 각각은 상기 제1 전극들(122) 중심 부위에 제공될 수 있다. 평면적 관점에서, 상기 하부 전극들(LE) 각각은 제1 방향(DR1) 및 제2 방향(DR2)으로 서로 이격될 수 있다.
도 1a에 도시된 일 실시예에 따르면, 상기 제1 방향(DR1)으로 서로 이격된 하부 전극들(LE)을 포함하는 그룹들이 제공된다. 설명의 용이함을 위하여 상기 그룹들은 상기 제1 방향(DR1)과 수직인 제2 방향(DR2)으로 서로 이격된 제1 그룹(CL1) 및 제2 그룹(CL2)을 포함할 수 있다. 상기 제1 그룹(CL1)의 하부 전극들(LE) 각각은 상기 제2 그룹(CL2)의 하부 전극들(LE)과 실질적으로 대응되는 위치에 배열될 수 있다. 한편, 상기 제2 전극들(150) 각각은 장축을 가지며, 상기 장축은 상기 제2 방향(DR2)과 실질적으로 평행할 수 있다.
도 1b에 도시된 다른 실시예에 따르면, 상기 제1 방향(DR1)으로 서로 이격된 하부 전극들(LE)을 포함하는 그룹들이 제공된다. 설명의 용이함을 위하여 상기 그룹들은 상기 제2 방향(DR2)으로 서로 이격된 제1 그룹(CL1), 제2 그룹(CL2) 및 제3 그룹(CL3)을 포함할 수 있다. 상기 제1 그룹(CL1)의 하부 전극들(LE) 각각은 상기 제3 그룹(CL3)의 하부 전극들(LE) 각각과 실질적으로 대응되는 위치에 배열될 수 있다. 상기 제2 그룹(CL2)의 하부 전극들(LE) 각각은 상기 제1 그룹(CL1)의 인접한 두 개의 하부 전극들(LE) 사이에 배치될 수 있다. 한편, 상기 제2 전극들(150) 각각은 장축을 가지며, 상기 장축은 상기 제1 방향(DR1) 및 상기 제2 방향(DR2) 사이를 가로지는 방향과 평행할 수 있다.
상기 제1 전극들(122) 각각은 1:10 이상의 종횡비를 가질 수 있다. 상기 제1 전극들(122)의 종횡비가 커 쓰러질 경우를 대비하여, 인접한 두 개의 제1 전극들(122) 사이를 연결하는 제1 지지 패턴들(108)이 더 제공될 수 있다. 또한, 상기 제2 전극들(150) 각각도 1:10 이상의 종횡비를 가질 수 있다. 상기 제2 전극들(150)의 종횡비가 커 쓰러질 경우를 대비하여, 인접한 두 개의 제2 전극들(150) 사이를 연결하는 제2 지지 패턴들(132)을 더 제공될 수 있다.
상기 제1 전극들(122) 및 제2 전극들(150) 각각은, 원기둥 형상, 단면이 바 형인 기둥 형상 및 실린더 형상 중 적어도 하나를 가질 수 있다. 이하에서는 상기 제1 전극(122) 및 제2 전극(150)의 구조를 예시적으로 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예들에 따른 커패시터의 하부 전극(LE) 구조를 설명하기 위한 사시도들이다.
도 2a를 참조하면, 제2 전극(150)은 제1 전극(122) 상에 제3 방향(DR3)으로 적층될 수 있다. 상기 제1 전극(122)은 원기둥 형상을 가지며, 하부로 갈수록 좁은 지름을 가질 수 있다. 상기 제3 방향(DR3)과 각각 수직인 제1 방향(DR1) 및 제2 방향(DR2)으로 이루어진 면으로 절단한 단면적 관점에서, 상기 제2 전극(150)은 상기 제2 방향(DR2)을 장축 방향으로 갖는 바 형의 단면을 가질 수 있다. 상기 제2 전극(150)은 상기 제2 방향(DR2)으로 장축을 가지며, 상기 제1 방향(DR1)으로 단축을 가질 수 있다. 또한, 도 2a에서는 직사각형을 도시되나, 상기 제2 전극(150)은 모서리들이 라운드진 타원형 또는 마름모 형상을 포함할 수 있다.
도 2b를 참조하면, 제1 전극(122)은 원기둥 형상을 가질 수 있다. 제2 전극(150)은 바 형 단면의 기둥 형상의 상부 부분(150U)과, 상기 상부 부분(150U)으로부터 제1 방향(DR1)으로 연장하는 하부 부분(150L)을 포함할 수 있다. 상기 제2 전극(150)은 'L'자 구조를 가질 수 있다. 또한, 도시되지 않았으나, 상기 제2 전극(150)은 모서리들이 라운드진 타원형 또는 마름모 형상을 포함할 수 있다.
도 2c를 참조하면, 제1 전극(122)은 제2 방향(DR2)을 장축 방향으로 갖는 바 형 단면을 갖는 기둥 형상을 가질 수 있다. 제2 전극(150)은 상기 제2 방향(DR2)과 수직인 제1 방향(DR1)을 장축 방향으로 갖는 바 형 단면을 갖는 기둥 형상을 가질 수 있다.
또한, 도시되지 않았으나, 상기 상기 제1 전극(122) 및 상기 제2 전극(150) 중 적어도 하나의 모서리들이 라운드진 타원형 또는 마름모 형상을 포함할 수 있다. 선택적으로, 도시되지 않았으나, 상기 제1 전극(122) 및 상기 제2 전극(150) 중 적어도 하나는 'L'가 구조를 가질 수 있다.
도 2d를 참조하면, 제1 전극(122)은 하부가 폐쇄된 중공의 실린더 구조를 가질 수 있다. 상기 제1 전극(122)은 하부로 갈수록 좁은 지름을 가질 수 있다. 제2 전극(150)은 제1 또는 제2 방향들(DR1, DR2) 중 하나를 장축 방향으로 갖는 바 형 단면을 갖는 기둥 형상을 가질 수 있다.
또한, 도시되지 않았으나, 상기 제2 전극(150)은 모서리들이 라운드진 타원형 또는 마름모 형상을 포함할 수 있다. 선택적으로, 도시되지 않았으나, 상기 제1 전극(122) 및 상기 제2 전극(150) 중 적어도 하나는 'L'가 구조를 가질 수 있다.
본 발명에서는 상기 제1 전극(122) 및 상기 제2 전극(150)의 구조를 도 2a 내지 도 2d에서 설명된 구조들로 한정하는 것을 아니다.
도 3a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이고, 도 3b 내지 도 10b는 도 3a 내지 도 10a의 반도체 소자를 I-I'으로 절단한 단면도들이다. 도 7b 내지 도 7d는 도 7a의 반도체 소자를 형성하기 위한 방법을 설명하기 위한 단면도들이다.
도 3a 및 도 3b를 참조하면, 기판(10) 상에 하부 구조체를 형성한 후, 상기 하부 구조체와 전기적으로 연결되는 제1 전극들(122) 및 제1 지지 패턴들(108)을 형성할 수 있다.
일 실시예 따르면, 상기 하부 구조체는 기판(10) 상에 형성된 층간 절연막(100) 내에 형성된 콘택 플러그들(102) 및 콘택 패드들(104)을 포함할 수 있다. 상세하게 도시되지 않았으나, 상기 콘택 플러그들(102) 각각은 트랜지스터(도시되지 않음)의 소스/드레인 영역들 중 적어도 하나와 전기적으로 연결될 수 있다.
상기 층간 절연막(100) 상에 제1 희생막(106), 제1 지지 패턴들(108) 및 제2 희생막(110)을 순차적으로 형성할 수 있다. 일 예에 따르면, 상기 제1 희생막(106) 상에 제1 지지막을 형성한 후, 상기 제1 지지막을 패터닝하여 제1 지지 패턴들(108)을 형성할 수 있다. 일 예로, 상기 제1 지지 패턴들(108) 각각은 제1 방향(DR1)으로 연장하는 라인 형상을 가질 수 있다. 상기 제1 지지 패턴들(108) 및 상기 제1 희생막(106) 상에 상기 제2 희생막(110)을 형성할 수 있다. 상기 제1 희생막(106) 및 제2 희생막(110)은 실질적으로 동일한 물질을 포함하되, 상기 제1 지지 패턴들(108)과 일 에천트에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제1 희생막(106) 및 제2 희생막(110)은 SOH(spin on hardmask) 물질, 포토레지스트, 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 상기 제1 지지 패턴들(108) 각각은 질화물 또는 산질화물을 포함할 수 있다.
상기 제2 희생막(110), 상기 제1 지지 패턴들(108) 및 상기 제1 희생막(106)을 패터닝하여 상기 콘택 패드들(104)을 각각 노출시키는 제1 홀들을 형성할 수 있다. 상기 제1 홀들을 매립하면서 상기 제2 희생막(110) 상에 제1 도전막을 형성할 수 있다. 상기 제1 도전막은 폴리실리콘, 텅스텐, 티타늄, 탄탈륨, 텅스텐 질화물, 티타늄 질화물 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다. 상기 제2 희생막(110)의 상부면이 노출되도록 상기 제1 도전막 상부를 연마하여, 상기 제1 전극들(122)을 형성할 수 있다. 본 실시예에서는 상기 제1 전극들(122) 각각이 원기둥 형성을 갖는 것으로 도시되지만, 본 발명이 상기 제1 전극들(122) 각각의 구조를 이로 한정하는 것은 아니다.
도 3a를 참조하면, 상기 제1 방향(DR1)으로 서로 이격되는 제1 전극들(122)을 포함하는 제1 행 그룹(CL1) 및 제2 행 그룹(CL2)이 제공될 수 있다. 상기 제1 행 그룹(CL1)의 제1 전극들(122) 각각과 상기 제2 행 그룹(CL2)의 제1 전극들(122) 각각은 서로 대응되는 위치에 배열될 수 있다. 또한, 상기 제2 방향(DR2)으로 서로 이격되는 제1 전극들(122)을 포함하는 제1 열 그룹(RW1), 제2 열 그룹(RW2), 제3 열 그룹(RW3) 및 제4 열 그룹(RW4)이 제공될 수 있다. 상기 제1 열 그룹(RW1)의 제1 전극들(122) 각각과, 상기 제2 열 그룹(RW2)의 제1 전극들(122) 각각과, 상기 제3 열 그룹(RW3)의 제1 전극들(122) 각각과, 상기 제4 열 그룹(RW4)의 제1 전극들(122) 각각은 서로 대응되는 위치에 배열될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 제2 희생막(110) 및 제1 전극들(122) 상에 제3 희생막(124) 및 제2 지지막(126) 및 제4 희생막(128)을 순차적으로 형성할 수 있다. 상기 제3 희생막(124) 및 상기 제4 희생막(128)은 실질적으로 동일한 물질을 포함하되, 상기 제2 지지막(126)과 일 에천트에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제3 희생막(124) 및 제4 희생막(128)은 SOH 물질, 포토레지스트, 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 상기 제2 지지막(126) 각각은 질화물 또는 산질화물을 포함할 수 있다.
이어서, 상기 제4 희생막(128) 상에, 제2 방향(DR2)으로 연장하는 제1 마스크 패턴들(130)을 형성할 수 있다. 상기 제1 마스크 패턴들(130) 각각은 상기 제1 방향(DR1)으로 인접한 두 개의 제1 전극들(122)의 적어도 일부들을 각각 덮을 수 있다. 예컨대, 상기 제1 마스크 패턴들(130) 중 하나는 상기 제1 열 그룹(RW1)의 제1 전극들(122)의 적어도 일부들과 상기 제2 열 그룹(RW2)의 제1 전극들(122)의 적어도 일부들을 덮을 수 있다. 상기 제1 마스크 패턴들(130) 중 다른 하나는 상기 제3 열 그룹(RW3)의 제1 전극들(122)의 적어도 일부들과 상기 제4 열 그룹(RW4)의 제1 전극들(122)의 적어도 일부들을 덮을 수 있다.
도 5a 및 도 5b를 참조하면, 상기 제1 마스크 패턴들(130)을 식각 마스크로 사용하여 상기 제4 희생막(128), 제2 지지막(126) 및 제3 희생막(124)을 패터닝하여, 상기 제2 희생막(110)의 상부면과 상기 제1 전극들(122) 각각의 적어도 일부를 노출시키는 개구들(134)을 형성할 수 있다. 상기 식각 공정 후 상기 제1 마스크 패턴들(130)은 제거될 수 있다.
상기 식각 공정으로 제2 지지막(126)이 패터닝되어 제2 지지 패턴들(132)이 형성될 수 있다. 설명의 용이함을 위하여, 상기 제3 희생막(124), 상기 제2 지지 패턴들(132) 및 제4 희생막(128) 각각을 희생 구조체들(SCS)이라 한다. 상기 개구들(134) 각각은 인접한 두 개의 희생 구조체들(SCS) 사이에 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 희생 구조체들(SCS) 상에 컨포멀하게 제2 도전막(136)을 형성할 수 있다. 상기 제2 도전막(136)은 상기 개구들(134) 각각을 완전하게 매립하지 않을 수 있다. 상기 제2 도전막(136)은 폴리실리콘, 텅스텐, 티타늄, 탄탈륨, 텅스텐 질화물, 티타늄 질화물 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다.
이어서, 상기 제2 도전막(136) 상에 컨포멀하게 스페이서막(138)을 형성할 수 있다. 상기 스페이서막(138)은 상기 개구들(134) 각각을 완전하게 매립하지 않을 수 있다. 상기 스페이서막(138)은 질화물 또는 산질화물을 포함할 수 있다.
도 7a 내지 도 7d를 참조하면, 상기 제2 도전막(136) 및 상기 스페이서막(138)을 식각하여, 상기 희생 구조체들(SCS) 측벽들 각각에 제2 도전 패턴들(146) 및 스페이서들(140)을 각각 형성할 수 있다.
일 실시예에 따르면, 상기 제2 도전막(136) 및 상기 스페이서막(138)을 이방성 식각하여, 상기 개구들(134) 바닥면들 상에 및 상기 희생 구조체들(SCS) 상부면들 상에 형성된 상기 제2 도전막(136) 및 상기 스페이서막(138)을 제거할 수 있다. 그러나, 도 7b에 도시된 바와 같이 상기 희생 구조체들(SCS) 상부면들 상에 상기 스페이서막(138) 및 상기 제2 도전막(136)이 잔류할 수 있다. 한편, 상기 노출된 제2 희생막(110)의 상부면이 과식각되어 아래로 리세스된 상부면을 가질 수 있다. 도 7c에 도시된 바와 같이 상기 개구들(134)을 매립하는 제5 희생막(144)을 형성할 수 있다. 상기 제5 희생막(144)은 상기 제1 희생막(106), 상기 제2 희생막(110), 상기 제3 희생막(124) 및 상기 제4 희생막(128)과 실질적으로 동일한 물질을 포함할 수 있다. 상기 제5 희생막(144)은 SOH 물질, 포토레지스트, 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 이어서, 상기 희생 구조체들(SCS)의 상부면들이 노출될 때까지 상기 제5 희생막(144) 및 잔류하는 스페이서막(138) 및 제2 도전막(136)의 상부를 연마할 수 있다. 이로써, 상기 희생 구조체들(SCS) 측벽들에 상기 제2 도전 패턴들(142) 및 상기 스페이서들(140)이 형성될 수 있다. 상기 제2 도전 패턴들(142) 각각은 상기 제2 방향(DR2)으로 연장하는 라인 구조를 가질 수 있다. 상기 제2 도전 패턴들(142) 각각은 상기 제2 방향(DR2)으로 배열된 제1 전극들(122)을 전기적으로 연결할 수 있다.
도 8a 내지 도 8b를 참조하면, 상기 제2 도전 패턴들(142)을 패터닝하여, 상기 제1 전극들(122) 각각과 전기적으로 접촉하는 제2 전극들(150)을 형성할 수 있다.
일 실시예예 따르면, 상기 희생 구조체(SCS), 상기 제2 도전 패턴들(142), 상기 스페이서들(140) 및 상기 제5 희생막(144) 상에 제2 마스크 패턴들(148)을 형성할 수 있다. 상기 제2 마스크 패턴들(148) 각각은 상기 제1 방향(DR1)으로 연장되며, 상기 제1 전극들(122) 각각을 덮도록 형성될 수 있다.
상기 제2 마스크 패턴들(148)을 식각 마스크로 상기 제2 도전 패턴들(142), 상기 스페이서들(140) 및 상기 제5 희생막(144)을 식각할 수 있다. 이로써, 상기 제2 방향(DR2)을 장축으로 하는 바 형의 단면을 갖는 제2 전극들(150)을 형성할 수 있다. 상기 제2 전극들(150) 각각은 상기 제1 전극들(122) 각각 상에서 전기적으로 접촉할 수 있다. 이로써, 제1 전극(122) 하나와 제2 전극(150) 하나를 포함하는 하부 전극(LE)을 형성할 수 있다.
상기 제2 전극들(150)을 형성한 후, 상기 제2 마스크 패턴들(148)을 제거될 수 있다.
도 9a 및 도 9b을 참조하면, 상기 제1 희생막(106), 상기 제2 희생막(110), 상기 제3 희생막(124), 상기 제4 희생막(128) 및 상기 제5 희생막(144)을 제거하여, 상기 제1 전극들(122) 각각의 측벽 및 상부면을 노출시키고, 상기 제2 전극들(150) 각각의 측벽 및 상부면을 노출시킬 수 있다. 또한, 상기 제1 전극들(122) 사이의 제1 지지 패턴들(108)을 노출시키고, 상기 제2 전극들(150) 사이의 제2 지지 패턴들(132)을 노출시킬 수 있다.
일 실시예에 따르면, 상기 제1 희생막(106), 상기 제2 희생막(110), 상기 제3 희생막(124), 상기 제4 희생막(128) 및 상기 제5 희생막(144)은 실질적으로 동일한 물질을 포함하되, 상기 제1 지지 패턴들(108) 및 상기 제2 지지 패턴들(132)과, 상기 제1 전극들(122) 및 상기 제2 전극들(150)과, 상기 제2 층간 절연막(100)과 일 에천트에 의해 식각 선택비를 갖는 물질을 포함할 수 있다. 따라서, 상기 제1 희생막(106), 상기 제2 희생막(110), 상기 제3 희생막(124), 상기 제4 희생막(128) 및 상기 제5 희생막(144)을 제거하는 동안, 상기 제1 지지 패턴들(108) 및 상기 제2 지지 패턴들(132)과, 상기 제1 전극들(122) 및 상기 제2 전극들(150)과, 상기 제2 층간 절연막(100)은 실질적으로 식각되지 않을 수 있다.
도 10a 및 도 10b를 참조하면, 상기 하부 전극들(LE), 상기 제1 지지 패턴들(108) 및 상기 제2 지지 패턴들(132)의 측벽들 및 상부면들에 컨포멀하게 유전막(152)을 형성할 수 있다. 상기 유전막(152)은 실리콘 산화물보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 예컨대, 상기 금속 산화물은 HfO2, ZrO2, Ta2O5, TiO2 및 Y2O3 중 적어도 하나를 포함할 수 있다.
상기 유전막(152) 상에 상기 하부 전극들(LE), 상기 제1 지지 패턴들(108) 및 상기 제2 지지 패턴들(132) 사이를 덮는 상부 전극(UE)을 형성할 수 있다. 상기 상부 전극(UE)은 폴리실리콘, 텅스텐, 티타늄, 탄탈륨, 텅스텐 질화물, 티타늄 질화물 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다.
도 11a 내지 도 11d는 본 발명의 다른 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 11a 및 도 3b를 참조하면, 기판(10) 상에 하부 구조체를 형성한 후, 상기 하부 구조체와 전기적으로 연결되는 제1 전극들(122) 및 제1 지지 패턴들(108)을 형성할 수 있다. 일 실시예에 따르면, 층간 절연막(100) 상에 제1 희생막(106), 제1 지지 패턴들(108) 및 제2 희생막(110)을 순차적으로 형성할 수 있다. 상기 제2 희생막(110), 상기 제1 지지 패턴들(108) 및 상기 제1 희생막(106)을 패터닝하여 상기 제2 콘택 플러그들(102)을 각각 노출시키는 제1 홀들을 형성할 수 있다. 상기 제1 홀들을 매립하는 상기 제1 전극들(122)을 형성할 수 있다.
도 11a를 참조하면, 상기 제1 방향(DR1)으로 서로 이격되는 제1 전극들(122)을 포함하는 제1 행 그룹(CL1), 제2 행 그룹(CL2) 및 제3 행 그룹(CL3)이 제공될 수 있다. 상기 제1 행 그룹(CL1)의 제1 전극들(122) 각각과 상기 제3 행 그룹(CL2)의 제1 전극들(122) 각각은 서로 대응되는 위치에 배열될 수 있다. 상기 제2 행 그룹(CL2)의 제1 전극들(122) 각각은 상기 제1 행 그룹(CL1)의 인접한 두 개의 제1 전극들(122) 사이에 배치될 수 있다. 또한, 상기 제1 방향(DR1) 및 상기 제2 방향(DR2) 사이로 연장하는 방향을 따라 서로 이격된 제1 전극들(122)을 포함하는 제1 대각 그룹(DG1), 제2 대각 그룹(DG2), 제3 대각 그룹(DG3) 및 제4 대각 그룹(DG4)이 제공될 수 있다.
도 11b 및 도 4b를 참조하면, 상기 제2 희생막(110) 및 제1 전극들(122) 상에 제3 희생막(124) 및 제2 지지막(126) 및 제4 희생막(128)을 순차적으로 형성할 수 있다.
이어서, 상기 제4 희생막(128) 상에, 상기 제1 방향(DR1) 및 상기 제2 방향(DR2) 사이로 연장하는 방향을 따라 연장하는 제1 마스크 패턴들(130)을 형성할 수 있다. 일 실시예에 따르면, 상기 제1 마스크 패턴들(130) 중 하나는 상기 제1 대각 그룹(DG1)의 제1 전극들(122)의 적어도 일부들과 상기 제2 대각 그룹(DG2)의 제1 전극들(122)의 적어도 일부들을 덮을 수 있다. 상기 제1 마스크 패턴들(130) 중 다른 하나는 상기 제3 대각 그룹(DG3)의 제1 전극들(122)의 적어도 일부들과 상기 제4 대각 그룹(DG4)의 제1 전극들(122)의 적어도 일부들을 덮을 수 있다.
상기 제1 마스크 패턴들을 식각 마스크로 상기 제3 희생막(124) 및 상기 제2 지지막(126) 및 상기 제4 희생막(128)을 식각하여 희생 구조체들을 형성할 수 있다. 상기 제2 지지막(126)이 식각되어 제2 지지 패턴들(132)이 형성될 수 있다. 상기 희생 구조체들 측벽에 제2 도전 패턴들 및 스페이서들을 각각 형성할 수 있다. 상기 희생 구조체들, 제2 도전 패턴들 및 스페이서들을 형성하는 공정은 도 5a 내지 도 7a, 및 도 5b 내지 도 7b에서 설명된 것과 유사하여 상세한 설명을 생략하기로 한다.
도 11c 및 도 8b를 참조하면, 상기 희생 구조체(SCS), 상기 제2 도전 패턴들(142), 상기 스페이서들(140) 및 상기 제5 희생막(144) 상에 제2 마스크 패턴들(148)을 형성할 수 있다. 상기 제2 마스크 패턴들(148) 각각은 상기 제1 방향(DR1)으로 연장되며, 상기 제1 전극들(122) 각각을 덮도록 형성될 수 있다.
상기 제2 마스크 패턴들(148)을 식각 마스크로 상기 제2 도전 패턴들(142), 상기 스페이서들(140) 및 상기 제5 희생막(144)을 식각할 수 있다. 이로써, 상기 제2 방향(DR2)을 장축으로 하는 바 형의 단면을 갖는 제2 전극들(150)을 형성할 수 있다.
도 11d 및 도 9b를 참조하면, 상기 제1 희생막(106), 상기 제2 희생막(110), 상기 제3 희생막(124), 상기 제4 희생막(128) 및 상기 제5 희생막(144)을 제거하여, 상기 제1 전극들(122) 각각의 측벽 및 상부면을 노출시키고, 상기 제2 전극들(150) 각각의 측벽 및 상부면을 노출시킬 수 있다. 또한, 상기 제1 전극들(122) 사이의 제1 지지 패턴들(108)을 노출시키고, 상기 제2 전극들(150) 사이의 제2 지지 패턴들(132)을 노출시킬 수 있다.
유전막(152) 및 상부 전극(UE)을 형성하는 공정은 도 10a 및 도 10b에서 설명된 것과 유사하여 상세한 설명을 생략하기로 한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판
100: 층간 절연막
108: 제1 지지 패턴
122: 제1 전극
132: 제2 지지 패턴
150: 제2 전극
LE: 하부 전극
100: 층간 절연막
108: 제1 지지 패턴
122: 제1 전극
132: 제2 지지 패턴
150: 제2 전극
LE: 하부 전극
Claims (10)
- 기판 상에 배치되며, 제1 방향으로 적층된 제1 전극 및 제2 전극을 각각 포함하는 하부 전극들;
상기 하부 전극들 상에 배치되는 유전막;
상기 유전막 상에 배치되는 상부 전극; 및
상기 제1 전극들 사이에 배치되는 제1 지지패턴들을 포함하되,
상기 제2 전극은, 상기 제1 방향과 수직인 제2 및 제3 방향들에 의해 정의되는 단면적 관점에서, 장축을 갖는 바 형(bar type)의 단면을 갖는 기둥 구조를 갖는 커패시터. - 제1항에 있어서,
상기 제2 전극의 장축은 상기 제2 방향과 평행한 커패시터. - 제1항에 있어서,
상기 제2 전극의 장축은 상기 제2 및 제3 방향들 사이를 가로지는 방향과 평행한 커패시터. - 제1항에 있어서,
상기 제2 전극을 제1 방향으로 절단한 단면에서, 상기 제2 전극은 L자 구조를 갖는 커패시터. - 제1항에 있어서,
상기 제1 전극은 원기둥 형상을 갖는 커패시터. - 제1항에 있어서,
상기 제1 전극은, 상기 제2 전극의 장축과 수직인 장축을 갖는 바 형의 단면을 갖는 기둥 구조를 갖는 커패시터. - 제1항에 있어서,
상기 제1 전극은, 하부가 폐쇄된 중공의 실린더 형상을 갖는 커패시터. - 제1항에 있어서,
상기 하부 전극들은, 상기 제2 방향으로 서로 이격된 하부 전극들을 포함하는 제1 및 제2 그룹들이 제3 방향으로 서로 이격되며,
상기 제1 그룹 내 하부 전극들 각각은, 상기 제2 그룹 내 하부 전극들 각각과 서로 대응되도록 배치되는 커패시터. - 제1항에 있어서,
상기 하부 전극들은, 상기 제2 방향으로 서로 이격된 하부 전극들을 포함하는 제1 내지 제3 그룹들이 제3 방향으로 서로 이격되며,
상기 제1 그룹 내 하부 전극들 각각은, 상기 제3 그룹 내 하부 전극들 각각과 대응되도록 배치되고,
상기 제2 그룹 내 하부 전극들 각각은, 상기 제1 그룹 내 인접한 두 개의 하부 전극들 사이에 배치되는 커패시터. - 제1항에 있어서,
상기 제2 전극들 사이에 배치되는 제2 지지 패턴들을 더 포함하는 커패시터.
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