KR101096450B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
반도체 소자의 제조방법이 개시되어 있다. 개시된 반도체 소자의 제조방법은 제 1 스토리지노드콘택이 형성된 기판 상에 제 1 희생막을 형성하는 단계와, 상기 제 1 희생막을 관통하여 상기 제 1 스토리지노드콘택에 접속되는 제 2 스토리지노드콘택을 형성하는 단계와, 상기 제 2 스토리지노드콘택을 포함한 상기 제 1 희생막 상에 제1 산화막, 상기 제1 산화막보다 낮은 식각율을 갖는 제2 산화막, 쓰러짐 방지막, 상기 제1 산화막보다 낮은 식각율을 갖는 제3 산화막을 적층하는 단계와, 상기 제3 산화막, 쓰러짐 방지막, 제2 산화막 및 제1 산화막을 일부 식각하여 상기 제 2 스토리지노드콘택을 노출하는 스토리지노드홀을 형성하되, 상기 제2, 제3 산화막과 제1 산화막간 식각율 차이를 이용하여 상기 스토리지노드홀의 하부가 항아리 형태로 확대된 폭을 갖도록 하는 단계와, 상기 스토리지노드홀에 스토리지노드를 형성하는 단계와, 상기 제3 산화막, 제2 산화막, 제1 산화막 및 제 1 희생막을 제거하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 스토리지노드홀의 하부가 항아리 형태로 확대된 폭을 가게 되므로 스토리지노드의 표면적이 증가되어 캐패시터의 정전 용량이 향상된다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 캐패시터의 정전 용량(capacitance)을 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다.
최근 반도체 메모리 소자로서 고용량을 갖는 디램(DRAM) 소자가 널리 이용되고 있다. 디램 소자의 단위 셀(cell)은 하나의 트랜지스터(transistor)와 하나의 캐패시터(capacitor)로 구성된다.
디램 소자를 구성하는 캐패시터의 스토리지노드(storage node) 형성시 스페이스 마진(space margin) 및 오버랩 마진(overlap margin)을 개선하기 위하여 스토리지노드와 스토리지노드콘택(storage node contact) 사이에 세컨드 스토리지노드 콘택(second stroage node contact)을 형성하고 있다.
세컨드 스토리지노드 콘택을 형성하면 스페이스 마진이 개선되어 스토리지노드 CD(Critical Dimension) 증가가 가능해지므로 정전용량을 향상시킬 수 있다.
그러나, 집적도 증가로 디자인 룰(design rule)이 점점 축소됨에 따라 이와 같은 방법만으로 원하는 수준의 정전 용량을 확보할 수 없게 되었다.
본 발명은 캐패시터의 정전 용량을 향상시키기 위한 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은 제 1 스토리지노드콘택이 형성된 기판 상에 제 1 희생막을 형성하는 단계와, 상기 제 1 희생막을 관통하여 상기 제 1 스토리지노드콘택에 접속되는 제 2 스토리지노드콘택을 형성하는 단계와, 상기 제 2 스토리지노드콘택을 포함한 상기 제 1 희생막 상에 제1 산화막, 상기 제1 산화막보다 낮은 식각율을 갖는 제2 산화막, 쓰러짐 방지막 및 상기 제1 산화막보다 낮은 식각율을 갖는 제3 산화막을 적층하는 단계와, 상기 제3 산화막, 쓰러짐 방지막, 제2 산화막 및 제1 산화막을 일부 식각하여 상기 제 2 스토리지노드콘택을 노출하는 스토리지노드홀을 형성하되, 상기 제2, 제3 산화막과 제1 산화막간 식각율 차이를 이용하여 상기 스토리지노드홀의 하부가 항아리 형태로 확대된 폭을 갖도록 하는 단계와, 상기 스토리지노드홀에 스토리지노드를 형성하는 단계와, 상기 제3 산화막, 제2 산화막, 제1 산화막 및 제 1 희생막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 제3 산화막, 제2 산화막, 제1 산화막 및 제 1 희생막을 제거하는 단계 이후에 상기 스토리지노드 및 제 2 스토리지노드콘택를 포함한 전면에 표면 굴곡을 따라서 유전막을 형성하는 단계와, 상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 스토리지노드를 형성하는 단계는 상기 홀을 포함한 전면에 표면 굴곡을 따라서 스토리지노드용 도전막을 형성하는 단계와, 상기 홀 외부에 형성된 상기 스토리지노드용 도전막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 스토리지노드를 형성하는 단계는 상기 홀을 포함한 전면에 스토리지노드용 도전막을 형성하여 상기 홀을 매립하는 단계와, 상기 홀 외부에 형성된 상기 스토리지노드용 도전막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 희생막을 형성하기 전에 식각 장벽막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 식각 장벽막은 질화막으로 형성되고 상기 제 1 희생막은 산화막으로 형성되고, 상기 제1 산화막은 PSG(Phosphorus Silicate Glas)막으로 형성되고, 상기 제2, 제3 산화막은 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막으로 형성되는 것을 특징으로 한다.
상기 제 2 스토리지노드콘택은 금속막으로 형성되는 것을 특징으로 한다.
상기 금속막과 상기 기판 사이에 배리어막이 더 형성되는 것을 특징으로 한다.
본 발명에 따르면, 스토리지노드홀의 하부가 항아리 형태로 확대된 폭을 가게 되므로 스토리지노드의 표면적이 증가되어 캐패시터의 정전 용량이 향상된다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 게이트, 소스/드레인 및 비트라인 등의 하부 구조물(미도 시)이 형성된 기판(10) 상에 층간절연막(11)을 형성하고, 층간절연막(11)을 관통하여 기판(10), 예컨데 소스에 전기적으로 연결되는 제 1 스토리지노드콘택(SNC1)을 형성한다.
층간절연막(11)은 산화막으로 형성될 수 있고, 제 1 스토리지노드콘택(SNC1)은 폴리실리콘막으로 형성될 수 있다.
그 다음, 제 1 스토리지노드콘택(SNC1)을 포함한 층간절연막(11) 상에 식각 장벽막(12)과 제 1 희생막(13)을 적층한다.
식각 장벽막(12)은 이후 진행되는 풀 딥 아웃(full dip out) 공정(도 1e 참조)시 하부층의 어택(attack)을 방지하기 위한 것으로, 질화막으로 형성될 수 있다.
제 1 희생막(13)은 산화막으로 형성될 수 있다.
이어, 사진 식각 공정으로 제 1 희생막(13)과 식각 장벽막(12)을 패터닝하여 제 1 스토리지노드콘택(SNC1) 및 이에 인접한 층간절연막(11)의 일부분을 노출하는 콘택홀(14)을 형성한다.
도 1b를 참조하면, 콘택홀(14)에 제 2 스토리지노드콘택(SNC2)을 형성한다.
제 2 스토리지노드콘택(SNC2)은 이후 스토리지노드(SN, 도 1d 참조) 형성시 스페이스 마진(space margin) 및 오버랩 마진(overlap margin)을 향상시키어 인접 스토리지노드(SN)들간 브릿지(bridge)를 방지하고 스토리지노드(SN)와 제 1 스토리지노드콘택(SNC1)간 오버랩 면적을 늘려 콘택 저항을 줄이는 역할을 하는 것으로, 콘택홀(14)을 포함한 전면에 배리어막(15)을 개재하여 금속막(16)을 형성하고 전면 식각 공정으로 콘택홀(14) 외부에 형성된 금속막(16) 및 배리어막(15)을 제거하여 형성될 수 있다.
배리어막(15)은 폴리실리콘막으로 이루어진 제 1 스토리지노드콘택(SNC1)과 오믹 콘택(ohmic contact)을 형성하기 위한 것으로, 티타늄 질화막(TiN)으로 형성될 수 있다.
금속막(16)은 Ti막으로 형성될 수 있다.
도 1c를 참조하면, 제 2 스토리지노드콘택(SNC2)을 포함한 전면에 제 2 희생막(17, 18, 20)을 적층한다.
제 2 희생막(17, 18, 20)은 제 1 산화막(17)과 제 2 산화막(18) 및 제 3 산화막(20)을 적층하여 형성될 수 있다.
예컨데, 제 1 산화막(17)은 PSG(Phosphorus Silicate Glas)막으로 형성될 수 있고 제 2, 제 3 산화막(18, 20)은 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막으로 형성될 수 있다.
한편, 제 2 산화막(18)과 제 3 산화막(20) 사이에는 이후에 진행되는 풀 딥 아웃 공정(도 1e 참조)시 스토리지노드(SN)의 쓰러짐을 방지하기 위한 쓰러짐 방지막(19)을 더 형성할 수도 있다.
쓰러짐 방지막(19)은 질화막으로 형성될 수 있다.
그 다음, 사진 식각 공정으로 제 3 산화막(20)과 쓰러짐 방지막(19)과 제 2 산화막(18) 및 제 1 산화막(17)을 패터닝하여 제 2 스토리지노드콘택(SNC2)을 노출하는 스토리지노드홀(21)을 형성한다.
이때, 제 1 산화막(17)과 제 2, 제 3 산화막(18, 20)간에 식각 선택비를 갖는 조건으로 상기 식각 공정을 진행하여, 제 1 산화막(17)에 형성되는 스토리지노드홀(21)이 항아리 형태로 확대된 폭을 갖고 형성되도록 할 수 있다.
이와는 다르게, 제 1 산화막(17)과 제 2, 제 3 산화막(18, 20)간에 식각선택비를 갖지 않는 조건으로 식각 공정을 진행하여 스토리지노드홀(21)을 형성한 다음에 제 1 산화막(17)과 제 2, 제 3 산화막(18, 20)간 식각 선택비 차이를 이용하여 스토리지노드홀(21) 측면의 제 1 산화막(17)을 일부 제거하여 제 1 산화막(17)에 형성된 스토리지노드홀(21)의 폭을 늘릴 수도 있다.
도 1d를 참조하면, 스토리지노드홀(21)을 포함한 전면에 표면 굴곡을 따라서 스토리지노드용 도전막을 형성하고, 스토리지노드홀(21) 외부에 형성된 스토리지노드용 도전막을 제거하여 스토리지노드(SN)를 형성한다.
스토리지노드용 도전막은 금속막, 예컨데 Ti막으로 형성될 수 있다.
이때, 스토리지노드(SN) 하부의 제 2 스토리지노드콘택(SNC2)이 폴리실리콘이 아닌 금속이므로, 스토리지노드(SN)를 형성하기 전에 제 2 스토리지노드콘택(SNC2)과 스토리지노드(SN)의 계면에 오믹 콘택(ohmic contact)을 형성하지 않아도 무방하다.
도 1e를 참조하면, 풀 딥 아웃 공정으로 제 2 희생막(20, 18, 17) 및 제 1 희생막(13)을 제거하여 스토리지노드(SN) 및 제 2 스토리지노드콘택(SNC2)의 바깥 측면을 노출시킨다.
상기 풀 딥 아웃 공정 중에 질화막으로 구성된 쓰러짐 방지막(19)은 제거되 지 않고 스토리지노드(SN)의 쓰러짐을 방지한다. 또한, 질화막으로 된 식각 장벽막(12)이 식각 배리어 역할을 하여 식각 장벽막(12) 하부층은 어택되지 않는다.
이후, 도시하지 않았지만 스토리지노드(SN) 및 제 2 스토리지노드콘택(SNC2)을 포함한 전면에 표면 굴곡을 따라서 유전막을 형성하고, 유전막 상에 플레이트 전극(plate eletrode)을 형성한다.
이상에서 상세하게 설명한 바에 의하면, 스토리지노드홀의 하부가 항아리 형태로 확대된 폭을 가게 되므로 스토리지노드의 표면적이 증가되어 캐패시터의 정전 용량이 향상된다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
예컨데, 전술한 실시예에서는 스토리지노드를 실린더(cylinder) 형태로 형성한 경우만을 나타내었으나, 필라(pillar) 형태로 형성할 수도 있다.
필라 형태의 스토리지노드는, 도 1d의 공정에서 스토리지노드용 도전막으로 스토리지노드홀(21)을 매립한 다음에, 스토리지노드홀(21) 외부에 형성된 스토리지노드용 도전막을 제거함으로써, 형성될 수 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 설명>
10 : 기판
11 : 층간절연막
12 : 식각 장벽막
13 : 제 1 희생막
14 : 콘택홀
15 : 배리어막
16 : 금속막
17, 18, 20 : 제 2 희생막
19 : 쓰러짐 방지막
21 : 스토리지노드홀
SNC1, SNC2 : 제 1, 제 2 스토리지노드콘택
SN : 스토리지노드
Claims (8)
- 제 1 스토리지노드콘택이 형성된 기판 상에 제 1 희생막을 형성하는 단계;상기 제 1 희생막을 관통하여 상기 제 1 스토리지노드콘택에 접속되는 제 2 스토리지노드콘택을 형성하는 단계;상기 제 2 스토리지노드콘택을 포함한 상기 제 1 희생막 상에 제1 산화막, 상기 제1 산화막보다 낮은 식각율을 갖는 제2 산화막, 쓰러짐 방지막, 상기 제1 산화막보다 낮은 식각율을 갖는 제3 산화막을 적층하는 단계;상기 제3 산화막, 쓰러짐 방지막, 제2 산화막 및 제1 산화막을 일부 식각하여 상기 제 2 스토리지노드콘택을 노출하는 스토리지노드홀을 형성하되, 상기 제2, 제3 산화막과 제1 산화막간 식각율 차이를 이용하여 상기 스토리지노드홀의 하부가 항아리 형태로 확대된 폭을 갖도록 하는 단계;상기 스토리지노드홀에 스토리지노드를 형성하는 단계;상기 제3 산화막, 제2 산화막, 제1 산화막 및 제 1 희생막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1항에 있어서,상기 제3 산화막, 제2 산화막 제1 산화막 및 제 1 희생막을 제거하는 단계 이후에,상기 스토리지노드 및 제 2 스토리지노드콘택를 포함한 전면에 표면 굴곡을 따라서 유전막을 형성하는 단계; 및상기 유전막 상에 플레이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.상기 스토리지노드를 형성하는 단계는,상기 홀을 포함한 전면에 표면 굴곡을 따라서 스토리지노드용 도전막을 형성하는 단계;및상기 홀 외부에 형성된 상기 스토리지노드용 도전막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1항에 있어서,상기 스토리지노드를 형성하는 단계는,상기 홀을 포함한 전면에 스토리지노드용 도전막을 형성하여 상기 홀을 매립하는 단계;및상기 홀 외부에 형성된 상기 스토리지노드용 도전막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1항에 있어서,상기 제 1 희생막을 형성하기 전에 식각 장벽막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 5항에 있어서,상기 식각 장벽막은 질화막으로 형성하고 상기 제 1 희생막은 산화막으로 형성하고, 상기 제1 산화막은 PSG(Phosphorus Silicate Glas)막으로 형성하고, 상기 제2, 제3 산화막은 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1항에 있어서,상기 제 2 스토리지노드콘택은 금속막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 7항에 있어서,상기 금속막과 상기 기판 사이에 배리어막이 더 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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