KR20100026188A - 캐패시터 제조 방법 - Google Patents
캐패시터 제조 방법 Download PDFInfo
- Publication number
- KR20100026188A KR20100026188A KR1020080085096A KR20080085096A KR20100026188A KR 20100026188 A KR20100026188 A KR 20100026188A KR 1020080085096 A KR1020080085096 A KR 1020080085096A KR 20080085096 A KR20080085096 A KR 20080085096A KR 20100026188 A KR20100026188 A KR 20100026188A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- film
- storage node
- sacrificial layer
- capacitor
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 title claims abstract description 25
- 239000010410 layer Substances 0.000 claims abstract description 95
- 238000003860 storage Methods 0.000 claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 238000001039 wet etching Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000011241 protective layer Substances 0.000 claims abstract description 8
- 230000001681 protective effect Effects 0.000 claims description 21
- 238000002161 passivation Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 7
- 235000013399 edible fruits Nutrition 0.000 claims description 3
- 238000011065 in-situ storage Methods 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 238000005530 etching Methods 0.000 description 15
- 239000005368 silicate glass Substances 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 150000004760 silicates Chemical class 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 125000000962 organic group Chemical group 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 하부전극의 첨점을 제거하고, 실린더형 캐패시터 형성시 브릿지를 방지할 수 있는 캐패시터 제조 방법을 제공하기 위한 것으로, 본 발명은 기판 상에 스토리지 노드 홀을 제공하는 희생층을 형성하는 단계; 상기 스토리지 노드 홀을 포함하는 전체 구조의 단차를 따라 도전막을 형성하는 단계; 상기 스토리지 노드 홀 내의 도전막 상에 상기 스토리지 노드 홀을 매립하는 보호막을 형성하는 단계; 습식식각을 이용하여 상기 도전막을 분리시키는 단계; 상기 보호막 및 희생층을 제거하는 단계를 포함하고, 습식식각을 진행하여 도전막을 분리함으로써 첨점이 없는 하부전극을 형성할 수 있는 효과, 도전막 분리 전에 스토리지 노드 홀을 매립하는 보호막을 형성함으로써, 습식식각시 스토리지 노드 홀 내에 형성된 도전막이 손실되는 것을 방지할 수 있는 효과 및 첨점이 없는 하부전극을 형성함으로써, 캐패시터의 브릿지를 방지할 수 있는 효과가 있다.
습식식각, 첨점, 하부전극
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터 제조 방법에 관한 것이다.
반도체 소자의 고집적화로 인해 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 요구되는 높은 정전용량(Capacitance)을 확보하여야 한다. 이를 위해, 캐패시터 사이의 희생층을 제거하는 실린더형 캐패시터의 제조 방법이 제안되고 있다.
실린더형 캐패시터는 캐패시터 면적을 캐패시터의 내부뿐만 아니라 외부까지 확장시킴으로써 보다 큰 정전용량 확보 및 소자의 신뢰성을 확보할 수 있는 효과가 있다.
그러나, 실린더형 캐패시터를 형성하기 위한 희생층 제거시 하부전극 간에 브릿지(Bridge)가 발생하는 문제점이 있다. 이는, 스토리지 노드 홀의 단차를 따라 도전막을 형성하고, 하부전극을 형성하기 위한 분리 식각공정에서 하부전극의 상부 지역이 선택비에 의해 증착된 두께보다 절반이하의 두께로 얇아지는 첨점이 발생하며, 이 첨점이 희생층을 제거하는 습식식각시 부러지면서 이웃하는 다른 하부전극과 연결되기 때문이다.
도 1a 및 도 1b는 종래 기술에 따른 하부전극의 첨점과 브릿지를 나타내는 TEM사진이다.
도 1a에 도시된 바와 같이, 하부전극을 형성을 위한 분리 식각공정에서 하부전극의 상부지역이 선택비에 의해 증착된 두께보다 절반이하의 두께로 얇아지는 첨점(100)이 발생한 것을 알 수 있다.
이러한 첨점은 도 1b에 도시된 바와 같이, 실린더형 캐패시터를 위한 희생층 제거공정시 부러지면서 이웃하는 하부전극과 연결되는 브릿지(200)를 유발하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 하부전극의 첨점을 제거할 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 실린더형 캐패시터 형성시 브릿지를 방지할 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은 기판 상에 스토리지 노드 홀을 제공하는 희생층을 형성하는 단계; 상기 스토리지 노드 홀을 포함하는 전체 구조의 단차를 따라 도전막을 형성하는 단계; 상기 스토리지 노드 홀 내의 도전막 상에 상기 스토리지 노드 홀을 매립하는 보호막을 형성하는 단계; 습식식각을 이용하여 상기 도전막을 분리시키는 단계; 상기 보호막 및 희생층을 제거하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 보호막은 상기 도전막과 선택비를 갖는 물질로 형성하되, 희생층과 동일한 물질로 형성하며, 상기 보호막 및 희생층은 산화막을 포함하는 것을 특징으로 한다.
또한, 상기 습식식각은, 상기 보호막 및 희생층에 대해 상기 도전막 만을 선택적으로 식각할 수 있는 조건으로 진행하는 것을 특징으로 한다.
또한, 상기 보호막 및 희생층을 제거하는 단계는, 딥아웃으로 진행하는 것을 특징으로 한다.
또한, 상기 보호막을 형성하는 단계는, 상기 도전막 상에 상기 스토리지 노드 홀을 매립하는 보호막을 형성하는 단계; 상기 보호막을 스토리지 노드 홀 내에 잔류하도록 리세스 시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 보호막을 리세스 시키는 단계는, BOE가 함유된 용액 또는 F4 용액을 사용하여 진행하는 것을 특징으로 한다.
또한, 상기 보호막을 리세스 시키는 단계와 상기 도전막을 분리시키는 단계, 및 상기 보호막과 희생막을 제거하는 단계는 동일 장비 내에서 인시튜(In-Situ)로 진행하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 캐패시터 제조 방법은 습식식각을 진행하여 도전막을 분리함으로써 첨점이 없는 하부전극을 형성할 수 있는 효과가 있다.
또한, 도전막 분리 전에 스토리지 노드 홀을 매립하는 보호막을 형성함으로써, 습식식각시 스토리지 노드 홀 내에 형성된 도전막이 손실되는 것을 방지할 수 있는 효과가 있다.
그리고, 첨점이 없는 하부전극을 형성함으로써, 캐패시터의 브릿지를 방지할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(11) 상에 절연층(12)을 형성한다. 기판(11)은 DRAM공정이 진행되는 반도체 기판일 수 있다. 절연층(12)을 형성하기 전에 기판(11) 상에 게이트 패턴 및 비트라인 패턴 등의 소정 공정이 진행될 수 있다.
절연층(12)은 기판(11)과 상부층 간의 층간절연을 위한 것으로, 산화막계열로 형성한다. 예컨대, 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막, 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막을 포함할 수 있다.
이어서, 절연층(12)을 관통하여 기판(11)에 연결되는 스토리지 노드 콘택 플러그(Storage Node Contact Plug, 13)를 형성한다. 스토리지 노드 콘택 플러그(13)는 절연층(12) 상에 스토리지 노드 콘택 영역을 오픈시키는 감광막 패턴을 형성하고, 감광막 패턴을 식각장벽으로 절연층(12)을 식각하여 기판(11)을 노출시킨 후, 도전물질을 매립하고, 절연층(12)의 상부표면이 드러나는 타겟으로 평탄화를 진행하여 형성한다. 도전물질은 예컨대, 전이금속막, 희토류금속막, 이들의 합금막 또는 이들의 실리사이드막으로 이루어진 그룹 중 선택된 어느 하나를 포함할 수 있다. 또한, 불순물 이온이 도핑된(doped) 다결정실리콘막을 포함할 수 있다. 그리고, 상기 도전성 물질들이 적어도 2층 이상 적층된 적층 구조를 포함할 수 있다.
이어서, 절연층(12) 상에 식각정지막(14)을 형성한다. 식각정지막(14)은 후속 스토리지 노드 홀 형성시 희생층(15)의 식각공정에서 절연층(12)이 손실되는 것을 방지하기 위한 것으로, 절연층(12) 및 희생층(15)과 선택비를 갖는 물질로 형성하되, 질화막으로 형성하는 것이 바람직하다.
이어서, 식각정지막(14) 상에 희생층(15)을 형성한다. 희생층(15)은 후속 하부전극을 형성하기 위해 스토리지 노드 홀(Storage Node Hole)을 제공하기 위한 것으로, 산화막계열로 형성한다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막, 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막을 포함할 수 있다.
이어서, 희생층(15) 상에 감광막 패턴(16)을 형성한다. 감광막 패턴(16)을 형성하기 전에 감광막 패턴(16)의 노광 공정에서 반사 방지를 위해 희생층(15) 상에 반사방지막을 추가로 형성할 수 있다. 또한, 식각마진을 확보하기 위해 하드마스크막을 추가로 형성할 수 있다.
도 2b에 도시된 바와 같이, 감광막 패턴(16)을 식각장벽으로 이용하여 희생층(15) 및 식각정지막(14)을 식각한다. 희생층(15)은 산화막 식각가스를 이용하여 식각하는데 이때, 질화막질인 식각정지막(14)에서 식각이 정지되면서 하부 절연층(12)이 손실되는 것을 방지한다.
식각정지막(14)은 질화막 식각가스를 이용하여 식각하며, 스토리지 노드 콘택 플러그(13)가 노출되는 타겟으로 식각을 진행할 수 있다. 또한, 질화막 식각가스를 이용하여 식각을 진행하기 때문에 절연층(12)은 손실되지 않는다.
희생층(15) 및 식각정지막(14)의 식각으로 스토리지 노드 콘택 플러그(13)를 노출시키는 스토리지 노드 홀(17, Storage Node Hole)이 형성된다.
이어서, 스토리지 노드 홀(17)을 포함하는 전체 구조의 단차를 따라 도전막(18)을 형성한다.
이어서, 도전막(18) 상에 스토리지 노드 홀(17)을 매립하는 보호막(19)을 형성한다. 보호막(19)은 후속 하부전극 형성을 위한 식각공정에서 스토리지 노드 홀(17) 내에 형성된 도전막(18)이 손실되는 것을 방지하기 위한 것으로, 도전막(18)과 선택비를 갖는 물질로 형성한다. 특히, 보호막(19)은 후속 공정으로 쉽게 제거되도록 하기 위해 희생층(15)과 동일한 물질로 형성하는 것이 바람직하다.
따라서, 도전막(18)은 희생층(15)과 보호막(19)에 의해 둘러싸여진 형태가 된다.
도 2c에 도시된 바와 같이, 보호막(19A)을 일부두께 리세스 시킨다. 보호막(19A)은 희생층(15) 상부의 도전막(18) 상에 형성된 보호막(19A)이 모두 제거되는 타겟으로 리세스 시킬 수 있다. 따라서, 보호막(19A)은 스토리지 노드 홀(17) 내에만 잔류한다.
보호막(19A)을 리세스 시키기 위해 습식식각을 진행할 수 있다. 습식식각은 BOE(Buffered Oxide Etchant)가 함유된 용액 또는 F4 용액을 사용하여 진행할 수 있다.
도 2d에 도시된 바와 같이, 습식식각을 이용하여 도전막(18, 도 2c 참조)을 분리시킨다. 즉, 희생층(15) 상부에 노출된 도전막(18)이 모두 제거되어 스토리지 노드 홀(17) 내부에만 잔류하며, 스토리지 노드 홀(17) 내에 잔류하는 도전막(18)은 후속 캐패시터의 하부전극으로 작용한다. 이하, 식각된 도전막(18)을 '하부전극(18A)'이라고 칭한다.
습식식각을 이용하여 도전막(18)을 식각하면, 건식식각과는 달리 이방성 식각특성에 의해 전반적인 하향 식각이 발생하여, 하부전극(18A) 상부지역에 첨점이 발생하지 않는다.
습식식각은 산화막질의 보호막(19A) 및 희생층(15)에 대해 도전막(18) 만을 선택적으로 식각할 수 있는 조건으로 진행된다. 즉, 도전막(18):산화막의 식각율이 적어도 10:1 이상이 되는 조건으로 진행하며, 이를 위해 과수가 함유된 용액을 사용하는 것이 바람직하다. 특히, 과수가 함유된 용액을 적어도 60℃ 이상으로 가열 하여 사용할 수 있다.
또한, 습식식각은 도전막(18)을 완전히 분리하기 위해 과도식각을 진행할 수 있으며, 과도식각은 도전막(18)의 두께에 대해 100％이하의 타겟으로 진행하는 것이 바람직하다.
따라서, 첨점없이 하부전극(18A)이 형성된다.
도 2e에 도시된 바와 같이, 딥아웃(Dip Out)으로 보호막(19A) 및 희생층(15)을 제거한다. 따라서, 실린더형 하부전극(18A)이 형성된다.
딥아웃은 도 2c에서 보호막(19A)의 리세스와 동일한 용액을 이용하여 진행할 수 있다. 즉, 딥아웃은 BOE가 함유된 용액 또는 F4 용액을 사용하여 진행하는 것이 바람직하다.
딥아웃 공정시 식각정지막(14)에 의해 용액이 하부층으로 침투되는 것이 방지되며, 따라서, 절연층(12)의 손실을 방지할 수 있다.
특히, 도 2c 내지 도 2e에서 진행된 습식식각은 동일 장비 내에서 인시튜(In-Situ)로 진행하며, 이때 배쓰(Bathe)를 각각의 단계로 나누어 사용한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래 기술에 따른 하부전극의 첨점과 브릿지를 나타내는 TEM사진,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 캐패시터 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판 12 : 절연층
13 : 스토리지 노드 콘택 플러그 14 : 식각정지막
15 : 희생층 16 : 감광막 패턴
17 : 스토리지 노드 홀 18 : 도전막
19 : 보호막
Claims (10)
- 기판 상에 스토리지 노드 홀을 제공하는 희생층을 형성하는 단계;상기 스토리지 노드 홀을 포함하는 전체 구조의 단차를 따라 도전막을 형성하는 단계;상기 스토리지 노드 홀 내의 도전막 상에 상기 스토리지 노드 홀을 매립하는 보호막을 형성하는 단계;습식식각을 이용하여 상기 도전막을 분리시키는 단계; 및상기 보호막 및 희생층을 제거하는 단계를 포함하는 캐패시터 제조 방법.
- 제1항에 있어서,상기 보호막은 상기 도전막과 선택비를 갖는 물질로 형성하는 캐패시터 제조 방법.
- 제1항에 있어서,상기 보호막은 상기 희생층과 동일한 물질로 형성하는 캐패시터 제조 방법.
- 제1항에 있어서,상기 보호막 및 희생층은 산화막을 포함하는 캐패시터 제조 방법.
- 제1항에 있어서,상기 습식식각은,상기 보호막 및 희생층에 대해 상기 도전막 만을 선택적으로 식각할 수 있는 조건으로 진행하는 캐패시터 제조 방법.
- 제1항에 있어서,상기 습식식각은,과수가 함유된 용액을 사용하여 진행하는 캐패시터 제조 방법.
- 제1항에 있어서,상기 보호막 및 희생층을 제거하는 단계는,딥아웃으로 진행하는 캐패시터 제조 방법.
- 제1항에 있어서,상기 보호막을 형성하는 단계는,상기 도전막 상에 상기 스토리지 노드 홀을 매립하는 보호막을 형성하는 단계; 및상기 보호막을 스토리지 노드 홀 내에 잔류하도록 리세스 시키는 단계를 포함하는 캐패시터 제조 방법.
- 제8항에 있어서,상기 보호막을 리세스 시키는 단계는,BOE가 함유된 용액 또는 F4 용액을 사용하여 진행하는 캐패시터 제조 방법.
- 제8항에 있어서,상기 보호막을 리세스 시키는 단계와 상기 도전막을 분리시키는 단계, 및 상기 보호막과 희생막을 제거하는 단계는 동일 장비 내에서 인시튜(In-Situ)로 진행하는 캐패시터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080085096A KR20100026188A (ko) | 2008-08-29 | 2008-08-29 | 캐패시터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080085096A KR20100026188A (ko) | 2008-08-29 | 2008-08-29 | 캐패시터 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100026188A true KR20100026188A (ko) | 2010-03-10 |
Family
ID=42177564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080085096A KR20100026188A (ko) | 2008-08-29 | 2008-08-29 | 캐패시터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100026188A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113764539A (zh) * | 2021-09-08 | 2021-12-07 | 上海集成电路研发中心有限公司 | 红外探测器及其制备方法 |
-
2008
- 2008-08-29 KR KR1020080085096A patent/KR20100026188A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113764539A (zh) * | 2021-09-08 | 2021-12-07 | 上海集成电路研发中心有限公司 | 红外探测器及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2005026659A (ja) | フラッシュ素子のビットライン形成方法 | |
| JP2010123961A (ja) | 半導体装置の配線構造物及びその形成方法 | |
| JP2005005669A (ja) | 半導体素子の製造方法 | |
| KR100744672B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| JP2004015058A (ja) | 半導体素子の製造方法 | |
| KR100985409B1 (ko) | 반도체 장치의 캐패시터 제조 방법 | |
| KR101096230B1 (ko) | 반도체 장치의 캐패시터 제조 방법 | |
| KR101083821B1 (ko) | 반도체 소자의 제조방법 | |
| KR20100026188A (ko) | 캐패시터 제조 방법 | |
| KR101175259B1 (ko) | 반도체 장치 제조 방법 | |
| KR20100034629A (ko) | 캐패시터 제조 방법 | |
| KR101211686B1 (ko) | 반도체 장치의 캐패시터 제조 방법 | |
| KR100948092B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR100716651B1 (ko) | 반도체 소자 제조 방법 | |
| KR100985408B1 (ko) | 캐패시터 제조 방법 | |
| KR100913016B1 (ko) | 반도체 소자의 캐패시터 및 이의 형성 방법 | |
| KR100670681B1 (ko) | 반도체 소자 제조 방법 | |
| KR100875658B1 (ko) | 반도체소자 제조방법 | |
| KR20080095669A (ko) | 콘택 구조물 형성 방법 | |
| KR20060036669A (ko) | 반도체 소자 제조 방법 | |
| KR20060131129A (ko) | 반도체 소자 제조방법 | |
| KR20070002798A (ko) | 반도체소자의 제조 방법 | |
| KR20080088921A (ko) | 커패시터 제조 방법 | |
| KR20090122560A (ko) | 캐패시터 및 그의 제조방법 | |
| KR20120062657A (ko) | 반도체 장치의 캐패시터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |