JP2004015058A - 半導体素子の製造方法 - Google Patents
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Abstract
【課題】ストレージノードコンタクト形成におけるウェットエッチングによる下層のアタックを防止できる方法を提供すること。
【解決手段】第１層間絶縁膜１２を貫通し、基板１０に接する複数の第１プラグ１５を形成するステップと、第１プラグ１５上に第２層間絶縁膜１６を形成するステップと、第２層間絶縁膜１６を選択的にエッチングした後、第１プラグ１５の一部と接する導電膜パターン１９を形成するステップと、ドライエッチング及びウェットエッチング処理により、第２層間絶縁膜１６を選択的にエッチングして、第１プラグ１５のうち導電膜パターン１９が形成されていない第１プラグ１５の表面を露出させたコンタクトホール２３を形成するステップとを含み、かつ、第１層間絶縁膜１２と第２層間絶縁膜１６との間に介在するようにアタック防止膜３０を形成する。
【選択図】 図４Ｄ
【解決手段】第１層間絶縁膜１２を貫通し、基板１０に接する複数の第１プラグ１５を形成するステップと、第１プラグ１５上に第２層間絶縁膜１６を形成するステップと、第２層間絶縁膜１６を選択的にエッチングした後、第１プラグ１５の一部と接する導電膜パターン１９を形成するステップと、ドライエッチング及びウェットエッチング処理により、第２層間絶縁膜１６を選択的にエッチングして、第１プラグ１５のうち導電膜パターン１９が形成されていない第１プラグ１５の表面を露出させたコンタクトホール２３を形成するステップとを含み、かつ、第１層間絶縁膜１２と第２層間絶縁膜１６との間に介在するようにアタック防止膜３０を形成する。
【選択図】 図４Ｄ
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関し、特に、ストレージノードコンタクトホールを形成する工程における絶縁膜の損傷に起因する半導体素子の特性劣化を防止できる半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
半導体素子の高集積化及び高性能化を図るために、様々な対策が講じられている。その中でも、コンタクト形成用のコンタクト領域の確保とギャップフィル（Ｇａｐ−ｆｉｌｌ）特性の向上も、素子の高集積化を達成するために解決しなければならない必須の課題の一つである。
【０００３】
図１は、ビットラインを構成するワードラインとビットラインを含む導電膜パターンの概略を示す平面図である。図１に示したように、１つの方向に複数のゲート電極、例えば、ワードラインＷ／Ｌが配置されており、ワードラインＷ／Ｌと交差する方向にビットラインＢ／Ｌが配置されている。まず、複数のランディングプラグコンタクト（ＬＰＣ）をＬＰＣ１形成ステップにより形成する。ビットラインは、複数のＬＰＣのいずれか一つとビットラインコンタクトを介して活性領域にコンタクトされている。ストレージノードキャパシタを形成するため、複数のランディングコンタクトプラグのうち、所定のランディングコンタクトプラグがストレージノードコンタクトＳＮＣと接続されている。
【０００４】
図２Ａ〜２Ｆは、従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【０００５】
まず、図２Ａに示したように、半導体素子を構成するために必要な処理が施された基板１０上にゲート電極１１を形成する。ゲート電極１１は、タングステン、ポリシリコンなどの単一の層構造、またはそれらが積層された構造に形成する。なお、図示していないが、ゲート電極１１と基板１０との間にはゲート絶縁膜が形成されている。次に、酸化物系の層間絶縁膜との間で高いエッチング選択比を有する窒化物系のハードマスク膜を形成する（いずれも図示せず）。ハードマスク膜は、後続のゲート電極１１の上に自己整列コンタクト（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ：ＳＡＣ）を形成する際に、ゲート電極１１を保護するとともに、適切なエッチング選択比により、良好なエッチング形状を得るためのものである。
【０００６】
ゲート電極１１間の基板１０にイオン注入などの方法により、ソース／ドレーン接合などの不純物接合層、すなわち、活性領域（図示せず）を形成する。
【０００７】
その後、図２Ａに示したように、ゲート電極１１の側壁を取り囲むように、窒化物系のスペーサ用絶縁膜１１ａを形成する。
【０００８】
次いで、図２Ｂに示したように、通常の酸化物系の膜、または流動性酸化膜（Ｆｌｏｗａｂｌｅ ｏｘｉｄｅ）などにより、その上部が平坦化された第１層間絶縁膜１２を形成する。さらに、第１層間絶縁膜１２上に反射防止膜（図示せず）、特に、有機系の反射防止膜を塗布した後、反射防止膜上にフォトレジストを塗布し、ＫｒＦエキシマレーザまたはＡｒＦエキシマレーザなどの露光源を用いたフォトエッチング処理により、ＬＰＣ１形成用のフォトレジストパターン１３を形成する。
【０００９】
例えば、フォトレジストを所定の厚さに塗布した後、ＡｒＦエキシマレーザなどの露光源（図示せず）と所定のレチクル（図示せず）とを用いて、フォトレジストの所定部分を選択的に露光し、現像することにより、露光されたか、または露光されなかった部分を残留させる。さらに、洗浄処理などを施して、エッチング残渣などを除去することによって、フォトレジストパターン１３を形成する。ここで、フォトレジストの塗布後、電子ビーム照射、またはＡｒイオン注入などの処理を追加してもよい。この処理によって、後続のエッチング処理におけるフォトレジストパターン１３の耐エッチング性を向上させることができる。
【００１０】
次いで、フォトレジストパターン１３をエッチングマスクとして、第１層間絶縁膜１２を選択的にエッチングして、基板１０の表面を露出させるＬＰＣ１形成処理を実施する（ＬＰＣ１形成ステップ）。この処理によって、コンタクトホール１４を形成する。
【００１１】
次いで、フォトレジスト除去処理により、フォトレジストパターン１３を除去し、洗浄処理によりコンタクトホール１４内に残存するエッチング残渣を洗浄・除去する。
【００１２】
次に、図２Ｃに示したように、ポリシリコンの蒸着、または選択的エピタキシャルシリコンの成長などにより、コンタクトホール１４内にプラグ用材料を埋め込む。さらに、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；以下、ＣＭＰと記す）、または全面エッチングにより、層間絶縁膜１２によって、電気的に絶縁されたコンタクトプラグ１５を形成する。 次に、図２Ｄに示したように、プラグ１５が形成された部分を含む全面に、第２層間絶縁膜１６を形成した後、ビットラインコンタクトを画定するのためのフォトレジストパターン１７を形成する。さらに、フォトレジストパターン１７をエッチングマスクとして、第２層間絶縁膜１６を選択的にエッチングすることにより、プラグ１５の表面を露出させ、ビットラインコンタクトホール１８を形成する。
【００１３】
次いで、図２Ｅに示したように、露出したプラグ１５の表面に接するビットラインコンタクトプラグ１９を形成した後、表面全体に、タングステン、タングステン窒化膜、ポリサイドまたはポリシリコンなどを積層する。さらに、エッチングを行うことにより、ビットライン２０、２１を形成する。
【００１４】
次いで、図２Ｆに示したように、ＬＰＣ１形成処理により形成されたプラグ１５のうち、ストレージノードコンタクト（ＳＮＣ）形成用プラグ１５の表面を露出させるために、フォトレジストパターン２２を形成した後、フォトレジストパターン２２をエッチングマスクとして、第２層間絶縁膜１６を選択的にエッチングする。このエッチングによって、ストレージノードコンタクトホール２３を形成する（ＬＰＣ２形成ステップ）。
【００１５】
一方、上述したＳＮＣを形成するためのＬＰＣ２形成処理の場合、通常のＳＡＣ形成法を適用するため、エッチング処理後のストレージノードコンタクトホール２３内の形状が悪く、底面側ほど狭くなる傾斜を有する断面形状の孔となる。このような孔の形状の場合コンタクト抵抗が増大するので、それを防止するために、通常ＬＰＣ２形成処理の際、通常のＳＡＣ形成にウェットエッチングを併用することにより、コンタクト面積、すなわち、ＣＤ値（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）を確保している。
【００１６】
上記の第１及び第２層間絶縁膜１２、１６には、通常ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などの酸化物を用いる。これらの酸化物のウェットエッチング剤には、緩衝酸化膜エッチング剤（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ；以下、ＢＯＥと記す）とＨＦなどがあり、エッチング効果が非常に高い。そのため、図２Ｆに示すように、第１層間絶縁膜１２に対するアタック２６が発生する。
【００１７】
このようなアタック２６は、ストレージノードとビットライン、または他の導電配線などとの電気的短絡を誘発し、半導体素子の性能を悪化させる。
【００１８】
図３は、上記の従来の製造方法における問題点を説明するための半導体素子の断面図である。図３に示したように、ビットライン２０、２１のスペーサを形成するために、後続の工程で窒化膜２４を形成する場合、第１層間絶縁膜１２がアタックされた部分２６に、ボイド２５が発生する。このボイドも電極間の電気的短絡及び製造歩留まりを低下させる原因となる。
【００１９】
一方、上述したアタックを防止するための方法として、ＬＰＣ１形成ステップにおいて、第１層間絶縁膜のＣＤ値を低くすることが考えられる。しかし、素子間の隔離のための余裕度とＳＡＣ処理を適用することは困難であるので、現実的には不可能である。
【００２０】
また、ビットラインの幅を広くする方法が考えられるが、これもコンタクトプラグの底面のＣＤの確保とストレージノードコンタクト形成の際、ギャップフィル特性を悪化させるという問題点が生じるので、適用することが困難である。
【００２１】
したがって、ストレージノードコンタクト形成の際、ウェットエッチングによる下地層のアタックを防止することができる処理技術の開発が望まれている。
【００２２】
【発明が解決しようとする課題】
本発明は、上述した従来の技術の問題点を解決するためになされたものであって、ストレージノードコンタクト形成処理の際のウェットエッチングによる下地層のアタックを防止できる半導体素子の製造方法を提供することを目的としている。
【００２３】
【課題を解決するための手段】
本発明に係る半導体素子の製造方法は、第１層間絶縁膜を貫通し、基板に接する複数の第１プラグを形成するステップと、前記第１プラグ上に、第２層間絶縁膜を形成するステップと、該第２層間絶縁膜を選択的にエッチングした後、前記第１プラグのうちの一部の第１プラグと接する導電膜パターンを形成するステップと、ドライエッチング及びウェットエッチング処理により、前記第２層間絶縁膜を選択的にエッチングして、前記第１プラグのうち前記導電膜パターンが形成されていない前記第１プラグの表面を露出させたコンタクトホールを形成するステップとを含み、かつ、前記第１層間絶縁膜と前記第２層間絶縁膜との間に介在するようにアタック防止膜を形成することを特徴としている。
【００２４】
また、本発明に係る別の半導体素子の製造方法は、第１層間絶縁膜を貫通し、基板に接する複数の第１プラグを形成するステップと、前記第１層間絶縁膜及び前記複数の第１プラグ上に、アタック防止膜を形成するステップと、該アタック防止膜上に、第２層間絶縁膜を形成するステップと、該第２層間絶縁膜を貫通して、前記複数の第１プラグのうちの一部の第１プラグと接する導電膜パターンを形成するステップと、ドライエッチング及びウェットエッチング処理により、前記第２層間絶縁膜及び前記アタック防止膜を選択的にエッチングして、前記第１プラグのうち、前記導電膜パターンが形成されていない前記第１プラグの表面を露出させたコンタクトホールを形成するステップとを含むことを特徴としている。
【００２５】
また、本発明に係るさらに別の半導体素子の製造方法は、基板上に第１層間絶縁膜とアタック防止膜とを順に形成するステップと、該アタック防止膜と前記第１層間絶縁膜とを貫通し、前記基板に接し、上面が前記アタック防止膜と同じ面に平坦化された第１プラグを形成するステップと、該第１プラグを含む全面に第２層間絶縁膜を形成するステップと、該第２層間絶縁膜を貫通して前記複数のプラグのうちの一部のプラグと接する導電膜パターンを形成するステップと、ドライエッチング及びウェットエッチング処理により、前記第２層間絶縁膜を選択的にエッチングして、前記第１プラグのうち前記導電膜パターンが形成されていない前記第１プラグの表面を露出させたコンタクトホールを形成するステップとを含むことを特徴としている。
【００２６】
本発明に係る上記の半導体素子の製造方法においては、半導体素子の製造工程の内、ＬＰＣ１形成後に平坦化されたプラグの上面にアタック防止膜を形成するか、第１層間絶縁膜上にアタック防止膜を形成し、ＬＰＣ１形成ステップの後に第１層間絶縁膜と第２層間絶縁膜との間にアタック防止膜が存在するようにして、ストレージノードコンタクトホール形成の際に、下層の第１層間絶縁膜がアタックされることを抑制する。
【００２７】
すなわち、緩衝酸化膜エッチング剤、またはフルオロ酸などの湿式溶液に対して耐エッチング性を有する窒化物系のアタック防止膜により、ウェットエッチングとドライエッチングとを併用したエッチングの際に、第１層間絶縁膜のアタックが抑制されるようにする。それによって、ストレージノードコンタクトのＣＤ値を確保することができる。
【００２８】
【発明の実施の形態】
以下、図面を参照し、本発明に係る半導体素子の製造方法を具体的に説明する。
【００２９】
図４Ａ〜図４Ｄは、本発明の第１の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。なお、図面を簡素化するため、従来の技術とほぼ同様な事項、すなわち、図１と図２Ａ及び図２Ｂに示した事項に関しては、図１と図２Ａ及び図２Ｂをそのまま使用することとし、従来の技術と同じ構成要素には同一の符号を付した。
【００３０】
図１に示したように、１つの方向に複数のゲート電極、例えば、ワードラインＷ／Ｌが配置されており、ワードラインＷ／Ｌと交差する方向にビットラインＢ／Ｌが配置されている。ビットラインＢ／Ｌは、ＬＰＣ１により、ビットラインコンタクトＢＬＣを介して、基板の活性領域（図示せず）と接続されている。また、ＬＰＣ１を形成する処理の際に、ストレージノードコンタクトＳＮＣが形成され、後続のキャパシタ形成の際に利用される。
【００３１】
はじめに、図２Ａに示したように、半導体素子を構成するために必要な処理が施された基板１０上にゲート電極１１を形成する。
【００３２】
ゲート電極１１は、タングステン、ポリシリコンなどの単一の層構造、またはそれらが積層された構造に形成する。なお、図示していないが、ゲート電極１１と基板１０との間にはゲート絶縁膜が形成されている。次に、酸化物系の層間絶縁膜との間に高いエッチング選択比を有する窒化物系のハードマスク膜を形成する（いずれも図示せず）。ハードマスク膜は、後続のゲート電極１１の上にＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）を形成する際に、ゲート電極１１を保護するとともに、適切なエッチング選択比により、良好なエッチング形状を得るためのものである。
【００３３】
この場合、０．１μｍまたはそれ以下の技術では、例えば、ゲート電極の厚さは１，０００Å〜５，０００Å、ハードマスクの厚さは１，０００Å〜４，０００Å程度にすることが好ましい。
【００３４】
次に、ゲート電極１１間の基板１０にイオン注入法などにより不純物層を形成し、ソース／ドレーン接合などの活性領域（図示せず）を形成する。さらに、ゲート電極１１の側壁にスペーサを形成する（図示省略）。
【００３５】
次いで、図２Ｂに示したように、層間絶縁膜として、蒸着法等により、上面が平坦化された第１層間絶縁膜１２を形成する。この第１層間絶縁膜１２には、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）、ＡＰＬ（Ａｄｖａｎｃｅｄ Ｐｌａｎａｌｉｚａｔｉｏｎ Ｌａｙｅｒ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、またはＢＳＧ（Ｂｏｒｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などの膜の平坦化特性に優れた材料が適している。なお、第１層間絶縁膜１２の厚さは、例えば、１，０００Å〜１０，０００Åの範囲が好ましい。
【００３６】
次いで、第１層間絶縁膜１２上に、例えば有機系の材料の反射防止膜（図示せず）を塗布する。さらに、反射防止膜上にフォトレジストを塗布した後、ＫｒＦエキシマレーザ、またはＡｒＦエキシマレーザなどの露光源を用いて露光し、ＬＰＣ１形成用のフォトレジストパターン１３を形成する。
【００３７】
上記のフォトリソグラフィ工程は、例えば、フォトレジストを所定の厚さに塗布した後、ＡｒＦエキシマレーザなどの露光源（図示せず）と所定のレチクル（図示せず）を利用して、フォトレジストの所定の部分を選択的に露光した後現像し、露光された部分、または露光されなかった部分を残し、洗浄処理などで残さなどを除去することにより、フォトレジストパターン１３を形成する。
【００３８】
ここで、後続のエッチング処理におけるフォトレジストパターン１３の耐エッチング性を向上させるために、フォトレジストを塗布した後、電子ビーム照射、Ａｒイオン注入などの処理を追加してもよい。
【００３９】
次いで、フォトレジストパターン１３をエッチングマスクとして、第１層間絶縁膜１２を選択的にエッチングして、基板１０の表面を露出させた、コンタクトホール１４を形成する。
【００４０】
次いで、フォトレジスト除去処理を行うことにより、フォトレジストパターン１３を除去する。さらに、洗浄処理により、コンタクトホール１４内に残存するエッチング残さを除去する。
【００４１】
次いで、ポリシリコンの蒸着または選択的エピタキシャルシリコン成長などの方法により、コンタクトホール１４に、基板１０に接するようにプラグ材料を埋め込んだ後、ＣＭＰまたは全面エッチングを施して、相互に隔離されたプラグ１５を形成する（図２Ｃ参照、ＬＰＣ１形成ステップ）。
【００４２】
次に、図４Ａに示したように、プラグ１５の表面を含む全面にアタック防止膜３０を形成する。アタック防止膜３０には、後続のＬＰＣ２形成処理の際に施されるウェットエッチングによって第１層間絶縁膜１２がアタックされるのを防止する効果に優れた材料を用いる。例えば、酸化物系に比べて、フッ酸などにエッチングされにくいシリコン窒化物、シリコン酸窒化物を単独またはそれらを組み合わせて用いる。なお、アタック防止膜３０の厚さは、約５０Å〜１，０００Å、好ましくは約５０Å〜３００Åの範囲とするのがよい。
【００４３】
次いで、図４Ｂに示したように、第２層間絶縁膜１６を形成し、さらにその上に、ビットラインコンタクトを画定するためのフォトレジストパターン１７を形成する。その後、フォトレジストパターン１７をエッチングマスクとして、第２層間絶縁膜１６を選択的にエッチングし、プラグ１５の表面を露出させた、ビットラインコンタクトホール１８を形成する。次に、フォトレジストパターン１７を除去する。
【００４４】
第２層間絶縁膜１６の厚さは、約１，０００Å〜１０，０００Åの範囲が好ましい。また、第２層間絶縁膜１６の構成材料としては、ＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＬＰＴＥＯＳ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）、ＢＳＧ（ｂｏｒｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＥＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）、ＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）、ＡＰＬ（ａｄｖａｎｃｅｄ ｐｌａｎａｒｉｚａｔｉｏｎ ｌａｙｅｒ）、ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）などが適している。
【００４５】
次に、図４Ｃに示したように、ビットラインコンタクトホール１８に、蒸着法等によりビットラインコンタクトプラグ用材料を埋め込み、露出したプラグ１５の表面に接するビットラインコンタクトプラグ１９（導電膜パターン）を形成する。その後、全面に、タングステン、タングステン窒化膜、ポリサイドまたはポリシリコンなどを積層し、さらに、その上に窒化物系のハードマスク用膜を積層して、エッチングを行ってビットライン２０、２１を形成する。ここで、ビットライン２０、２１も、前述のゲート電極１１と同じ材料で、ほぼ同じ厚さに形成する。
【００４６】
次いで、図４Ｄに示したように、ＬＰＣ１形成ステップで形成されたプラグ１５のうち、ストレージノードコンタクト形成用のプラグ１５の表面を露出させるために、フォトレジストパターン２２を形成した後、フォトレジストパターン２２をエッチングマスクとして、第２層間絶縁膜１６とアタック防止膜３０を選択的にエッチングすることにより、ストレージノードコンタクトホール２３を形成する（ＬＰＣ２形成ステップ）。
【００４７】
ストレージノードコンタクトホール２３を形成する場合、通常のＳＡＣ処理を適用すると、ストレージノードコンタクトホール２３内の形状が、側壁部が底面へ行くほど狭くなる傾斜を有する形状（図３参照）になるのを避けるために、ＳＡＣ処理にウェットエッチングを併用する。この方法によって、側壁部がほぼ垂直となり、コンタクト面積、すなわち、ＣＤ値を確保することが可能であり、コンタクト抵抗の増加を防止することができる。さらに、上述のアタック防止膜３０が、エッチングの際にバリヤとして作用し、第１層間絶縁膜１２のアタックが防止される。
【００４８】
上記のエッチングにおいては、エッチング液には、アンモニア水とフルオロ酸の比率が５０：１〜１，０００：１であるＢＯＥや、水とフルオロ酸の比率が５０：１〜１，０００：１である希薄なフルオロ酸を用いることが好ましい。
【００４９】
また、上述したドライエッチング処理は、通常のＳＡＣ形成法を適用したエッチング処理であって、酸化物系の第２層間絶縁膜１６と窒化物系のアタック防止膜３０との間に高選択比を有する第１のエッチングガスとして、Ｃ３Ｆ８、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、Ｃ３Ｆ３またはＣ２Ｆ４などの多量のポリマーを生成する炭素が過剰なガス（過剰炭素含有ガス）を用いる。
【００５０】
また、エッチング選択比をさらに増加させることにより、再現性のあるエッチング処理を行うことができるガスとして、ＣＨＦ３、Ｃ２ＨＦ５、ＣＨ２Ｆ２、ＣＨ３Ｆガスなどの第２のエッチングガスを用いることができる。
【００５１】
また、プラズマを安定化し、スパッタリングの効果を高め、エッチング停止性などを向上させるガスとして、Ｈｅ、Ｎｅ、Ａｒ、ＫｒまたはＸｅなどの不活性ガスを併用した第３のエッチングガスを用いることができる。
【００５２】
なお、上述の第１ないし第３のエッチングガスは、各々混合して用いることができ、例えば、第１のエッチングガスに、エッチング処理の信頼性を高めるために、ＣＨＦ３などのＣｘＨｙＦｚ系ガスを混合して使用することができる。
【００５３】
上述した第１の実施の形態に示した方法によって、ＬＰＣ１形成ステップの後、窒化物の膜などのアタック防止膜３０を形成することにより、ＬＰＣ２形成ステップの際、ウェットエッチングによる下層の第１層間絶縁膜がアタックされるのを防止できることが確認された。
【００５４】
図５Ａないし図５Ｅは、本発明の第２の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。なお、図面を簡素化するため、従来の技術とほぼ同様な事項、すなわち、図１と図２Ａ及び図２Ｂに示した事項に関しては、図１と図２Ａ及び図２Ｂをそのまま使用することとし、従来の技術と同じ構成要素は同一の符号とした。
【００５５】
はじめに、図２Ａに示したように、半導体素子を構成するために必要な処理が施された基板１０上にゲート電極１１を形成し、さらに、ゲート電極１１間の基板１０に、イオン注入法などにより活性領域（図示せず）を形成する。
【００５６】
次いで、図２Ｂに示したように、層間絶縁膜として、蒸着法等により上面が平坦化された第１層間絶縁膜１２を形成する。
【００５７】
次いで、図５Ａに示したように、第１層間絶縁膜１２上にアタック防止膜３０を形成する。このアタック防止膜３０は、ＬＰＣ２形成ステップの際、ウェットエッチング処理によりプラグ１５の側面に位置する第１層間絶縁膜１２がアタックされることを防止し、コンタクトのＣＤ値を確保するためのものである。
【００５８】
したがって、アタック防止膜３０は、酸化物系に比べてフルオロ酸などにエッチングされにくいシリコン窒化膜、シリコン酸窒化膜単独またはそれらの組み合わせとする。この場合、アタック防止膜３０の厚さは、約５０Å〜１０００Å、好ましくは約５０Å〜３００Åの範囲とするのがよい。
【００５９】
次に、アタック防止膜３０上に反射防止膜（図示せず）、例えば、有機系の反射防止膜を塗布した後、反射防止膜上にフォトレジストを塗布する。このフォトレジストに、ＫｒＦエキシマレーザまたはＡｒＦエキシマレーザなどの露光源を照射してフォトレジストを露光し、さらにエッチングすることによりＬＰＣ１形成用のフォトレジストパターン１３を形成する。なお、フォトレジストパターン１３の形成処理は、上述の第１の実施の形態の場合と同一であるので、その具体的な説明を省略する。
【００６０】
次いで、ＬＰＣ１の形成を行う。その場合には、フォトレジストパターン１３をエッチングマスクとして、第１層間絶縁膜１２とアタック防止膜３０を選択的にエッチングして、基板１０の表面を露出させたコンタクトホール１４を形成する。
【００６１】
次いで、図５Ｂに示したように、フォトレジスト除去処理を行うことにより、フォトレジストパターン１３を除去する。さらに、洗浄処理により、コンタクトホール１４内に残存するエッチング残さを除去する。
【００６２】
次いで、ポリシリコンの蒸着または選択的エピタキシャルシリコン成長などの方法により、コンタクトホール１４に、基板１０に接するようにプラグ材料を埋め込んだ後、ＣＭＰまたは全面エッチングを施して、相互に隔離されたプラグ１５を形成する。この場合、プラグ１５の上面とアタック防止膜３０の上面とが、実質的に同じ面となるように平坦化することが好ましい。
【００６３】
次いで、図５Ｃに示したように、プラグ１５を含む全面に、第２層間絶縁膜１６を形成し、さらにその上に、ビットラインコンタクトを画定するのためのフォトレジストパターン１７を形成する。その後、フォトレジストパターン１７をエッチングマスクとして、第２層間絶縁膜１６を選択的にエッチングし、プラグ１５の表面を露出させ、ビットラインコンタクトホール１８を形成する。次に、フォトレジストパターン１７を除去する。
【００６４】
第２層間絶縁膜１６の厚さは、約１，０００Å〜１０，０００Åの範囲が好ましい。また、第２層間絶縁膜１６の構成材料としては、ＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＬＰＴＥＯＳ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）、ＢＳＧ（ｂｏｒｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＥＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）、ＨＤＰｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）、ＡＰＬ（ａｄｖａｎｃｅｄ ｐｌａｎａｒｉｚａｔｉｏｎ ｌａｙｅｒ）ｏｒ ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）などが適している。
【００６５】
次いで、図５Ｄに示したように、ビットラインコンタクトホール１８に、蒸着法等によりビットラインコンタクトプラグ用材料を埋め込み、露出したプラグ１５の表面に接するビットラインコンタクトプラグ１９（導電膜パターン）を形成する。その後、全面に、タングステン、タングステン窒化膜、ポリサイドまたはポリシリコンなどを積層し、その上に窒化物系のハードマスク膜を積層して、エッチングを行ってビットライン２０、２１を形成する。ここで、ビットライン２０、２１も、上述のゲート電極１１と同じ材料で、ほぼ同じ厚さに形成する。
【００６６】
次いで、図５Ｅに示したように、ＬＰＣ２形成ステップを実施する。ＬＰＣ１形成ステップで形成されたプラグ１５のうち、ストレージノードコンタクト形成用のプラグ１５の表面を露出させるために、フォトレジストパターン２２を形成した後、フォトレジストパターン２２をエッチングマスクとして、第２層間絶縁膜１６を選択的にエッチングすることにより、ストレージノードコンタクトホール２３を形成する（ＬＰＣ２形成ステップ）。
【００６７】
ストレージノードコンタクトホール２３を形成する場合、通常のＳＡＣ処理を適用すると、ストレージノードコンタクトホール２３内の形状が、側壁部が底面へ行くほど狭くなる傾斜を有する形状（図３参照）になるのを避けるために、ＳＡＣ処理にウェットエッチングを併用する。この方法によって、コンタクト面積、すなわち、ＣＤを確保することが可能であり、コンタクト抵抗の増加を防止することができる。さらに、アタック防止膜３０が、エッチングの際にバリヤとして作用し、第１層間絶縁膜１２がアタックされるのを防止する。
【００６８】
上記のエッチングにおいては、エッチング液にはアンモニア水とフルオロ酸の比率が約５０：１〜１，０００：１であるＢＯＥや、水とフルオロ酸の比率が約５０：１〜１，０００：１である希薄なフルオロ酸を用いて、１０秒〜５００秒間エッチングすることが好ましい。
【００６９】
また、上述したドライエッチング処理は、通常のＳＡＣ形成法を適用したエッチング処理であって、酸化物系の第２層間絶縁膜１６と窒化物系のアタック防止膜３０との間に高選択比を有する第１のエッチングガスとして、Ｃ３Ｆ８、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６またはＣ３Ｆ３などの多量のポリマーを生成する炭素が過剰なガス（過炭素含有ガス）を用いる。
【００７０】
また、エッチング選択比をさらに増加させることにより、再現性のあるエッチング処理を行うことができるガスとして、ＣＨＦ３、Ｃ２ＨＦ５、ＣＨ２Ｆ２またはＣＨ３Ｆなどの第２のエッチングガスを用いてもよい。
【００７１】
また、プラズマを安定化し、スパッタリングの効果を高め、エッチング停止性などを向上させるガスとして、Ｈｅ、Ｎｅ、Ａｒ、ＫｒまたはＸｅなどの不活性ガスを併用した第３のエッチングガス用いてもよい。
【００７２】
なお、上述の第１ないし第３のエッチングガスは、各々混合して使用でき、例えば、第１のエッチングガスに、ウィンドウの広いエッチング処理ができるように、ＣｘＨｙＦｚ系ガスを混合して使用してもよい。
【００７３】
上述した本発明の第２の実施の形態に示した方法によれば、ＬＰＣ１形成ステップの後、窒化物系のアタック防止膜３０を形成することによって、ＬＰＣ２形成ステップの際、ウェットエッチングによる下層の第２層間絶縁膜のアタックを防止できることが確認された。
【００７４】
なお、本発明に係る技術的範囲は、上記の実施の形態に限定されるものではない。本発明の技術的思想から逸脱しない範囲内で、様々な改良、変更が可能であり、それらも本発明の技術的範囲に属する。
【００７５】
【発明の効果】
本発明に係る半導体素子の製造方法によれば、ストレージノードコンタクトを形成するためのウェットエッチングエッチングの際、予め形成した窒化物系のアタック防止膜により、下層の第１層間絶縁膜に対するアタックが防止される。そのため、ストレージノードコンタクトのＣＤ値を確保することが可能であり、半導体素子の製造歩留まりの向上を図ることができるという優れた効果が期待できる。
【図面の簡単な説明】
【図１】ビットラインを構成するワードラインとビットラインを含む導電膜パターンの概略を示す平面図である。
【図２Ａ】従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図２Ｂ】従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図２Ｃ】従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図２Ｄ】従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図２Ｅ】従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図２Ｆ】従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図３】従来の製造方法における問題点を説明するための半導体素子の断面図である。
【図４Ａ】本発明の第１の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図４Ｂ】本発明の第１の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図４Ｃ】本発明の第１の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図４Ｄ】本発明の第１の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図５Ａ】本発明の第２の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図５Ｂ】本発明の第２の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図５Ｃ】本発明の第２の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図５Ｄ】本発明の第２の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図５Ｅ】本発明の第２の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【符号の説明】
１０ 基板
１１ ゲート電極
１２ 第１層間絶縁膜
１５ プラグ（ＬＰＣ１）
１６ 第２層間絶縁膜
１９ ビットラインコンタクトプラグ
２０、２１ ビットライン
２２ フォトレジストパターン
２３ ストーリージノードコンタクトホール
３０ アタック防止膜
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関し、特に、ストレージノードコンタクトホールを形成する工程における絶縁膜の損傷に起因する半導体素子の特性劣化を防止できる半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
半導体素子の高集積化及び高性能化を図るために、様々な対策が講じられている。その中でも、コンタクト形成用のコンタクト領域の確保とギャップフィル（Ｇａｐ−ｆｉｌｌ）特性の向上も、素子の高集積化を達成するために解決しなければならない必須の課題の一つである。
【０００３】
図１は、ビットラインを構成するワードラインとビットラインを含む導電膜パターンの概略を示す平面図である。図１に示したように、１つの方向に複数のゲート電極、例えば、ワードラインＷ／Ｌが配置されており、ワードラインＷ／Ｌと交差する方向にビットラインＢ／Ｌが配置されている。まず、複数のランディングプラグコンタクト（ＬＰＣ）をＬＰＣ１形成ステップにより形成する。ビットラインは、複数のＬＰＣのいずれか一つとビットラインコンタクトを介して活性領域にコンタクトされている。ストレージノードキャパシタを形成するため、複数のランディングコンタクトプラグのうち、所定のランディングコンタクトプラグがストレージノードコンタクトＳＮＣと接続されている。
【０００４】
図２Ａ〜２Ｆは、従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【０００５】
まず、図２Ａに示したように、半導体素子を構成するために必要な処理が施された基板１０上にゲート電極１１を形成する。ゲート電極１１は、タングステン、ポリシリコンなどの単一の層構造、またはそれらが積層された構造に形成する。なお、図示していないが、ゲート電極１１と基板１０との間にはゲート絶縁膜が形成されている。次に、酸化物系の層間絶縁膜との間で高いエッチング選択比を有する窒化物系のハードマスク膜を形成する（いずれも図示せず）。ハードマスク膜は、後続のゲート電極１１の上に自己整列コンタクト（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ：ＳＡＣ）を形成する際に、ゲート電極１１を保護するとともに、適切なエッチング選択比により、良好なエッチング形状を得るためのものである。
【０００６】
ゲート電極１１間の基板１０にイオン注入などの方法により、ソース／ドレーン接合などの不純物接合層、すなわち、活性領域（図示せず）を形成する。
【０００７】
その後、図２Ａに示したように、ゲート電極１１の側壁を取り囲むように、窒化物系のスペーサ用絶縁膜１１ａを形成する。
【０００８】
次いで、図２Ｂに示したように、通常の酸化物系の膜、または流動性酸化膜（Ｆｌｏｗａｂｌｅ ｏｘｉｄｅ）などにより、その上部が平坦化された第１層間絶縁膜１２を形成する。さらに、第１層間絶縁膜１２上に反射防止膜（図示せず）、特に、有機系の反射防止膜を塗布した後、反射防止膜上にフォトレジストを塗布し、ＫｒＦエキシマレーザまたはＡｒＦエキシマレーザなどの露光源を用いたフォトエッチング処理により、ＬＰＣ１形成用のフォトレジストパターン１３を形成する。
【０００９】
例えば、フォトレジストを所定の厚さに塗布した後、ＡｒＦエキシマレーザなどの露光源（図示せず）と所定のレチクル（図示せず）とを用いて、フォトレジストの所定部分を選択的に露光し、現像することにより、露光されたか、または露光されなかった部分を残留させる。さらに、洗浄処理などを施して、エッチング残渣などを除去することによって、フォトレジストパターン１３を形成する。ここで、フォトレジストの塗布後、電子ビーム照射、またはＡｒイオン注入などの処理を追加してもよい。この処理によって、後続のエッチング処理におけるフォトレジストパターン１３の耐エッチング性を向上させることができる。
【００１０】
次いで、フォトレジストパターン１３をエッチングマスクとして、第１層間絶縁膜１２を選択的にエッチングして、基板１０の表面を露出させるＬＰＣ１形成処理を実施する（ＬＰＣ１形成ステップ）。この処理によって、コンタクトホール１４を形成する。
【００１１】
次いで、フォトレジスト除去処理により、フォトレジストパターン１３を除去し、洗浄処理によりコンタクトホール１４内に残存するエッチング残渣を洗浄・除去する。
【００１２】
次に、図２Ｃに示したように、ポリシリコンの蒸着、または選択的エピタキシャルシリコンの成長などにより、コンタクトホール１４内にプラグ用材料を埋め込む。さらに、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；以下、ＣＭＰと記す）、または全面エッチングにより、層間絶縁膜１２によって、電気的に絶縁されたコンタクトプラグ１５を形成する。 次に、図２Ｄに示したように、プラグ１５が形成された部分を含む全面に、第２層間絶縁膜１６を形成した後、ビットラインコンタクトを画定するのためのフォトレジストパターン１７を形成する。さらに、フォトレジストパターン１７をエッチングマスクとして、第２層間絶縁膜１６を選択的にエッチングすることにより、プラグ１５の表面を露出させ、ビットラインコンタクトホール１８を形成する。
【００１３】
次いで、図２Ｅに示したように、露出したプラグ１５の表面に接するビットラインコンタクトプラグ１９を形成した後、表面全体に、タングステン、タングステン窒化膜、ポリサイドまたはポリシリコンなどを積層する。さらに、エッチングを行うことにより、ビットライン２０、２１を形成する。
【００１４】
次いで、図２Ｆに示したように、ＬＰＣ１形成処理により形成されたプラグ１５のうち、ストレージノードコンタクト（ＳＮＣ）形成用プラグ１５の表面を露出させるために、フォトレジストパターン２２を形成した後、フォトレジストパターン２２をエッチングマスクとして、第２層間絶縁膜１６を選択的にエッチングする。このエッチングによって、ストレージノードコンタクトホール２３を形成する（ＬＰＣ２形成ステップ）。
【００１５】
一方、上述したＳＮＣを形成するためのＬＰＣ２形成処理の場合、通常のＳＡＣ形成法を適用するため、エッチング処理後のストレージノードコンタクトホール２３内の形状が悪く、底面側ほど狭くなる傾斜を有する断面形状の孔となる。このような孔の形状の場合コンタクト抵抗が増大するので、それを防止するために、通常ＬＰＣ２形成処理の際、通常のＳＡＣ形成にウェットエッチングを併用することにより、コンタクト面積、すなわち、ＣＤ値（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）を確保している。
【００１６】
上記の第１及び第２層間絶縁膜１２、１６には、通常ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などの酸化物を用いる。これらの酸化物のウェットエッチング剤には、緩衝酸化膜エッチング剤（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ；以下、ＢＯＥと記す）とＨＦなどがあり、エッチング効果が非常に高い。そのため、図２Ｆに示すように、第１層間絶縁膜１２に対するアタック２６が発生する。
【００１７】
このようなアタック２６は、ストレージノードとビットライン、または他の導電配線などとの電気的短絡を誘発し、半導体素子の性能を悪化させる。
【００１８】
図３は、上記の従来の製造方法における問題点を説明するための半導体素子の断面図である。図３に示したように、ビットライン２０、２１のスペーサを形成するために、後続の工程で窒化膜２４を形成する場合、第１層間絶縁膜１２がアタックされた部分２６に、ボイド２５が発生する。このボイドも電極間の電気的短絡及び製造歩留まりを低下させる原因となる。
【００１９】
一方、上述したアタックを防止するための方法として、ＬＰＣ１形成ステップにおいて、第１層間絶縁膜のＣＤ値を低くすることが考えられる。しかし、素子間の隔離のための余裕度とＳＡＣ処理を適用することは困難であるので、現実的には不可能である。
【００２０】
また、ビットラインの幅を広くする方法が考えられるが、これもコンタクトプラグの底面のＣＤの確保とストレージノードコンタクト形成の際、ギャップフィル特性を悪化させるという問題点が生じるので、適用することが困難である。
【００２１】
したがって、ストレージノードコンタクト形成の際、ウェットエッチングによる下地層のアタックを防止することができる処理技術の開発が望まれている。
【００２２】
【発明が解決しようとする課題】
本発明は、上述した従来の技術の問題点を解決するためになされたものであって、ストレージノードコンタクト形成処理の際のウェットエッチングによる下地層のアタックを防止できる半導体素子の製造方法を提供することを目的としている。
【００２３】
【課題を解決するための手段】
本発明に係る半導体素子の製造方法は、第１層間絶縁膜を貫通し、基板に接する複数の第１プラグを形成するステップと、前記第１プラグ上に、第２層間絶縁膜を形成するステップと、該第２層間絶縁膜を選択的にエッチングした後、前記第１プラグのうちの一部の第１プラグと接する導電膜パターンを形成するステップと、ドライエッチング及びウェットエッチング処理により、前記第２層間絶縁膜を選択的にエッチングして、前記第１プラグのうち前記導電膜パターンが形成されていない前記第１プラグの表面を露出させたコンタクトホールを形成するステップとを含み、かつ、前記第１層間絶縁膜と前記第２層間絶縁膜との間に介在するようにアタック防止膜を形成することを特徴としている。
【００２４】
また、本発明に係る別の半導体素子の製造方法は、第１層間絶縁膜を貫通し、基板に接する複数の第１プラグを形成するステップと、前記第１層間絶縁膜及び前記複数の第１プラグ上に、アタック防止膜を形成するステップと、該アタック防止膜上に、第２層間絶縁膜を形成するステップと、該第２層間絶縁膜を貫通して、前記複数の第１プラグのうちの一部の第１プラグと接する導電膜パターンを形成するステップと、ドライエッチング及びウェットエッチング処理により、前記第２層間絶縁膜及び前記アタック防止膜を選択的にエッチングして、前記第１プラグのうち、前記導電膜パターンが形成されていない前記第１プラグの表面を露出させたコンタクトホールを形成するステップとを含むことを特徴としている。
【００２５】
また、本発明に係るさらに別の半導体素子の製造方法は、基板上に第１層間絶縁膜とアタック防止膜とを順に形成するステップと、該アタック防止膜と前記第１層間絶縁膜とを貫通し、前記基板に接し、上面が前記アタック防止膜と同じ面に平坦化された第１プラグを形成するステップと、該第１プラグを含む全面に第２層間絶縁膜を形成するステップと、該第２層間絶縁膜を貫通して前記複数のプラグのうちの一部のプラグと接する導電膜パターンを形成するステップと、ドライエッチング及びウェットエッチング処理により、前記第２層間絶縁膜を選択的にエッチングして、前記第１プラグのうち前記導電膜パターンが形成されていない前記第１プラグの表面を露出させたコンタクトホールを形成するステップとを含むことを特徴としている。
【００２６】
本発明に係る上記の半導体素子の製造方法においては、半導体素子の製造工程の内、ＬＰＣ１形成後に平坦化されたプラグの上面にアタック防止膜を形成するか、第１層間絶縁膜上にアタック防止膜を形成し、ＬＰＣ１形成ステップの後に第１層間絶縁膜と第２層間絶縁膜との間にアタック防止膜が存在するようにして、ストレージノードコンタクトホール形成の際に、下層の第１層間絶縁膜がアタックされることを抑制する。
【００２７】
すなわち、緩衝酸化膜エッチング剤、またはフルオロ酸などの湿式溶液に対して耐エッチング性を有する窒化物系のアタック防止膜により、ウェットエッチングとドライエッチングとを併用したエッチングの際に、第１層間絶縁膜のアタックが抑制されるようにする。それによって、ストレージノードコンタクトのＣＤ値を確保することができる。
【００２８】
【発明の実施の形態】
以下、図面を参照し、本発明に係る半導体素子の製造方法を具体的に説明する。
【００２９】
図４Ａ〜図４Ｄは、本発明の第１の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。なお、図面を簡素化するため、従来の技術とほぼ同様な事項、すなわち、図１と図２Ａ及び図２Ｂに示した事項に関しては、図１と図２Ａ及び図２Ｂをそのまま使用することとし、従来の技術と同じ構成要素には同一の符号を付した。
【００３０】
図１に示したように、１つの方向に複数のゲート電極、例えば、ワードラインＷ／Ｌが配置されており、ワードラインＷ／Ｌと交差する方向にビットラインＢ／Ｌが配置されている。ビットラインＢ／Ｌは、ＬＰＣ１により、ビットラインコンタクトＢＬＣを介して、基板の活性領域（図示せず）と接続されている。また、ＬＰＣ１を形成する処理の際に、ストレージノードコンタクトＳＮＣが形成され、後続のキャパシタ形成の際に利用される。
【００３１】
はじめに、図２Ａに示したように、半導体素子を構成するために必要な処理が施された基板１０上にゲート電極１１を形成する。
【００３２】
ゲート電極１１は、タングステン、ポリシリコンなどの単一の層構造、またはそれらが積層された構造に形成する。なお、図示していないが、ゲート電極１１と基板１０との間にはゲート絶縁膜が形成されている。次に、酸化物系の層間絶縁膜との間に高いエッチング選択比を有する窒化物系のハードマスク膜を形成する（いずれも図示せず）。ハードマスク膜は、後続のゲート電極１１の上にＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）を形成する際に、ゲート電極１１を保護するとともに、適切なエッチング選択比により、良好なエッチング形状を得るためのものである。
【００３３】
この場合、０．１μｍまたはそれ以下の技術では、例えば、ゲート電極の厚さは１，０００Å〜５，０００Å、ハードマスクの厚さは１，０００Å〜４，０００Å程度にすることが好ましい。
【００３４】
次に、ゲート電極１１間の基板１０にイオン注入法などにより不純物層を形成し、ソース／ドレーン接合などの活性領域（図示せず）を形成する。さらに、ゲート電極１１の側壁にスペーサを形成する（図示省略）。
【００３５】
次いで、図２Ｂに示したように、層間絶縁膜として、蒸着法等により、上面が平坦化された第１層間絶縁膜１２を形成する。この第１層間絶縁膜１２には、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）、ＡＰＬ（Ａｄｖａｎｃｅｄ Ｐｌａｎａｌｉｚａｔｉｏｎ Ｌａｙｅｒ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、またはＢＳＧ（Ｂｏｒｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などの膜の平坦化特性に優れた材料が適している。なお、第１層間絶縁膜１２の厚さは、例えば、１，０００Å〜１０，０００Åの範囲が好ましい。
【００３６】
次いで、第１層間絶縁膜１２上に、例えば有機系の材料の反射防止膜（図示せず）を塗布する。さらに、反射防止膜上にフォトレジストを塗布した後、ＫｒＦエキシマレーザ、またはＡｒＦエキシマレーザなどの露光源を用いて露光し、ＬＰＣ１形成用のフォトレジストパターン１３を形成する。
【００３７】
上記のフォトリソグラフィ工程は、例えば、フォトレジストを所定の厚さに塗布した後、ＡｒＦエキシマレーザなどの露光源（図示せず）と所定のレチクル（図示せず）を利用して、フォトレジストの所定の部分を選択的に露光した後現像し、露光された部分、または露光されなかった部分を残し、洗浄処理などで残さなどを除去することにより、フォトレジストパターン１３を形成する。
【００３８】
ここで、後続のエッチング処理におけるフォトレジストパターン１３の耐エッチング性を向上させるために、フォトレジストを塗布した後、電子ビーム照射、Ａｒイオン注入などの処理を追加してもよい。
【００３９】
次いで、フォトレジストパターン１３をエッチングマスクとして、第１層間絶縁膜１２を選択的にエッチングして、基板１０の表面を露出させた、コンタクトホール１４を形成する。
【００４０】
次いで、フォトレジスト除去処理を行うことにより、フォトレジストパターン１３を除去する。さらに、洗浄処理により、コンタクトホール１４内に残存するエッチング残さを除去する。
【００４１】
次いで、ポリシリコンの蒸着または選択的エピタキシャルシリコン成長などの方法により、コンタクトホール１４に、基板１０に接するようにプラグ材料を埋め込んだ後、ＣＭＰまたは全面エッチングを施して、相互に隔離されたプラグ１５を形成する（図２Ｃ参照、ＬＰＣ１形成ステップ）。
【００４２】
次に、図４Ａに示したように、プラグ１５の表面を含む全面にアタック防止膜３０を形成する。アタック防止膜３０には、後続のＬＰＣ２形成処理の際に施されるウェットエッチングによって第１層間絶縁膜１２がアタックされるのを防止する効果に優れた材料を用いる。例えば、酸化物系に比べて、フッ酸などにエッチングされにくいシリコン窒化物、シリコン酸窒化物を単独またはそれらを組み合わせて用いる。なお、アタック防止膜３０の厚さは、約５０Å〜１，０００Å、好ましくは約５０Å〜３００Åの範囲とするのがよい。
【００４３】
次いで、図４Ｂに示したように、第２層間絶縁膜１６を形成し、さらにその上に、ビットラインコンタクトを画定するためのフォトレジストパターン１７を形成する。その後、フォトレジストパターン１７をエッチングマスクとして、第２層間絶縁膜１６を選択的にエッチングし、プラグ１５の表面を露出させた、ビットラインコンタクトホール１８を形成する。次に、フォトレジストパターン１７を除去する。
【００４４】
第２層間絶縁膜１６の厚さは、約１，０００Å〜１０，０００Åの範囲が好ましい。また、第２層間絶縁膜１６の構成材料としては、ＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＬＰＴＥＯＳ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）、ＢＳＧ（ｂｏｒｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＥＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）、ＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）、ＡＰＬ（ａｄｖａｎｃｅｄ ｐｌａｎａｒｉｚａｔｉｏｎ ｌａｙｅｒ）、ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）などが適している。
【００４５】
次に、図４Ｃに示したように、ビットラインコンタクトホール１８に、蒸着法等によりビットラインコンタクトプラグ用材料を埋め込み、露出したプラグ１５の表面に接するビットラインコンタクトプラグ１９（導電膜パターン）を形成する。その後、全面に、タングステン、タングステン窒化膜、ポリサイドまたはポリシリコンなどを積層し、さらに、その上に窒化物系のハードマスク用膜を積層して、エッチングを行ってビットライン２０、２１を形成する。ここで、ビットライン２０、２１も、前述のゲート電極１１と同じ材料で、ほぼ同じ厚さに形成する。
【００４６】
次いで、図４Ｄに示したように、ＬＰＣ１形成ステップで形成されたプラグ１５のうち、ストレージノードコンタクト形成用のプラグ１５の表面を露出させるために、フォトレジストパターン２２を形成した後、フォトレジストパターン２２をエッチングマスクとして、第２層間絶縁膜１６とアタック防止膜３０を選択的にエッチングすることにより、ストレージノードコンタクトホール２３を形成する（ＬＰＣ２形成ステップ）。
【００４７】
ストレージノードコンタクトホール２３を形成する場合、通常のＳＡＣ処理を適用すると、ストレージノードコンタクトホール２３内の形状が、側壁部が底面へ行くほど狭くなる傾斜を有する形状（図３参照）になるのを避けるために、ＳＡＣ処理にウェットエッチングを併用する。この方法によって、側壁部がほぼ垂直となり、コンタクト面積、すなわち、ＣＤ値を確保することが可能であり、コンタクト抵抗の増加を防止することができる。さらに、上述のアタック防止膜３０が、エッチングの際にバリヤとして作用し、第１層間絶縁膜１２のアタックが防止される。
【００４８】
上記のエッチングにおいては、エッチング液には、アンモニア水とフルオロ酸の比率が５０：１〜１，０００：１であるＢＯＥや、水とフルオロ酸の比率が５０：１〜１，０００：１である希薄なフルオロ酸を用いることが好ましい。
【００４９】
また、上述したドライエッチング処理は、通常のＳＡＣ形成法を適用したエッチング処理であって、酸化物系の第２層間絶縁膜１６と窒化物系のアタック防止膜３０との間に高選択比を有する第１のエッチングガスとして、Ｃ３Ｆ８、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、Ｃ３Ｆ３またはＣ２Ｆ４などの多量のポリマーを生成する炭素が過剰なガス（過剰炭素含有ガス）を用いる。
【００５０】
また、エッチング選択比をさらに増加させることにより、再現性のあるエッチング処理を行うことができるガスとして、ＣＨＦ３、Ｃ２ＨＦ５、ＣＨ２Ｆ２、ＣＨ３Ｆガスなどの第２のエッチングガスを用いることができる。
【００５１】
また、プラズマを安定化し、スパッタリングの効果を高め、エッチング停止性などを向上させるガスとして、Ｈｅ、Ｎｅ、Ａｒ、ＫｒまたはＸｅなどの不活性ガスを併用した第３のエッチングガスを用いることができる。
【００５２】
なお、上述の第１ないし第３のエッチングガスは、各々混合して用いることができ、例えば、第１のエッチングガスに、エッチング処理の信頼性を高めるために、ＣＨＦ３などのＣｘＨｙＦｚ系ガスを混合して使用することができる。
【００５３】
上述した第１の実施の形態に示した方法によって、ＬＰＣ１形成ステップの後、窒化物の膜などのアタック防止膜３０を形成することにより、ＬＰＣ２形成ステップの際、ウェットエッチングによる下層の第１層間絶縁膜がアタックされるのを防止できることが確認された。
【００５４】
図５Ａないし図５Ｅは、本発明の第２の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。なお、図面を簡素化するため、従来の技術とほぼ同様な事項、すなわち、図１と図２Ａ及び図２Ｂに示した事項に関しては、図１と図２Ａ及び図２Ｂをそのまま使用することとし、従来の技術と同じ構成要素は同一の符号とした。
【００５５】
はじめに、図２Ａに示したように、半導体素子を構成するために必要な処理が施された基板１０上にゲート電極１１を形成し、さらに、ゲート電極１１間の基板１０に、イオン注入法などにより活性領域（図示せず）を形成する。
【００５６】
次いで、図２Ｂに示したように、層間絶縁膜として、蒸着法等により上面が平坦化された第１層間絶縁膜１２を形成する。
【００５７】
次いで、図５Ａに示したように、第１層間絶縁膜１２上にアタック防止膜３０を形成する。このアタック防止膜３０は、ＬＰＣ２形成ステップの際、ウェットエッチング処理によりプラグ１５の側面に位置する第１層間絶縁膜１２がアタックされることを防止し、コンタクトのＣＤ値を確保するためのものである。
【００５８】
したがって、アタック防止膜３０は、酸化物系に比べてフルオロ酸などにエッチングされにくいシリコン窒化膜、シリコン酸窒化膜単独またはそれらの組み合わせとする。この場合、アタック防止膜３０の厚さは、約５０Å〜１０００Å、好ましくは約５０Å〜３００Åの範囲とするのがよい。
【００５９】
次に、アタック防止膜３０上に反射防止膜（図示せず）、例えば、有機系の反射防止膜を塗布した後、反射防止膜上にフォトレジストを塗布する。このフォトレジストに、ＫｒＦエキシマレーザまたはＡｒＦエキシマレーザなどの露光源を照射してフォトレジストを露光し、さらにエッチングすることによりＬＰＣ１形成用のフォトレジストパターン１３を形成する。なお、フォトレジストパターン１３の形成処理は、上述の第１の実施の形態の場合と同一であるので、その具体的な説明を省略する。
【００６０】
次いで、ＬＰＣ１の形成を行う。その場合には、フォトレジストパターン１３をエッチングマスクとして、第１層間絶縁膜１２とアタック防止膜３０を選択的にエッチングして、基板１０の表面を露出させたコンタクトホール１４を形成する。
【００６１】
次いで、図５Ｂに示したように、フォトレジスト除去処理を行うことにより、フォトレジストパターン１３を除去する。さらに、洗浄処理により、コンタクトホール１４内に残存するエッチング残さを除去する。
【００６２】
次いで、ポリシリコンの蒸着または選択的エピタキシャルシリコン成長などの方法により、コンタクトホール１４に、基板１０に接するようにプラグ材料を埋め込んだ後、ＣＭＰまたは全面エッチングを施して、相互に隔離されたプラグ１５を形成する。この場合、プラグ１５の上面とアタック防止膜３０の上面とが、実質的に同じ面となるように平坦化することが好ましい。
【００６３】
次いで、図５Ｃに示したように、プラグ１５を含む全面に、第２層間絶縁膜１６を形成し、さらにその上に、ビットラインコンタクトを画定するのためのフォトレジストパターン１７を形成する。その後、フォトレジストパターン１７をエッチングマスクとして、第２層間絶縁膜１６を選択的にエッチングし、プラグ１５の表面を露出させ、ビットラインコンタクトホール１８を形成する。次に、フォトレジストパターン１７を除去する。
【００６４】
第２層間絶縁膜１６の厚さは、約１，０００Å〜１０，０００Åの範囲が好ましい。また、第２層間絶縁膜１６の構成材料としては、ＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＬＰＴＥＯＳ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）、ＢＳＧ（ｂｏｒｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＥＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）、ＨＤＰｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）、ＡＰＬ（ａｄｖａｎｃｅｄ ｐｌａｎａｒｉｚａｔｉｏｎ ｌａｙｅｒ）ｏｒ ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）などが適している。
【００６５】
次いで、図５Ｄに示したように、ビットラインコンタクトホール１８に、蒸着法等によりビットラインコンタクトプラグ用材料を埋め込み、露出したプラグ１５の表面に接するビットラインコンタクトプラグ１９（導電膜パターン）を形成する。その後、全面に、タングステン、タングステン窒化膜、ポリサイドまたはポリシリコンなどを積層し、その上に窒化物系のハードマスク膜を積層して、エッチングを行ってビットライン２０、２１を形成する。ここで、ビットライン２０、２１も、上述のゲート電極１１と同じ材料で、ほぼ同じ厚さに形成する。
【００６６】
次いで、図５Ｅに示したように、ＬＰＣ２形成ステップを実施する。ＬＰＣ１形成ステップで形成されたプラグ１５のうち、ストレージノードコンタクト形成用のプラグ１５の表面を露出させるために、フォトレジストパターン２２を形成した後、フォトレジストパターン２２をエッチングマスクとして、第２層間絶縁膜１６を選択的にエッチングすることにより、ストレージノードコンタクトホール２３を形成する（ＬＰＣ２形成ステップ）。
【００６７】
ストレージノードコンタクトホール２３を形成する場合、通常のＳＡＣ処理を適用すると、ストレージノードコンタクトホール２３内の形状が、側壁部が底面へ行くほど狭くなる傾斜を有する形状（図３参照）になるのを避けるために、ＳＡＣ処理にウェットエッチングを併用する。この方法によって、コンタクト面積、すなわち、ＣＤを確保することが可能であり、コンタクト抵抗の増加を防止することができる。さらに、アタック防止膜３０が、エッチングの際にバリヤとして作用し、第１層間絶縁膜１２がアタックされるのを防止する。
【００６８】
上記のエッチングにおいては、エッチング液にはアンモニア水とフルオロ酸の比率が約５０：１〜１，０００：１であるＢＯＥや、水とフルオロ酸の比率が約５０：１〜１，０００：１である希薄なフルオロ酸を用いて、１０秒〜５００秒間エッチングすることが好ましい。
【００６９】
また、上述したドライエッチング処理は、通常のＳＡＣ形成法を適用したエッチング処理であって、酸化物系の第２層間絶縁膜１６と窒化物系のアタック防止膜３０との間に高選択比を有する第１のエッチングガスとして、Ｃ３Ｆ８、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６またはＣ３Ｆ３などの多量のポリマーを生成する炭素が過剰なガス（過炭素含有ガス）を用いる。
【００７０】
また、エッチング選択比をさらに増加させることにより、再現性のあるエッチング処理を行うことができるガスとして、ＣＨＦ３、Ｃ２ＨＦ５、ＣＨ２Ｆ２またはＣＨ３Ｆなどの第２のエッチングガスを用いてもよい。
【００７１】
また、プラズマを安定化し、スパッタリングの効果を高め、エッチング停止性などを向上させるガスとして、Ｈｅ、Ｎｅ、Ａｒ、ＫｒまたはＸｅなどの不活性ガスを併用した第３のエッチングガス用いてもよい。
【００７２】
なお、上述の第１ないし第３のエッチングガスは、各々混合して使用でき、例えば、第１のエッチングガスに、ウィンドウの広いエッチング処理ができるように、ＣｘＨｙＦｚ系ガスを混合して使用してもよい。
【００７３】
上述した本発明の第２の実施の形態に示した方法によれば、ＬＰＣ１形成ステップの後、窒化物系のアタック防止膜３０を形成することによって、ＬＰＣ２形成ステップの際、ウェットエッチングによる下層の第２層間絶縁膜のアタックを防止できることが確認された。
【００７４】
なお、本発明に係る技術的範囲は、上記の実施の形態に限定されるものではない。本発明の技術的思想から逸脱しない範囲内で、様々な改良、変更が可能であり、それらも本発明の技術的範囲に属する。
【００７５】
【発明の効果】
本発明に係る半導体素子の製造方法によれば、ストレージノードコンタクトを形成するためのウェットエッチングエッチングの際、予め形成した窒化物系のアタック防止膜により、下層の第１層間絶縁膜に対するアタックが防止される。そのため、ストレージノードコンタクトのＣＤ値を確保することが可能であり、半導体素子の製造歩留まりの向上を図ることができるという優れた効果が期待できる。
【図面の簡単な説明】
【図１】ビットラインを構成するワードラインとビットラインを含む導電膜パターンの概略を示す平面図である。
【図２Ａ】従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図２Ｂ】従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図２Ｃ】従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図２Ｄ】従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図２Ｅ】従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図２Ｆ】従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図３】従来の製造方法における問題点を説明するための半導体素子の断面図である。
【図４Ａ】本発明の第１の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図４Ｂ】本発明の第１の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図４Ｃ】本発明の第１の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図４Ｄ】本発明の第１の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図５Ａ】本発明の第２の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図５Ｂ】本発明の第２の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図５Ｃ】本発明の第２の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図５Ｄ】本発明の第２の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【図５Ｅ】本発明の第２の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図１に示したＸ−Ｘ’切断線とＹ−Ｙ’切断線に対応する位置における断面図である。
【符号の説明】
１０ 基板
１１ ゲート電極
１２ 第１層間絶縁膜
１５ プラグ（ＬＰＣ１）
１６ 第２層間絶縁膜
１９ ビットラインコンタクトプラグ
２０、２１ ビットライン
２２ フォトレジストパターン
２３ ストーリージノードコンタクトホール
３０ アタック防止膜
Claims (18)
- 第１層間絶縁膜を貫通し、基板に接する複数の第１プラグを形成するステップと、
前記第１プラグ上に、第２層間絶縁膜を形成するステップと、
該第２層間絶縁膜を選択的にエッチングした後、前記複数の第１プラグのうちの一部の第１プラグと接する導電膜パターンを形成するステップと、
ドライエッチング及びウェットエッチング処理により、前記第２層間絶縁膜を選択的にエッチングして、前記第１プラグのうち前記導電膜パターンが形成されていない前記第１プラグの表面を露出させたコンタクトホールを形成するステップとを含み、かつ、
前記第１絶縁膜と前記第２絶縁膜との間に介在するようにアタック防止膜を形成するステップを含むことを特徴とする半導体素子の製造方法。 - 前記第１プラグを形成するステップが、
基板上に前記第１層間絶縁膜を蒸着するステップと、
該第１層間絶縁膜上に前記アタック防止膜を形成するステップと、
該アタック防止膜と前記第１層間絶縁膜とを選択的にエッチングして、前記基板を露出させるステップと、
前記基板の露出面に接するように、第１プラグ形成用材料を蒸着するステップと、
前記アタック防止膜が露出するまで前記第１プラグ形成用材料を除去することにより、相互に隔離された前記第１プラグを形成するステップと、
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記コンタクトホールを形成するステップにおいて、前記第２層間絶縁膜とアタック防止膜とをエッチングすることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記コンタクトホールを形成するステップにおいて、
ドライエッチングにより、側壁部が傾斜した形状にドライエッチングを実施した後、ウェットエッチングにより、側壁部が垂直な形状にすることを特徴とする請求項１または３に記載の半導体素子の製造方法。 - 前記アタック防止膜を、シリコン窒化膜及びシリコン酸窒化膜のうちの少なくとも一つにより形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記アタック防止膜を、約５０Å〜３００Åの厚さに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記ウェットエッチングの際、
アンモニア水とフルオロ酸の比率が、５０：１〜１０００：１である緩衝酸化膜エッチング剤、または水とフルオロ酸の比率が５０：１〜１０００：１である希薄なフルオロ酸を用いることを特徴とする請求項１に記載の半導体素子の製造方法。 - さらに、前記コンタクトホールの形成により露出した前記第１プラグに接する複数の第２プラグを形成するステップを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第２プラグが、ストレージノードコンタクトプラグを含むことを特徴とする請求項８に記載の半導体素子の製造方法。
- 第１層間絶縁膜を貫通し、基板に接する複数の第１プラグを形成するステップと、
前記第１層間絶縁膜及び前記複数の第１プラグ上に、アタック防止膜を形成するステップと、
該アタック防止膜上に、第２層間絶縁膜を形成するステップと、
該第２層間絶縁膜を貫通して、前記複数の第１プラグのうちの一部の第１プラグと接する導電膜パターンを形成するステップと、
ドライエッチング及びウェットエッチング処理により、前記第２層間絶縁膜及び前記アタック防止膜を選択的にエッチングして、前記第１プラグのうち、前記導電膜パターンが形成されていない前記第１プラグの表面を露出させたコンタクトホールを形成するステップと、
を含むことを特徴とする半導体素子の製造方法。 - 前記コンタクトホールを形成するステップにおいて、
ドライエッチングにより、側壁部が傾斜した形状にした後、ウェットエッチングにより、側壁部が垂直な形状にすることを特徴とする請求項１０に記載の半導体素子の製造方法。 - 前記複数の第１プラグの上面と、前記第１層間絶縁膜の上面とを実質的に同じ面に平坦化することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記アタック防止膜を、シリコン窒化膜及びシリコン酸窒化膜のうちの少なくとも一つにより形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 基板上に第１層間絶縁膜とアタック防止膜を順に形成するステップと、
該アタック防止膜と前記第１層間絶縁膜とを貫通し、前記基板に接し、上面が前記アタック防止膜と同じ面に平坦化された第１プラグを形成するステップと、
該第１プラグを含む全面に、第２層間絶縁膜を形成するステップと、
該第２層間絶縁膜を貫通し、前記複数の第１プラグのうちの一部の第１プラグと接する導電膜パターンを形成するステップと、
ドライエッチング及びウェットエッチング処理により、前記第２層間絶縁膜を選択的にエッチングして、前記第１プラグのうち前記導電膜パターンが形成されていない前記第１プラグの表面を露出させたコンタクトホールを形成するステップと、
を含むことを特徴とする半導体素子の製造方法。 - 前記コンタクトホールを形成するステップにおいて、側壁部が傾斜したエッチング形状を有するように自己整列コンタクト処理によるドライエッチングを行った後、ウェットエッチングにより、前記第１プラグの表面を露出させることを特徴とする請求項１４に記載の半導体素子の製造方法。
- 前記アタック防止膜を、シリコン窒化膜及びシリコン酸窒化膜のうちの少なくとも一つにより形成することを特徴とする請求項１４に記載の半導体素子の製造方法。
- 前記第１及び第２層間絶縁膜を、酸化物系の材料を用いて形成することを特徴とする請求項１請求項１０または請求項１４項に記載の半導体素子の製造方法。
- 前記第１層間絶縁膜を、ＢＰＳＧ、ＢＳＧ、ＰＳＧ、ＨＤＰ、ＡＰＬまたはＳＯＧを用いて形成し、
第２層間絶縁膜を、ＢＰＳＧ、ＬＰＴＥＯＳ、ＢＳＧ、ＰＳＧ、ＰＥＴＥＯＳ、ＨＤＰ、ＡＰＬまたはＳＯＧを用いて形成することを特徴とする請求項１７に記載の半導体素子の製造方法。
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