KR101175259B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 발명은 스토리지 노드 간의 브릿지 마진을 확보하면서 동시에 콘택 오픈 불량을 방지하는 반도체 장치 제조 방법을 제공하기 위한 것으로, 기판 상부에 희생막을 형성하는 단계; 상기 희생막을 일정높이로 부분식각하여 1차 오픈부를 형성하는 단계; 상기 1차 오픈부의 측벽에 배리어막을 형성하는 단계; 및 상기 1차 오픈부 하부의 나머지 희생막을 식각하여 상기 기판을 노출시키는 2차 오픈부를 형성하는 단계를 포함하고, 기판 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하고 상기 기판에 연결된 스토리지 노드 콘택 플러그를 형성하는 단계; 상기 층간절연막을 일정 높이 리세스 시키는 단계; 상기 스토리지 노드 콘택 플러그를 포함하는 결과물 상에 식각방지막을 형성하는 단계; 기판 상부에 희생막을 형성하는 단계; 상기 희생막을 부분식각하여 1차 오픈부를 형성하는 단계; 상기 1차 오픈부의 측벽에 배리어막을 형성하는 단계; 및 상기 1차 오픈부 하부의 나머지 희생막을 식각하여 기판을 노출시키는 2차 오픈부를 형성하는 단계를 포함하여, 캐패시터 간 브릿지 마진 확보 및 콘택 오픈 불량 방지 효과, 딥아웃시 하부전극의 쓰러짐 현상 방지 및 층간절연막에 딥아웃용액이 침투하는 것을 방지하는 효과가 있다.

Description

반도체 장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 캐패시터 제조 방법에 관한 것이다.
반도체 장치의 고집적화, 소형화 및 고속화에 따라 캐패시터가 차지하는 면적이 감소하고 있다. 비록 반도체 장치가 고집적화 및 소형화되더라도 반도체 장치를 구동시키기 위한 캐패시터의 정전 용량은 최소한 확보되어야한다.
최근에 반도체 장치의 크기가 nm급 극미세소자까지 작아짐에 따라 반도체 장치의 개발공정에서 캐패시터의 용량 확보를 위해 캐패시터의 높이가 높아지고 있다. 즉, 선폭의 감소에 의한 저장용량 감소를 극복위해 50이상의 고종횡비 콘택(High Aspect Ratio Contact)이 형성되고 있다.
그러나, 고종횡비 콘택을 형성하는 경우 여러가지 문제가 발생한다.
먼저, 이웃하는 스토리지 노드 간의 브릿지 마진(Bridge Margin)을 확보하기 위해 충분한 분리막 두께를 잔류시키는 경우 식각 선폭이 너무 작아 오픈 패일(Open Fail)이 발생하는 문제점이 있다. 또한, 콘택의 오픈 패일을 방지하기 위해 과도식각 등의 공정을 진행하는 경우 스토리지 노드 간의 충분한 분리막 두께가 확보되지 않아 스토리지 노드 간에 브릿지(Bridge)가 발생하는 문제점이 있다.
위와 같이, 브릿지 마진과 콘택 오픈은 서로 트래이드 오프(Trade Off) 관계에 있어서 두가지를 모두 충족시키기 어려운 실적이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 스토리지 노드 간의 브릿지 마진을 확보하면서 동시에 콘택 오픈 불량을 방지하는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판 상부에 희생막을 형성하는 단계; 상기 희생막을 일정높이로 부분식각하여 1차 오픈부를 형성하는 단계; 상기 1차 오픈부의 측벽에 배리어막을 형성하는 단계; 및 상기 1차 오픈부 하부의 나머지 희생막을 식각하여 상기 기판을 노출시키는 2차 오픈부를 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 희생막을 형성하는 단계 전에, 기판 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하고 상기 기판에 연결된 스토리지 노드 콘택 플러그를 형성하는 단계; 상기 층간절연막을 일정 높이 리세스 시키는 단계; 상기 스토리지 노드 콘택 플러그를 포함하는 결과물 상에 식각방지막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 1차 오픈부의 측벽에 배리어막을 형성하는 단계는, 상기 1차 오픈부를 포함하는 결과물의 단차를 따라 배리어용 도전막을 형성하는 단계; 상기 배리어용 도전막을 에치백하여 상기 1차 오픈부의 측벽에 잔류시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 2차 오픈부를 형성하는 단계 후, 상기 1 및 2차 오픈부를 포함하는 결과물의 단차를 따라 전극용 도전막을 형성하는 단계; 상기 전극용 도전막을 분리하여 하부전극을 형성하는 단계; 상기 하부전극을 포함하는 결과물을 따라 유전막을 형성하는 단계; 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 배리어막은 상기 전극용 도전막과 동일한 물질로 형성하고, 상기 배리어막은 티타늄질화막(TiN)으로 형성하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법은 기판 상부에 제1희생막을 형성하는 단계; 상기 제1희생막보다 습식식각속도가 느린 제2희생막을 형성하는 단계; 상기 제1희생막을 식각하여 1차 오픈부를 형성하는 단계; 상기 1차 오픈부의 측벽에 배리어막을 형성하는 단계; 및 상기 1차 오픈부 하부의 제2희생막 및 식각방지막을 식각하여 상기 기판을 노출시키는 2차 오픈부를 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 제1희생막을 형성하는 단계 전에, 기판 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하고 상기 기판에 연결된 스토리지 노드 콘택 플러그를 형성하는 단계; 상기 층간절연막을 일정 높이 리세스 시키는 단계; 상기 스토리지 노드 콘택 플러그를 포함하는 결과물 상에 식각방지막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 제1 및 제2희생막은 산화막으로 형성하되, 제1희생막은 PSG(Phosphorus Silicate Glass) 또는 BPSG(Boron Phosphorus Silicate Glass)를 포함하고, 제2희생막은 TEOS(Tetra Ethyle Ortho Silicate)를 포함하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 1차 오픈부 형성 후, 측벽에 배리어막을 형성하여 분리막의 손상을 방지하고, 충분한 과도식각을 가능하게 하여 캐패시터간 브릿지 마진 확보 및 콘택 오픈 불량 방지 효과가 있다.
또한, 층간절연막을 일부 두께 리세스하고, 그 두께만큼 식각방지막의 두께를 증가시켜 하부전극의 쓰러짐 현상 방지 및 딥아웃 시 층간절연막에 딥아웃용액이 침투하는 것을 방지하는 효과가 있다.
도 1a 내지 도 1j는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2j는 본 발명의 제2실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
((실시예 1))
도 1a 내지 도 1j는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(10) 상에 층간절연막(11)을 형성한다. 기판(10)은 디램(DRAM) 공정이 진행되는 반도체(실리콘) 기판일 수 있다. 또한, 층간절연막(11)을 형성하기 전에 기판(10) 상에 게이트, 비트라인 등의 소정 공정이 진행된다.
층간절연막(11)은 기판(10)과 상부층 간의 층간절연을 위한 것으로, 산화막으로 형성하는 것이 바람직하다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 층간절연막(11)을 관통하여 기판(10)에 연결되는 스토리지 노드 콘택 플러그(12, Strorage Node Contact Plug)를 형성한다. 스토리지 노드 콘택 플러그(12)는 층간절연막(11)을 식각하여 기판(10)을 노출시키는 콘택홀(Contact Hole)을 형성한 후, 콘택홀에 도전물질을 매립하고, 층간절연막(11)의 표면이 드러나는 타겟으로 도전물질을 연마 및 식각하여 형성한다. 이때, 도전물질은 예컨대, 전이금속막, 희토류금속막, 이들의 합금막 또는 이들의 실리사이드막으로 이루어진 그룹 중 선택된 어느 하나로 형성한다. 또한, 불순물 이온이 도핑된(doped) 다결정실리콘막으로 형성한다. 또한, 상기 도전성 물질들이 적어도 2층 이상 적층된 적층 구조로 형성할 수도 있다.
도 1b에 도시된 바와 같이, 층간절연막(11, 도 1a 참조)을 일정 두께 리세스 시킨다. 리세스 된 층간절연막(11, 도 1a 참조)을 이하 '층간절연막(11A)'라고 한다.
이에 따라, 스토리지 노드 콘택 플러그(12)가 층간절연막(11, 도 1a 참조) 상부로 일정 두께 돌출된다. 층간절연막(11A)은 건식식각 또는 습식식각을 통해 리세스 시킬 수 있으며, 이때 식각되는 층간절연막(11A)의 두께는 100Å～1500Å으로 조절할 수 있다.
층간절연막(11A)을 리세스 시키기 위한 건식식각은 불소(F)를 함유하는 가스 플라즈마(Gas Plasma)를 이용할 수 있으며, 습식식각은 HF를 0.01％～10％ 함유하고 있는 혼합 케미칼을 이용할 수 있다.
위와 같이, 층간절연막(11A)을 일정 두께 리세스 시켜 스토리지 노드 콘택 플러그(12)의 상부 뿐 아니라 측벽 또한 노출되어 후속 캐패시터의 오정렬을 방지할 뿐 아니라, 캐패시터와 접촉면적을 증가시켜 콘택 저항이 감소되는 장점이 있다.
도 1c에 도시된 바와 같이, 스토리지 노드 콘택 플러그(12)를 포함하는 결과물 상에 식각방지막(12)을 형성한다. 식각방지막(12)은 층간절연막(11A)이 리세스된 두께를 모두 채우도록 즉, 스토리지 노드 콘택 플러그(12)의 돌출부분이 노출되지 않는 두께로 형성하는 것이 바람직하다.
식각방지막(12)은 후속 오픈부 형성시 식각정지 역할을 하여 하부층의 손실을 방지하기 위한 것으로, 층간절연막(11A) 및 후속 희생층과 선택비를 갖는 물질로 형성하며, 층간절연막(11A) 및 희생층이 산화막인 경우, 식각방지막(12)은 예컨대 질화막으로 형성하는 것이 바람직하다.
또한, 층간절연막(11A)이 리세스 된 두께만큼 식각방지막의 두께가 두꺼워지므로, 후속 딥아웃(Dip out) 공정에서 하부전극의 쓰러짐(Leaning) 현상을 방지하고, 딥아웃 공정에서 층간절연막(11A)의 손상을 방지하는 장점이 있다.
도 1d에 도시된 바와 같이, 식각방지막(12) 상에 희생막(14)을 형성한다. 희생막(14)은 하부전극을 형성하기 위한 공간을 제공하는 것이다.
희생막(14)은 식각방지막(12)에 대해 식각선택비를 갖는 물질로 형성하며, 산화막으로 형성할 수 있다.
또한, 희생막(14) 상에 후속 하부전극의 쓰러짐 방지를 위해 지지막(Nitride Floating Capacitor, 도시생략)를 추가로 형성할 수 있다.
이어서, 희생막(14) 상에 마스크 패턴(15)을 형성한다. 마스크 패턴(15)은 희생막(14)을 식각하기 위한 것으로, 감광막 패턴으로 형성하고, 감광막 패턴을 형성하기 전에 식각마진 확보를 위해 비정질 카본 등의 하드마스크를 추가로 형성할 수 있다.
도 1e에 도시된 바와 같이, 마스크 패턴(15)을 식각장벽으로 희생막(14, 도 1d 참조)을 일부두께 식각하여 1차 오픈부(16)를 형성한다. 식각된 희생막(14, 도 1d 참조)의 두께는 적어도 희생막(14, 도 1d 참조)의 총 두께의 절반 이상이 되도록 조절하는 것이 바람직하다.
식각된 희생막(14, 도 1d 참조)을 이하, '희생막(14A)'이라고 한다.
1차 오픈부(16) 사이에 분리막으로 작용하는 희생막(14A)의 선폭(Critical Dimension)은 후속 하부전극 간에 브릿지(Bridge) 가능성이 없고, 후속 유전막 및 상부 전극이 증착될 수 있는 최소의 두께가 되도록 조절하는 것이 바람직하다.
이때, 분리막으로 작용하는 희생막(14A)의 선폭은 최소 10nm이상이 되도록 조절하는 것이 바람직하다.
도 1f에 도시된 바와 같이, 1차 오픈부(16)를 포함하는 결과물의 단차를 따라 배리어용 도전막(17)을 형성한다. 배리어용 도전막(17)은 후속 2차 오픈부 형성시 분리막으로 사용되는 희생막(14A)을 보호하기 위한 것으로, 희생막(14A)에 대해 식각선택비를 갖는 물질로 형성하는 것이 바람직하다.
특히, 배리어용 도전막(17)은 후속 하부전극 물질과 동일한 물질로 형성할 수 있다. 즉, 하부전극 물질을 티타늄질화막(TiN)으로 형성하는 경우, 배리어용 도전막(17) 역시 티타늄질화막으로 형성한다.
위와 같이, 배리어용 도전막(17)을 희생막(14A)에 대해 식각선택비를 갖고, 하부전극 물질과 동일한 티타늄질화막으로 형성하면, 2차 오픈부 형성시 희생막(14A)의 손상을 방지하고, 더욱이 하부전극 물질과 동일한 물질이므로 제거 공정을 생략할 수 있다.
배리어용 도전막(17)은 희생막(14A)의 손상을 방지할 수 있는 최소한의 두께로 형성하며, 수십 nm이하로 증착하는 것이 바람직하다.
도 1g에 도시된 바와 같이, 배리어용 도전막(17, 도 1f 참조)을 식각하여 1차 오픈부(16)의 측벽에만 잔류하는 배리어막(17A)을 형성한다. 따라서, 1차 오픈부(16)의 바닥부와 분리막으로 사용되는 희생막(14A) 상부의 마스크 패턴(15) 상부에 형성된 배리어용 도전막(17, 도 1f 참조) 역시 제거된다.
도 1h에 도시된 바와 같이, 1차 오픈부(16, 도 1g 참조)의 바닥부에 희생막(14A, 도 1g 참조)을 식각하고, 식각방지막(13, 도 1g 참조)을 식각하여 스토리지 노드 콘택 플러그(12)를 노출시키는 2차 오픈부(16A)를 형성한다.
2차 오픈부(16A)를 제공하는 희생막(14A, 도 1g 참조)을 이하, '희생막(14B)'이라고 한다.
2차 오픈부(16A) 형성시 1차 오픈부(16, 도 1g 참조)의 측벽에 형성된 배리어막(17A)이 보호막 역할을 하여 희생막(14B)의 손상을 방지하므로 분리막으로 사용되는 희생막(14B)의 선폭을 그대로 유지시킬 수 있다.
또한, 배리어막(17A)으로 인해 희생막(14B) 식각시 충분한 과도식각이 가능하므로 2차 오픈부(16A)의 콘택 오픈 불량을 방지할 수 있다.
과도식각은 희생막(14B)의 총 높이의 20％ 이상의 식각 타켓으로 진행하는데, 이때 배리어막(17A)으로 인해 희생막(14B)의 충분한 보호하고 있으므로 식각 특성이 우수한 조건으로 진행할 수 있다. 예컨대, 과도식각은 적어도 20mTorr 이하의 낮은 압력과, 적어도 5000Ｗ이상의 고전압을 인가하고, C4F8가스를 사용하여 적어도 10℃이상의 고온에서 진행할 수 있다.
위와 같이, 1차 오픈부(16, 도 1g 참조)의 측벽에 배리어막(17A)을 형성하여 분리막으로 사용되는 희생막(14B)을 보호하며, 따라서 충분한 과도식각이 가능하므로 2차 오픈부(16A)의 콘택 오픈 불량을 방지하는 장점이 있다.
도 1i에 도시된 바와 같이, 2차 오픈부(16A)를 포함하는 결과물의 전면에 스토리지 노드 콘택 플러그(12)에 연결되는 전극용 도전막(18)을 형성한다. 전극용 도전막(18)은 하부전극을 형성하기 위한 것으로, 배리어막(17A)과 동일한 물질로 형성할 수 있으며, 바람직하게는 티타늄질화막으로 형성한다.
도 1j에 도시된 바와 같이, 희생막(14B, 도 1i 참조) 상부의 전극용 도전막(18, 도 1i 참조)을 식각하여 배리어막(17A)을 포함하는 하부전극(SN; Storage Node)을 형성한다.
이어서, 희생막(14B, 도 1i 참조)을 제거한다. 희생막(14B, 도 1i 참조)은 딥아웃(Dip out)으로 제거한다. 특히, 식각방지막(13A)을 층간절연막(11A)이 리세스 된 두께만큼 두껍게 형성하여 하부전극(SN)의 쓰러짐(Leaning) 현상을 방지하고, 동시에 딥아웃 용액이 층간절연막(11A)에 침투하는 것을 방지하는 장점이 있다.
이어서, 희생막(14B, 도 1i 참조)의 제거로 형성된 실린더형 하부전극(SN)을 포함하는 결과물을 따라 유전막(19)을 형성하고, 유전막(19) 상에 상부전극(20)을 형성하여 실린더형 캐패시터를 형성한다.
((실시예 2))
도 2a 내지 도 2j는 본 발명의 제2실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(30) 상에 층간절연막(31)을 형성한다. 기판(30)은 디램(DRAM) 공정이 진행되는 반도체(실리콘) 기판일 수 있다. 또한, 층간절연막(31)을 형성하기 전에 기판(30) 상에 게이트, 비트라인 등의 소정 공정이 진행된다.
층간절연막(31)은 기판(30)과 상부층 간의 층간절연을 위한 것으로, 산화막으로 형성하는 것이 바람직하다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 층간절연막(31)을 관통하여 기판(30)에 연결되는 스토리지 노드 콘택 플러그(32, Strorage Node Contact Plug)를 형성한다. 스토리지 노드 콘택 플러그(32)는 층간절연막(31)을 식각하여 기판(30)을 노출시키는 콘택홀(Contact Hole)을 형성한 후, 콘택홀에 도전물질을 매립하고, 층간절연막(31)의 표면이 드러나는 타겟으로 도전물질을 연마 및 식각하여 형성한다. 이때, 도전물질은 예컨대, 전이금속막, 희토류금속막, 이들의 합금막 또는 이들의 실리사이드막으로 이루어진 그룹 중 선택된 어느 하나로 형성한다. 또한, 불순물 이온이 도핑된(doped) 다결정실리콘막으로 형성한다. 또한, 상기 도전성 물질들이 적어도 2층 이상 적층된 적층 구조로 형성할 수도 있다.
도 2b에 도시된 바와 같이, 층간절연막(31, 도 2a 참조)을 일정 두께 리세스 시킨다. 리세스 된 층간절연막(31, 도 2a 참조)을 이하 '층간절연막(31A)'라고 한다.
이에 따라, 스토리지 노드 콘택 플러그(32)가 층간절연막(31, 도 2a 참조) 상부로 일정 두께 돌출된다. 층간절연막(31A)은 건식식각 또는 습식식각을 통해 리세스 시킬 수 있으며, 이때 식각되는 층간절연막(31A)의 두께는 100Å～1500Å으로 조절할 수 있다.
층간절연막(31A)을 리세스 시키기 위한 건식식각은 불소(F)를 함유하는 가스 플라즈마(Gas Plasma)를 이용할 수 있으며, 습식식각은 HF를 0.01％～10％ 함유하고 있는 혼합 케미칼을 이용할 수 있다.
위와 같이, 층간절연막(31A)을 일정 두께 리세스 시켜 스토리지 노드 콘택 플러그(32)의 상부 뿐 아니라 측벽 또한 노출되어 후속 캐패시터의 오정렬을 방지할 뿐 아니라, 캐패시터와 접촉면적을 증가시켜 콘택 저항이 감소되는 장점이 있다.
도 2c에 도시된 바와 같이, 스토리지 노드 콘택 플러그(32)를 포함하는 결과물 상에 식각방지막(32)을 형성한다. 식각방지막(32)은 층간절연막(31A)이 리세스된 두께를 모두 채우도록 즉, 스토리지 노드 콘택 플러그(32)의 돌출부분이 노출되지 않는 두께로 형성하는 것이 바람직하다.
식각방지막(32)은 후속 오픈부 형성시 식각정지 역할을 하여 하부층의 손실을 방지하기 위한 것으로, 층간절연막(31A) 및 후속 희생층과 선택비를 갖는 물질로 형성하며, 층간절연막(31A) 및 희생층이 산화막인 경우, 식각방지막(32)은 예컨대 질화막으로 형성하는 것이 바람직하다.
또한, 층간절연막(31A)이 리세스 된 두께만큼 식각방지막의 두께가 두꺼워지므로, 후속 딥아웃(Dip out) 공정에서 하부전극의 쓰러짐(Leaning) 현상을 방지하고, 딥아웃 공정에서 층간절연막(31A)의 손상을 방지하는 장점이 있다.
도 2d에 도시된 바와 같이, 식각방지막(32) 상에 제1 및 제2희생막(34, 35)을 적층한다.
제1 및 제2희생막(34, 35)은 식각방지막(32)에 대해 식각선택비를 갖는 물질로 형성하며, 산화막으로 형성할 수 있다. 특히, 제2희생막(35)은 제1희생막(34)보다 습식식각속도가 느린 산화막으로 형성한다.
예컨대, 제1희생막(34)을 상대적으로 습식식각속도가 빠른 PSG(Phosphorus Silicate Glass) 또는 BPSG(Boron Phosphorus Silicate Glass)막으로 형성하고, 제2희생막(35)은 상대적으로 습식식각속도가 느린 TEOS(Tetra Ethyle Ortho Silicate)막으로 형성한다.
제1 및 제2희생막(34, 35)을 습식식각속도가 서로 다른 산화막으로 형성하면 후속 배리어막 형성을 위한 1차 오픈부 형성시 식각타겟을 잡기가 용이하며, 2차 오픈부 형성시 습식식각속도 차이를 이용하여 오픈부의 하부선폭을 증가시킬 수 있다.
이어서, 제2희생막(35) 상에 지지막(36)을 형성한다. 지지막(36)은 실린더형 하부전극 형성을 위한 후속 딥아웃(Dip Out) 공정에서 표면 응력에 의한 하부전극의 쓰러짐(Leaning) 현상을 방지하기 위한 것으로, 제1 및 제2희생막(34, 35)에 대해 식각선택비를 갖는 물질, 즉 제1 및 제2희생막(34, 35)보다 습식식각률이 느린 물질로 형성하는 것이 바람직하다.
지지막(36)은 질화막으로 형성하며, 딥아웃 공정에서 표면 응력에 저항할 수 있는 두께로 조절한다.
이어서, 지지막(36) 상에 보호막(37)을 형성한다. 보호막(37)은 후속 하부전극 형성을 위한 평탄화 공정에서 지지막(36)이 손상되는 것을 보호하기 위한 것으로, 지지막(36)에 대해 식각선택비를 갖는 물질로 형성하며, 예컨대 산화막으로 형성한다. 보호막(37)은 평탄화 공정시 지지막(36)이 노출되지 않는 두께로 형성하고, 예컨대 100Å～1500Å의 두께로 형성할 수 있다.
이어서, 보호막(37) 상에 마스크 패턴(38)을 형성한다. 마스크 패턴(38)은 보호막(37), 지지막(36), 제1 및 제2희생막(34, 35)을 식각하기 위한 것으로, 감광막 패턴으로 형성한다. 마스크 패턴(38)을 형성하기 전에 식각마진 확보를 위해 비정질 카본 등의 하드마스크를 추가로 형성할 수 있다.
도 2e에 도시된 바와 같이, 마스크 패턴(38)을 식각장벽으로 보호막(37, 도 2d 참조), 지지막(36, 도 2d 참조) 및 제2희생막(35, 도 2d 참조)을 식각하여 1차 오픈부(39)를 형성한다.
식각된 보호막(37, 도 2d 참조), 지지막(36, 도 2d 참조) 및 제2희생막(35, 도 2d 참조)을 이하, '보호막(37A)', '지지막(36A)' 및 '제2희생막(35A)'이라고 한다.
1차 오픈부(39) 사이에 분리막으로 작용하는 제2희생막(35A)의 선폭(Critical Dimension)은 후속 하부전극 간에 브릿지(Bridge) 가능성이 없고, 후속 유전막 및 상부 전극이 증착될 수 있는 최소의 두께가 되도록 조절하는 것이 바람직하다.
이때, 분리막으로 작용하는 제2희생막(35A)의 선폭은 최소 10nm이상이 되도록 조절하는 것이 바람직하다.
도 2f에 도시된 바와 같이, 1차 오픈부(39)를 포함하는 결과물의 단차를 따라 배리어용 도전막(40)을 형성한다. 배리어용 도전막(40)은 후속 2차 오픈부 형성시 분리막으로 사용되는 제2희생막(35A)을 보호하기 위한 것으로, 제1 및 제2희생막(34, 35A)에 대해 식각선택비를 갖는 물질로 형성하는 것이 바람직하다.
특히, 배리어용 도전막(40)은 후속 하부전극 물질과 동일한 물질로 형성할 수 있다. 즉, 하부전극 물질을 티타늄질화막(TiN)으로 형성하는 경우, 배리어용 도전막(40) 역시 티타늄질화막으로 형성한다.
위와 같이, 배리어용 도전막(40)을 제1 및 제2희생막(34, 35A)에 대해 식각선택비를 갖고, 하부전극 물질과 동일한 티타늄질화막으로 형성하면, 2차 오픈부 형성시 희생막(35A)의 손상을 방지하고, 더욱이 하부전극 물질과 동일한 물질이므로 제거 공정을 생략할 수 있다.
배리어용 도전막(40)은 제2희생막(35A)의 손상을 방지할 수 있는 최소한의 두께로 형성하며, 수십 nm이하로 증착하는 것이 바람직하다.
도 2g에 도시된 바와 같이, 배리어용 도전막(40, 도 2f 참조)을 식각하여 1차 오픈부(39)의 측벽에만 잔류하는 배리어막(40A)을 형성한다. 따라서, 1차 오픈부(39)의 바닥부와 분리막으로 사용되는 제2희생막(35A) 상부의 마스크 패턴(38) 상부에 형성된 배리어용 도전막(40, 도 2f 참조) 역시 제거된다.
도 2h에 도시된 바와 같이, 1차 오픈부(39, 도 2g 참조)의 바닥부에 제1희생막(34, 도 2g 참조)을 식각하고, 식각방지막(33, 도 2g 참조)을 식각하여 스토리지 노드 콘택 플러그(32)를 노출시키는 2차 오픈부(39A)를 형성한다.
식각된 제1희생막(34, 도 2g 참조)을 이하, '제1희생막(34A)'이라고 한다.
2차 오픈부(39A) 형성시 1차 오픈부(39, 도 1g 참조)의 측벽에 형성된 배리어막(40A)이 보호막 역할을 하여 제2희생막(35A)의 손상을 방지하므로, 분리막으로 사용되는 제2희생막(35A)의 선폭을 그대로 유지시킬 수 있다.
또한, 배리어막(40A)으로 인해 제1희생막(34A) 식각시 충분한 과도식각이 가능하므로 2차 오픈부(39A)의 콘택 오픈 불량을 방지할 수 있다.
과도식각은 제1 및 제2희생막(34A, 35A)의 총 높이의 20％ 이상의 식각 타켓으로 진행하는데, 이때 배리어막(40A)이 제2희생막(35A)을 보호하고 있으므로 식각 특성이 우수한 조건으로 진행할 수 있다. 예컨대, 과도식각은 적어도 20mTorr 이하의 낮은 압력과, 적어도 5000Ｗ이상의 고전압을 인가하고, C4F8가스를 사용하여 적어도 10℃이상의 고온에서 진행할 수 있다.
위와 같이, 1차 오픈부(39, 도 1g 참조)의 측벽에 배리어막(40A)을 형성하여 분리막으로 사용되는 제2희생막(35A)을 보호하며, 따라서 충분한 과도식각이 가능하므로 2차 오픈부(39A)의 콘택 오픈 불량을 방지하는 장점이 있다.
2차 오픈부(39A)를 형성한 후 습식세정을 진행할 수 있다. 습식세정시 제1 및 제2희생막(34A, 35A)의 습식식각속도차이로 인해 제1희생막(34A)의 측벽이 식각되면서 2차 오픈부(39A)의 하부 선폭이 증가되는 이점이 있다.
도 2i에 도시된 바와 같이, 2차 오픈부(39A)를 포함하는 결과물의 전면에 스토리지 노드 콘택 플러그(32)에 연결되는 전극용 도전막(41)을 형성한다. 전극용 도전막(41)은 하부전극을 형성하기 위한 것으로, 배리어막(40A)과 동일한 물질로 형성할 수 있으며, 바람직하게는 티타늄질화막으로 형성한다.
도 2j에 도시된 바와 같이, 보호막(37A, 도 2i 참조) 상부의 전극용 도전막(41, 도 2i 참조)을 식각하여 배리어막(40A)을 포함하는 하부전극(SN; Storage Node)을 형성한다.
이어서, 제1 및 제2희생막(34A, 35A, 도 2i 참조)과 보호막(37A, 도 2i 참조)을 제거한다. 제1 및 제2희생막(34A, 35A, 도 2i 참조)과 보호막(37A, 도 2i 참조)은 딥아웃(Dip out)으로 제거한다. 이때, 식각방지막(33A)을 층간절연막(31A)이 리세스 된 두께만큼 두껍게 형성하여 하부전극(SN)의 쓰러짐(Leaning) 현상을 방지하고, 동시에 딥아웃 용액이 층간절연막(31A)에 침투하는 것을 방지하는 장점이 있다. 또한, 딥아웃시 지지막(36A)은 그대로 잔류하여 하부전극(SN)이 쓰러짐 현상을 방지한다.
이어서, 제1 및 제2희생막(14B, 도 1i 참조)의 제거로 형성된 실린더형 하부전극(SN)을 포함하는 결과물을 따라 유전막(42)을 형성하고, 유전막(42) 상에 상부전극(43)을 형성하여 실린더형 캐패시터를 형성한다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 기판 11 : 층간절연막
12 : 스토리지 노드 콘택 13 : 식각방지막
14 : 희생막 15 : 마스크 패턴
16 : 1차 오픈부 17A : 배리어막
16A : 2차 오픈부 18 : 전극용 도전막
19 : 유전막 20 : 상부전극

Claims (15)

  1. 기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하고 상기 기판에 연결된 스토리지 노드 콘택 플러그를 형성하는 단계;
    상기 층간절연막을 일정 높이 리세스 시키는 단계;
    상기 스토리지 노드 콘택 플러그를 포함하는 결과물 상에 식각방지막을 형성하는 단계
    상기 식각 방지막 상에 희생막을 형성하는 단계;
    상기 희생막을 일정높이로 부분식각하여 1차 오픈부를 형성하는 단계;
    상기 1차 오픈부의 측벽에 배리어막을 형성하는 단계;
    상기 1차 오픈부의 하부를 식각하여 상기 스토리지 노드 콘택 플러그를 노출시키는 2차 오픈부를 형성하는 단계; 및
    상기 스토리지 노드 콘택 플러그를 노출시키는 상기 2차 오픈부와 그 상부의 상기 1차 오픈부에 상기 배리어막과 동일한 물질로 형성되는 하부전극을 포함한 실린더형 캐패시터를 형성하는 단계;
    를 포함하는 반도체 장치 제조 방법.
  2. 삭제
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 1차 오픈부의 측벽에 배리어막을 형성하는 단계는,
    상기 1차 오픈부를 포함하는 결과물의 단차를 따라 배리어용 도전막을 형성하는 단계; 및
    상기 배리어용 도전막을 에치백하여 상기 1차 오픈부의 측벽에 잔류시키는 단계
    를 포함하는 반도체 장치 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 실린더형 캐패시터를 형성하는 단계는,
    상기 1차 및 2차 오픈부를 포함하는 결과물의 단차를 따라 전극용 도전막을 형성하는 단계;
    상기 전극용 도전막을 분리하여 상기 하부전극을 형성하는 단계;
    상기 하부전극을 포함하는 결과물을 따라 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부전극을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  5. 삭제
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 배리어막은 티타늄질화막(TiN)으로 형성하는 반도체 장치 제조 방법.
  7. 기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하고 상기 기판에 연결된 스토리지 노드 콘택 플러그를 형성하는 단계;
    상기 층간절연막을 일정 높이 리세스 시키는 단계;
    상기 스토리지 노드 콘택 플러그를 포함하는 결과물 상에 식각방지막을 형성하는 단계
    상기 식각방지막 상부에 제1희생막을 형성하는 단계;
    상기 제1희생막보다 습식식각속도가 느린 제2희생막을 형성하는 단계;
    상기 제1희생막을 식각하여 1차 오픈부를 형성하는 단계;
    상기 1차 오픈부의 측벽에 배리어막을 형성하는 단계;
    상기 1차 오픈부 하부의 제2희생막 및 식각방지막을 식각하여 상기 스토리지 노드 콘택 플러그를 노출시키는 2차 오픈부를 형성하는 단계; 및
    상기 스토리지 노드 콘택 플러그를 노출시키는 상기 2차 오픈부와 그 상부의 상기 1차 오픈부에 상기 배리어막과 동일한 물질로 형성되는 하부전극을 포함한 실린더형 캐패시터를 형성하는 단계;
    를 포함하는 반도체 장치 제조 방법.
  8. 삭제
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 1차 오픈부의 측벽에 배리어막을 형성하는 단계는,
    상기 1차 오픈부를 포함하는 결과물의 단차를 따라 배리어용 도전막을 형성하는 단계; 및
    상기 배리어용 도전막을 에치백하여 상기 1차 오픈부의 측벽에 잔류시키는 단계
    를 포함하는 반도체 장치 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 실린더형 캐패시터를 형성하는 단계는,
    상기 1 및 2차 오픈부를 포함하는 결과물의 단차를 따라 전극용 도전막을 형성하는 단계;
    상기 전극용 도전막을 분리하여 상기 하부전극을 형성하는 단계;
    상기 하부전극을 포함하는 결과물을 따라 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부전극을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  11. 삭제
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 배리어막은 티타늄질화막(TiN)으로 형성하는 반도체 장치 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제1희생막 및 제2희생막은 산화막으로 형성하는 반도체 장치 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    제1희생막은 PSG(Phosphorus Silicate Glass) 또는 BPSG(Boron Phosphorus Silicate Glass)를 포함하는 반도체 장치 제조 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    제2희생막은 TEOS를 포함하는 반도체 장치 제조 방법.
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