WO2014181815A1 - 半導体装置の製造方法 - Google Patents

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WO2014181815A1
WO2014181815A1 PCT/JP2014/062317 JP2014062317W WO2014181815A1 WO 2014181815 A1 WO2014181815 A1 WO 2014181815A1 JP 2014062317 W JP2014062317 W JP 2014062317W WO 2014181815 A1 WO2014181815 A1 WO 2014181815A1
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mask
conductor
vertical
layer
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PCT/JP2014/062317
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信行 迫
蓮沼　英司
啓介 大塚
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ピーエスフォー ルクスコ エスエイアールエル
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    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which plate electrodes and plugs to be electrically separated are arranged adjacent to each other.
  • FIG. 16 of Patent Document 1 discloses a semiconductor device having a memory cell region and a peripheral circuit region defined adjacent to each other on one surface of a semiconductor substrate, and a manufacturing method thereof.
  • a plurality of capacitors are formed in the memory cell region of the semiconductor device of Patent Document 1, and the plurality of capacitors have a common upper electrode.
  • a plate electrode is formed so as to cover the upper surface and side surfaces of the upper electrode. The edge portion of the plate electrode forms a bowl-shaped portion extending toward the peripheral circuit region side.
  • an interlayer insulating film is formed so as to cover the step between the memory cell region and the peripheral circuit region so as to cover the plate electrode. In the peripheral circuit region, a plug that reaches the lower layer wiring through the interlayer insulating film is formed.
  • Patent Document 2 discloses a method for manufacturing a semiconductor device having a plurality of support films.
  • JP 2013-16632 A (particularly FIG. 16) JP 2013-30557 A
  • the plate electrode formed in the memory cell region and the plug formed in the peripheral circuit region must be electrically separated from each other.
  • the distance between the edge portion of the plate electrode (the ridge portion) and the plug in the peripheral circuit region is reduced, which may cause a short circuit.
  • miniaturization of the semiconductor device is hindered to ensure insulation between the plate electrode and the plug.
  • Patent Documents 1 and 2 The manufacturing method of the semiconductor device described in Patent Documents 1 and 2 does not disclose or suggest the existence of such problems and means for solving them.
  • a semiconductor device includes a conductor layer constituting a side surface of a memory mat formed on a semiconductor substrate, and a mask film provided on the side surface of the conductor layer.
  • the bottom surface is located farther from the semiconductor substrate than the bottom surface of the conductor layer with respect to the first direction perpendicular to the semiconductor substrate, and at least a part of the bottom surface of the mask film is in the first direction. It is characterized in that it is located farther from the memory mat than the bottom surface of the conductor layer with respect to the second direction orthogonal.
  • a method for manufacturing a semiconductor device comprising: forming a conductive layer including a protrusion having an upper surface and a side surface on a semiconductor substrate; and forming a plate electrode layer on the conductive layer.
  • a mask layer and a photoresist layer are sequentially formed in a conformal manner, and the photoresist layer is patterned to leave a portion of the photoresist layer facing the upper surface and the side surface of the protrusion, thereby partially forming the mask layer.
  • the mask layer is etched using the patterned photoresist layer as a mask, the exposed portion of the mask layer is removed, and the edge of the mask layer formed thereby is retreated, and remains after the etching.
  • the plate electrode layer is etched using the mask layer as a mask.
  • Etching to remove the exposed portion of the mask layer is performed so as to recede the edge of the mask layer formed at that time. Accordingly, it is possible to reduce the edge (the ridge portion) of the plate electrode layer remaining after etching the plate electrode layer performed using the mask layer remaining after etching as a mask.
  • FIG. 4 is a cross-sectional view taken along line Y-Y ′ of FIG. 3. It is a top view for demonstrating the process following FIG.3 and FIG.4.
  • FIG. 6 is a cross-sectional view taken along line Y-Y ′ of FIG. 5. It is a top view for demonstrating the process following FIG.5 and FIG.6.
  • FIG. 8 is a sectional view taken along line Y-Y ′ of FIG. 7.
  • FIG. 10 is a sectional view taken along line Y-Y ′ of FIG. 9. It is a top view for demonstrating the process following FIG.9 and FIG.10.
  • FIG. 12 is a sectional view taken along line Y-Y ′ of FIG. 11. It is a top view for demonstrating the process following FIG.11 and FIG.12.
  • FIG. 14 is a sectional view taken along line Y-Y ′ of FIG. 13. It is a top view for demonstrating the process following FIG.13 and FIG.14.
  • FIG. 16 is a cross-sectional view taken along line Y-Y ′ of FIG. 15. It is a top view for demonstrating the process following FIG.15 and FIG.16.
  • FIG. 12 is a sectional view taken along line Y-Y ′ of FIG. 11. It is a top view for demonstrating the process following FIG.9 and FIG.10.
  • FIG. 12 is a sectional view taken along line Y-Y ′ of FIG. 11. It is a top view for demonstrating the process following FIG
  • FIG. 18 is a cross-sectional view taken along line Y-Y ′ of FIG. 17. It is a top view for demonstrating the process following FIG.17 and FIG.18.
  • FIG. 20 is a sectional view taken along line Y-Y ′ of FIG. 19. It is an enlarged view in the dashed-dotted line frame C of FIG.
  • FIG. 22 is a cross-sectional view for explaining a process following the process in FIG. 19-21. It is an enlarged view in the dashed-dotted line frame C of FIG.
  • FIG. 24 is a cross-sectional view for illustrating a step following the step in FIG. 22 and FIG. 23. It is an enlarged view in the dashed-dotted line frame C of FIG. FIG.
  • FIG. 26 is a cross-sectional view for explaining a step following the step shown in FIGS. 24 and 25. It is an enlarged view in the dashed-dotted line frame C of FIG.
  • FIG. 28 is a cross-sectional view for illustrating a step following the step of FIG. 26 and FIG. 27.
  • FIG. 29 is an enlarged view within a one-dot chain line frame C in FIG. 28.
  • FIG. 30 is a plan view for explaining a process following the process of FIGS. 28 and 29.
  • FIG. 31 is a cross-sectional view taken along line Y-Y ′ of FIG. 30.
  • FIG. 32 is an enlarged view in a dashed-dotted line frame C in FIG. 31.
  • FIG. 32 is a diagram showing a modification of the semiconductor device according to the first embodiment, and is an enlarged view of a portion corresponding to the one-dot chain line frame C in FIG. 31.
  • FIG. 10 is a cross-sectional view for explaining another example of the amount of receding of the W film and the B—SiGe film.
  • FIG. 35 is an enlarged view within a one-dot chain line frame C in FIG. 34.
  • FIG. 1 is a view showing a state in which a step of forming a capacitor in the memory cell region 10 is finished by a related semiconductor device manufacturing method.
  • FIG. 2 is an enlarged view of the inside of the one-dot chain line frame C shown in FIG.
  • FIG. 1 the right side represents the memory cell region 10 and the left side represents the peripheral circuit region 20.
  • the memory cell region 10 a plurality of memory cell mats are arranged at a predetermined interval, and FIG. 1 shows one part of them.
  • a plurality of crown-shaped lower electrodes 139 are arranged in the memory cell region 10 (in each memory cell mat).
  • a capacitive insulating film 155 is formed so as to cover the surfaces of the plurality of lower electrodes 139, and a TiN film 157 is formed thereon (not shown in FIG. 1).
  • a B-SiGe film 159 is formed so as to cover the surface of the TiN film 157 and fill the periphery of the lower electrode 139, and a W film 161 is formed so as to cover the upper surface and side surfaces thereof.
  • the capacitor insulating film 155, the TiN film 157, the B—SiGe film 159 and the W film 161 are formed on the entire exposed surface of the structure on the semiconductor substrate 101. That is, these films are also formed in regions that are not necessary. Therefore, a mask oxide film 163 is formed on the W film 161 in order to remove these films from unnecessary regions (to electrically isolate a plurality of memory mats).
  • the “memory mat” mainly refers to a structure including a plurality of lower electrodes 139 formed in a predetermined region of the semiconductor substrate 101 and upper electrodes (155, 157) common to them.
  • the plate electrode 169 formed so as to cover the upper electrode may be referred to as a memory mat.
  • the formation of the mask oxide film 163 is also performed on the entire surface of the W film 161.
  • the patterning of the mask oxide film 163 must be performed so that the mask oxide film 163 formed at the corner portion 167 of the memory mat is not removed as much as possible. This is for avoiding that the W film 161 and the like are etched in the corner portion 167 during the subsequent dry etching process, thereby impairing the function of the capacitor.
  • the photoresist used for patterning the mask oxide film 163 is formed so that the photoresist has a predetermined thickness at the corner portion 167. As a result, the photoresist is also formed thick on the mask oxide film 163 on the side wall of the memory mat.
  • the edge of the mask oxide film 163 protrudes greatly toward the peripheral circuit region 20 as shown in FIG. become. Along with this, the edge of the plate electrode 169 and the like formed by etching the W film 161 also protrudes greatly toward the peripheral circuit region 20 side.
  • the edge of the plate electrode 169 is drawn so as to overlap the peripheral wiring layer 113 in the vertical direction.
  • the peripheral wiring layer does not cause such an overlap.
  • 113 must be arranged away from the memory cell region 10. For this reason, miniaturization of the semiconductor device is hindered.
  • FIG. 3 is a plan view showing a state in which a cylinder hole pattern is formed in a resist for forming a cylinder hole used for the lower electrode of the capacitor.
  • 4 is a cross-sectional view taken along line Y-Y ′ of FIG. Note that the right side of FIG. 4 corresponds to a part of the memory cell region, and the left side corresponds to a part of the peripheral circuit region.
  • an element isolation region 103, a buried gate line 105, a cap insulating film 107, and the like are formed on one surface side of a semiconductor substrate 101 using a known method. Further, an impurity diffusion layer (not shown) and a lower wiring layer connected thereto are formed on one surface side of the semiconductor substrate 101, and a first interlayer insulating film 109 is formed to cover them. Further, a capacitor contact plug 111 penetrating the first interlayer insulating film 109 and other contact plugs (not shown) are formed. In addition, a peripheral wiring layer 113 is formed on the first interlayer insulating film 109, and a silicon nitride film 115 serving as an etching stopper for dry etching when forming the cylinder hole is formed on the entire surface.
  • a first cylinder interlayer film 117, a first beam nitride film 119, a second cylinder interlayer film 121, and a second beam nitride film 123 are sequentially formed.
  • a hole pattern in which a plurality of openings 133 are arranged and formed at a predetermined interval is formed in the photoresist 131.
  • the semiconductor substrate 101 for example, a p-type single crystal silicon substrate can be used.
  • a part of the buried gate line 105 formed in the memory cell region 10 and a diffusion layer (not shown) constitute a transistor.
  • the embedded gate line 105 also functions as a word.
  • the capacitor contact plug 111 is connected to a diffusion layer (not shown) and to a bit line (not shown).
  • the silicon nitride film 115 is formed to a thickness of 50 nm on the entire surface of the semiconductor substrate 101 by using, for example, a CVD (Chemical Vapor Deposition) method.
  • CVD Chemical Vapor Deposition
  • the first cylinder interlayer film 117 is, for example, an impurity-containing silicon oxide film, and is formed to a thickness of 450 nm using a CVD method.
  • the impurity-containing silicon oxide film BPSG (Boro-Phospho Silicate Glass) containing boron (B) or phosphorus (P) can be used. Since the impurity-containing silicon oxide film has a high etching rate with the etching solution, it can be easily removed in a later step.
  • the first beam nitride film 119 is formed to a thickness of 50 nm using, for example, a CVD method.
  • the first beam nitride film 119 may be formed by sputtering or HDP (High Density Plasma).
  • a film formed by a sputtering method or an HDP method has high density, and the etching rate with a solution can be made lower than that of a film formed by a CVD method.
  • the second cylinder interlayer film 121 and the second beam nitride film 123 are formed, for example, to a thickness of 450 nm and 50 nm, respectively, in the same manner as the first cylinder interlayer film 117 and the first beam nitride film 119.
  • the ⁇ -Si layer 125 is formed by, for example, a CVD method.
  • the plasma oxide film 127 is formed by a plasma CVD method.
  • the ⁇ -C layer 129 is formed by, for example, a CVD method.
  • the formation positions of the plurality of openings 133 formed in the photoresist 131 correspond to the capacitor formation positions and are formed in the memory cell region 10.
  • the arrangement of the openings is not limited to the example of FIG. 3 and may be arranged in a close-packed manner. In that case, the diameter of the opening may be 50 to 150 nm, and the closest distance between adjacent openings may be 30 to 50 nm.
  • the pattern formed on the photoresist 131 is transferred to the ⁇ -C layer 129, the plasma oxide film 127, and the ⁇ -Si layer 125 by dry etching. Then, by dry etching using the ⁇ -C layer 129, the plasma oxide film 127, and the ⁇ -Si layer 125 as a mask, as shown in FIGS. 5 and 6, the second beam nitride film 123, the second cylinder interlayer film are formed. 121, a cylinder hole 135 penetrating the first beam nitride film 119, the first cylinder interlayer film 117, and the silicon nitride film 115 and reaching the capacitor contact plug 111 is formed.
  • a metal film (titanium nitride (TiN) film) 137 to be a lower electrode is formed on the entire exposed surface including the inner surface of the cylinder hole 135.
  • a CVD method or an ALD (Atomic Layer Deposition) method can be used for the formation of the metal film 137.
  • the film thickness of the metal film 137 is selected so that the sum of the film thickness of the capacitor insulating film (155) to be formed later becomes smaller than 1 ⁇ 2 of the diameter of the cylinder hole 135.
  • the film thickness of the metal film 137 is, for example, 10 nm.
  • the entire metal film 137 is etched back, leaving the metal film 137 in the cylinder hole 135 and removing the metal film 137 on the second beam nitride film 123.
  • a dry etching method using chlorine-containing plasma can be used.
  • a lower electrode (139) made of the metal film 137 is formed which covers the inner surface of the cylinder hole 135 and is connected to the upper surface of the capacitor contact plug 111.
  • a first beam nitride film 119 and a second beam nitride film 123 are connected to the outer peripheral surface of the lower electrode (139).
  • a plasma oxide film 141 is formed on the entire upper surface of the second beam nitride film 123.
  • the plasma oxide film 141 is formed to a thickness of, for example, 150 nm by a plasma CVD method. Since this method has poor step coverage, the plasma oxide film 141 is not formed inside the lower electrode 139 but is formed so as to close the opening of the lower electrode 139.
  • a photoresist 143 is formed on the plasma oxide film 141.
  • An antireflection film may be interposed between them.
  • the photoresist 143 is formed by, for example, a spin coating method.
  • an opening 145 having a predetermined pattern is formed in the photoresist 143.
  • the photoresist 143 located in the peripheral circuit region 20 is also removed.
  • the pattern of the photoresist 143 is transferred to the plasma oxide film 141 by dry etching. Then, by dry etching using the plasma oxide film 141 as a mask, an opening 147 is formed in the second beam nitride film 123 as shown in FIGS. Further, all of the second beam nitride film 123 located in the peripheral circuit region 20 is removed. Thus, the second beam nitride film 123 forms a second beam 149 that supports the lower electrode 139 with each other.
  • first beam nitride film 119 is dry-etched by self-alignment using the pattern of the second beam, and an opening 151 is formed in the first beam nitride film 119 as shown in FIGS. Form. Further, all of the first beam nitride film 119 located in the peripheral circuit region 20 is removed. Thus, the first beam nitride film 119 forms a first beam 153 that supports the lower electrode 139 mutually.
  • the plurality of lower electrodes 139 formed in the memory cell region 10 are connected to the first beam 153 and the second beam 149 and are connected to each other via these beams.
  • the outer wall surface of the lower electrode 139 is exposed except for the portion connected to the first beam 153 and the second beam 149. Further, the entire upper surface of the silicon nitride film 115 is exposed except for the portion where the lower electrode 139 is formed.
  • a capacitor insulating film 155 is formed on the entire exposed surface including the inner surface and outer wall surface of the lower electrode 139.
  • the capacitor insulating film 155 is also formed on the surfaces of the first beam 153 and the second beam 149 and the upper surface of the silicon nitride film 115.
  • the capacitor insulating film 155 can be formed of a single layer film selected from a zirconium oxide film, an aluminum oxide film, a titanium oxide film, a tantalum oxide film, and a hafnium oxide film, or a stacked film including a plurality of films. Any film can be formed using the ALD method.
  • the film thickness of the capacitive insulating film 155 can be 6 nm, for example.
  • a TiN film 157 to be a part of the upper electrode is formed on the capacitor insulating film 155.
  • a B—SiGe film 159 that is a part of the upper electrode is formed so as to cover the TiN film 157 and fill the space between the lower electrodes 139.
  • the B—SiGe film 159 forms a conductive layer including a protrusion having an upper surface and side surfaces. Both the TiN film 157 and the B—SiGe film 159 can be formed using a CVD method.
  • FIG. 21 is an enlarged view within a dashed line C in FIG. As shown in FIG. 21, on the surface of the lower electrode 139, a capacitive insulating film 155, a TiN film 157, and a B—SiGe film 159 are sequentially stacked.
  • a W (tungsten) film 161 serving as a plate electrode is formed so as to cover the entire surface of the B-SiGe film 159, and a mask oxide film 163 is further formed thereon.
  • the W film 161 is formed to have a thickness of, for example, 100 nm using a CVD method or a sputtering method.
  • the W film 161 covers the upper surface and side surfaces (both surfaces of the B-SiGe film 159) of the memory mat protruding upward in the memory cell region 10 and the upper surface of the peripheral circuit region 20.
  • a B-Si film having a thickness of about 5 nm may be interposed as an adhesive layer between the W film 161 and the B-SiGe film 159.
  • a photoresist mask 165 is formed on the mask oxide film 163.
  • the photoresist mask 165 is formed by forming a photoresist film on the entire surface by a spin coating method, and then patterning it into a predetermined pattern by lithography.
  • the pattern of the photoresist mask 165 is determined so as to divide the W film 161 and the like into memory mat units.
  • the photoresist mask 165 is formed on the upper surface of the memory mat, but is also formed on the side surface of the memory mat in order to avoid etching of the corner portion 167. Therefore, the edge of the photoresist mask 165 inevitably protrudes into the peripheral circuit region 20 as shown in the one-dot broken line C in FIG. 24 and in FIG.
  • the mask oxide film 163 is dry-etched. At this time, dry etching is performed so that not only the exposed mask oxide film 163 but also the photoresist mask 165 is etched.
  • the edge portion of the photoresist mask 165 is thinner than the portion formed on the protruding portion by the previous lithography. Therefore, the edge portion of the photoresist mask 165 gradually recedes by this dry etching.
  • a part of the mask oxide film 163 covered with the photoresist mask 165 is newly exposed, and the newly exposed part of the mask oxide film 163 is also etched.
  • the tip position of the edge portion of the mask oxide film 163 recedes toward the memory cell region 10 as shown by the arrow D from the tip position of the edge portion when the photoresist mask 165 is formed.
  • a mixed gas of CF 4 and O 2 can be used as an etching gas.
  • the flow ratio of these gases is adjusted so that not only the mask oxide film 163 but also the photoresist mask 165 is etched.
  • EPD End Point Detection
  • etching is continued even after the time point when it is determined that the etching of the mask oxide film 163 is completed, and it is determined that the etching of the mask oxide film 163 is started again. Etch to the point. That is, when it is determined that the exposed portion of the mask oxide film 163 has been removed, the etching is not finished and the etching is continued as it is.
  • the W film 161, the B-SiGe film 159 and the TiN film 157 are dry-etched using chlorine-containing gas plasma having high selectivity with respect to the mask oxide film 163.
  • the bias voltage is made as low as possible so that the etching proceeds isotropically.
  • the edges of the W film 161, the B-SiGe film 159, and the TiN film 157 are moved to the memory cell region 10 side rather than the edge of the mask oxide film 163. Can be retreated.
  • the capacitor insulating film 155 made of a metal oxide film is also etched at the same time. However, since the capacitor insulating film 155 is an insulating film, it may remain. By this etching, the W film 161 becomes the plate electrode 169 separated in memory mat units.
  • a stack of a TiN film 157, a B-SiGe film 159, and a W film 161 is formed on the outer side of the outermost lower electrode of the plurality of lower electrodes included in each memory mat so as to constitute the side surface of the memory mat.
  • a conductor layer made of a film is provided.
  • the bottom surface of the mask oxide film 163 is the bottom surface of a conductor layer composed of a laminated film of a W film (first conductive film) 161, a B-SiGe film (second conductive film) 159, and a TiN film (third conductive film) 157. Rather than the semiconductor substrate 101 in the Z direction (vertical direction in the figure).
  • the bottom surface of the mask oxide film 163 has a memory mat (W film 161) with respect to the Y direction rather than the bottom surface of the conductor layer formed of the laminated film of the W film 161, the B-SiGe film 159, and the TiN film 157. Is located at a position (left side in the figure) away from the side surface 161d).
  • the mask oxide film 163, the W film 161, the B-SiGe film 159, and the TiN film 157 each have a collar portion (a portion surrounded by the broken line F in FIG. 9).
  • the tip of the ridge portion of the mask oxide film 163 is farther from the memory mat (the side surface 161d of the W film 161) than the tips of the ridge portions of the W film 161, the B-SiGe film 159, and the TiN film 157 (in the drawing). On the left).
  • the mask oxide film 163 does not necessarily have a collar portion, and its side surface may be substantially flat.
  • the conductor layer is etched so that the side surface of the mask oxide film 163 is located farther from the memory mat (side surface 161d of the W film 161) than the tip of the collar portion of the TiN film 157.
  • the W film 161 and the B—SiGe film 159 may or may not have a collar portion.
  • the tips thereof substantially coincide with the tips of the ridges of the TiN film 157 in the Y direction.
  • the tips of the flange portions of the W film 161, the B—SiGe film 159, and the TiN film 157 form a substantially flush side surface between the mask oxide film 163 and the semiconductor substrate 101.
  • the W film 161 does not have a ridge, that is, when the W film 161 has a flat side surface, the tips of the ridges of the B-SiGe film 159 and the TiN film 157 coincide with the side surface of the W film 161.
  • the B-SiGe film 159 may have a substantially flat side surface. In that case, the bottom surface of the W film 161 may coincide with the bottom surface of the mask oxide film 163 in the Z direction.
  • a second interlayer insulating film 171 is formed on the entire surface so as to eliminate the step formed between the peripheral circuit region 20 and the memory cell region 10, Flatten the top surface.
  • a silicon oxide film formed by a CVD method can be used as the second interlayer insulating film 171.
  • the film thickness of the second interlayer insulating film 171 is, for example, 1500 nm so that the lowest surface position at the time of formation is higher than the upper surface of the plate electrode 169.
  • a first plug 173 that reaches the plate electrode 169 and a second plug 175 that reaches the peripheral wiring layer 113 are formed through the second interlayer insulating film 171.
  • an upper wiring 177 connected to the first plug 173 and the second plug 175 is formed on the second interlayer insulating film 171, and a protective layer 179 that fills the periphery of the upper wiring 177 is formed.
  • the semiconductor device of this embodiment includes a vertical mask insulating film portion 163A and a vertical mask that extend in the first direction (Z direction) perpendicular to the semiconductor substrate surface at the lower end of the peripheral side surface of the memory mat.
  • a mask oxide film 163 is provided as a mask insulating film composed of a horizontal mask insulating film portion 163B that is in contact with the bottom side surface of the insulating film portion 163A and protrudes in the second direction (Y direction) horizontal to the surface of the semiconductor substrate.
  • the semiconductor device is in contact with one side surface 163c of the vertical mask insulating film portion 163A and is in contact with the vertical first conductor portion 161A extending in the first direction and the bottom side surface of the vertical first conductor portion 161A and the mask insulating film (mask oxidation film).
  • the film 163) has a W film 161 as a first conductor film composed of a horizontal first conductor portion 161B that is in contact with the bottom surface 163b of the film 163 and protrudes in the second direction.
  • the semiconductor device is in contact with one side surface 161c of the vertical first conductor portion 161A and in contact with the bottom side surface of the vertical second conductor portion 159A and the vertical second conductor portion 159A extending in the first direction and the horizontal first conductor portion 161B.
  • a B-SiGe film 159 is provided as a second conductor film composed of a horizontal second conductor portion 159B that is in contact with the bottom surface 161b of the first electrode and protrudes in the second direction.
  • the semiconductor device is in contact with one side surface 159c of the vertical second conductor portion 159A and in contact with the vertical third conductor portion 157A extending in the first direction and the bottom side surface of the vertical third conductor portion 157A and the second conductor film
  • a TiN film 157 is provided as a third conductor film composed of a horizontal third conductor portion 157B that is in contact with the bottom surface 159b of the B-SiGe film 159) and protrudes in the second direction.
  • the edge side surface 161a of the horizontal first conductor portion 161B, the edge side surface 159a of the horizontal second conductor portion 159B, and the edge side surface 157a of the horizontal third conductor portion 157B are mask insulating films (mask oxide films 163).
  • a side surface 200 that is flush with the first direction is formed in the space below the bottom surface 163b.
  • the side surface 200 is recessed on the memory cell region side with respect to the side surface 163a of the mask insulating film (mask oxide
  • the mask oxidation at the mat edge is performed.
  • the recess of the conductor film can be further expanded while preventing the shoulder tear of the film. Thereby, the configuration shown in FIG. 33 is obtained.
  • the semiconductor device shown in FIG. 33 has a mask insulating film (mask) formed of a vertical mask insulating film portion 163A extending in the first direction (Z direction) perpendicular to the surface of the semiconductor substrate at the lower end of the peripheral side surface of the memory mat. It has an oxide film 163).
  • the semiconductor device has a W film 161 as a first conductor film composed of a vertical first conductor portion 161A that is in contact with one side surface 163c of the vertical mask insulating film portion 163A and extends in the first direction.
  • a B-SiGe film 159 is provided as a second conductor film composed of a horizontal second conductor portion 159B that is in contact with the bottom surface 161b of the first electrode and protrudes in the second direction.
  • the semiconductor device is in contact with one side surface 159c of the vertical second conductor portion 159A and in contact with the vertical third conductor portion 157A extending in the first direction and the bottom side surface of the vertical third conductor portion 157A and the second conductor film
  • a TiN film 157 is provided as a third conductor film composed of a horizontal third conductor portion 157B that is in contact with the bottom surface 159b of the B-SiGe film 159) and protrudes in the second direction.
  • the side surface 161d of the vertical first conductor portion 161A, the edge side surface 159a of the horizontal second conductor portion 159B, and the edge side surface 157a of the horizontal third conductor portion 157B are mask insulating films (mask oxide films 163).
  • a side surface 200 that is flush with the first direction is formed in a space below the bottom surface 163b.
  • the side surface 200 is recessed on the memory cell region side with respect to the side surface 163d of the mask insulating film (mask oxide
  • the isotropic etching of the W film 161, the B-SiGe film 159 and the TiN film 157 is continued from the stage of FIG. 33, and as shown in FIGS. 34 and 35, the state shown in FIGS.
  • the W film 161, the B—SiGe film 159, and the TiN film 157 may be further retreated to the memory cell region 10 side.
  • the semiconductor device shown in FIG. 35 has a mask insulating film (mask) composed of a vertical mask insulating film portion 163A extending in the first direction (Z direction) perpendicular to the surface of the semiconductor substrate at the lower end of the peripheral side surface of the memory mat. It has an oxide film 163). Further, the semiconductor device is in contact with one side surface 163c of the vertical mask insulating film portion 163A, and has a vertical first conductor portion 161A extending in the first direction having the bottom surface 163b and the same bottom surface 161b of the vertical mask insulating film 163A. A W film 161 as a first conductor film is formed.
  • a mask insulating film composed of a vertical mask insulating film portion 163A extending in the first direction (Z direction) perpendicular to the surface of the semiconductor substrate at the lower end of the peripheral side surface of the memory mat. It has an oxide film 163). Further, the semiconductor device is in contact with one side surface 163c of the vertical mask insulating film
  • the semiconductor device has a B-SiGe film 159 as a second conductor film composed of a vertical second conductor portion 159A that is in contact with one side surface 161c of the vertical first conductor portion 161A and extends in the first direction. Furthermore, the semiconductor device is in contact with one side surface 159c of the vertical second conductor portion 159A and in contact with the vertical third conductor portion 157A extending in the first direction and the bottom side surface of the vertical third conductor portion 157A and the second conductor film ( A TiN film 157 is provided as a third conductor film composed of a horizontal third conductor portion 157B that is in contact with the bottom surface 159b of the B-SiGe film 159) and protrudes in the second direction.
  • the side surface 159d of the vertical second conductor portion 159A and the edge side surface 157a of the horizontal third conductor portion 157B are flush with each other in the first direction in the space below the bottom surface 163b of the mask insulating film (mask oxide film 163).
  • the side surface 201 is configured.
  • the side surface 201 is recessed on the memory cell region side with respect to the side surface 163d of the mask insulating film (mask oxide film 163).
  • the second conductor film that is, the side surface 159d of the B-SiGe film 159 is exposed (until it coincides with the one side surface 161c of the vertical mask insulating film portion 163A), and is recessed in the second direction.

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Abstract

　半導体装置の製造方法は、半導体基板の上に、上面及び側面を有する突出部を含む導電層を形成し、導電層の上に、プレート電極層、マスク層及びホトレジスト層をコンフォーマルに順次形成し、ホトレジスト層の突出部の上面及び側面に対向する部分を残留させるように、ホトレジスト層をパターニングしてマスク層の一部を露出させ、パターニングされたホトレジスト層をマスクとしてマスク層をエッチングし、マスク層の露出部分を除去するととともに、それによって形成されるマスク層の縁部を後退させ、エッチング後に残るマスク層をマスクとしてプレート電極層をエッチングする。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に関し、特に、電気的に分離されるべきプレート電極とプラグとが互いに隣接して配置される半導体装置の製造方法に関する。
　特許文献１の図１６には、半導体基板の一面上に互いに隣接して規定されたメモリセル領域と周辺回路領域とを有する半導体装置とその製造方法が開示されている。
　特許文献１の半導体装置のメモリセル領域には、複数のキャパシタが形成されており、それら複数のキャパシタは、共通の上部電極を有している。また、その上部電極の上面及び側面を覆うように、プレート電極が形成されている。プレート電極の縁部は、周辺回路領域側へ向かって延びる鍔状部を形成している。また、プレート電極を覆うように、メモリセル領域と周辺回路領域との間の段差を埋める層間絶縁膜が形成されている。周辺回路領域には、層間絶縁膜を貫いて下層配線に達するプラグが形成されている。
　また、特許文献２には、複数のサポート膜を有する半導体装置の製造方法が開示されている。
特開２０１３－１６６３２号公報（特に図１６） 特開２０１３－３０５５７号公報
　メモリセル領域に形成されるプレート電極と周辺回路領域に形成されるプラグとは、互いに電気的に分離されている必要がある。しかしながら、半導体装置の微細化に伴い、プレート電極の縁部（鍔状部）と周辺回路領域のプラグとの間の距離は減少し、短絡の恐れが生じている。換言すると、プレート電極とプラグとの絶縁を確保するため、半導体装置の微細化が妨げられている。
　特許文献１及び２に記載された半導体装置の製造方法は、このような問題点の存在及びそれを解決しようとする手段について、全く開示も示唆もしていない。
　本発明の一実施形態に係る半導体装置は、半導体基板上に形成されたメモリマットの側面を構成する導体層と、前記導体層の側面に設けられたマスク膜とを有し、前記マスク膜の底面は、前記半導体基板に垂直な第１の方向に関して前記導体層の底面よりも前記半導体基板から離れた位置にあり、かつ、前記マスク膜の底面の少なくとも一部は、前記第１の方向に直交する第２の方向に関して前記導体層の底面よりも前記メモリマットから離れた位置にある、ことを特徴とする。
　また、本発明の他の一実施形態に係る半導体装置の製造方法は、半導体基板の上に、上面及び側面を有する突出部を含む導電層を形成し、前記導電層の上に、プレート電極層、マスク層及びホトレジスト層をコンフォーマルに順次形成し、前記ホトレジスト層の前記突出部の前記上面及び前記側面に対向する部分を残留させるように、前記ホトレジスト層をパターニングして前記マスク層の一部を露出させ、パターニングされた前記ホトレジスト層をマスクとして前記マスク層をエッチングし、前記マスク層の露出部分を除去するととともに、それによって形成される前記マスク層の縁部を後退させ、エッチング後に残る前記マスク層をマスクとして前記プレート電極層をエッチングする、ことを特徴とする。
　マスク層の露出部分を除去するエッチングを、その際に形成されるマスク層の縁部を後退させるように行う。これにより、エッチング後に残るマスク層をマスクとして行うプレート電極層のエッチング後に残るプレート電極層の縁部（鍔状部）を縮小することができる。
発明者が検討した関連技術における問題点を説明するための図である。 図１の一点鎖線枠Ｃ内の拡大図である。 本発明の第１の実施の形態に係る半導体装置の製造方法における一工程を説明するための平面図である。 図３のＹ－Ｙ’線断面図である。 図３及び図４に続く工程を説明するための平面図である。 図５のＹ－Ｙ’線断面図である。 図５及び図６に続く工程を説明するための平面図である。 図７のＹ－Ｙ’線断面図である。 図７及ぶ図８に続く工程を説明するための平面図である。 図９のＹ－Ｙ’線断面図である。 図９及び図１０に続く工程を説明するための平面図である。 図１１のＹ－Ｙ’線断面図である。 図１１及び図１２に続く工程を説明するための平面図である。 図１３のＹ－Ｙ’線断面図である。 図１３及び図１４に続く工程を説明するための平面図である。 図１５のＹ－Ｙ’線断面図である。 図１５及び図１６に続く工程を説明するための平面図である。 図１７のＹ－Ｙ’線断面図である。 図１７及び図１８に続く工程を説明するための平面図である。 図１９のＹ－Ｙ’線断面図である。 図２０の一点鎖線枠Ｃ内の拡大図である。 図１９－２１に続く工程を説明するための断面図である。 図２２の一点鎖線枠Ｃ内の拡大図である。 図２２及び図２３に続く工程を説明するための断面図である。 図２４の一点鎖線枠Ｃ内の拡大図である。 図２４及び図２５に続く工程を説明するための断面図である。 図２６の一点鎖線枠Ｃ内の拡大図である。 図２６及び図２７に続く工程を説明するための断面図である。 図２８の一点鎖線枠Ｃ内の拡大図である。 図２８及び図２９に続く工程を説明するための平面図である。 図３０のＹ－Ｙ’線断面図である。 図３１の一点鎖線枠Ｃ内の拡大図である。 第１の実施の形態に係る半導体装置の変形例を示す図であって、図３１の一点鎖線枠Ｃ内に対応する部分の拡大図である。 Ｗ膜及びＢ－ＳｉＧｅ膜の後退量の他の例を説明するための断面図である。 図３４の一点鎖線枠Ｃ内の拡大図である。
　以下、図面を参照して、本発明の実施の形態について詳細に説明する。
　まず、本発明の理解を容易にするため、本発明者が検討した関連技術について説明する。
　図１は、関連する半導体装置の製造方法によりメモリセル領域１０にキャパシタを形成する工程を終えた状態を示す図である。また、図２は、図１に示す一点鎖線枠Ｃ内の拡大図である。
　図１において、右側はメモリセル領域１０を、左側は周辺回路領域２０を表している。なお、メモリセル領域１０には、複数のメモリセルマットが所定の間隔を置いて配列形成されており、図１は、そのうちの一つの一部分を表している。
　図１及び図２に示すように、メモリセル領域１０（各メモリセルマット内）には、クラウン型の下部電極１３９が複数配列形成されている。また、複数の下部電極１３９の表面を覆うように、容量絶縁膜１５５が形成され、その上にＴｉＮ膜１５７が形成されている（図１では図示省略）。さらに、ＴｉＮ膜１５７の表面を覆うとともに、下部電極１３９の周囲を埋め込むようにＢ－ＳｉＧｅ膜１５９が形成され、その上面及び側面を覆うようにＷ膜１６１が形成されている。
　ここで、容量絶縁膜１５５、ＴｉＮ膜１５７、Ｂ－ＳｉＧｅ膜１５９及びＷ膜１６１の形成は、半導体基板１０１上の構造物の露出面全面に対して行われる。つまり、これらの膜は必要のない領域にも形成される。そこで、必要のない領域からこれらの膜を除去するため（複数のメモリマット間を電気的に分離するため）、Ｗ膜１６１上には、マスク酸化膜１６３が形成されている。
　なお、本実施の形態では、「メモリマット」は、主として、半導体基板１０１の所定領域に形成された複数の下部電極１３９とそれらに共通の上部電極（１５５，１５７）を含む構造体を指すが、上部電極を覆うように形成されたプレート電極１６９を含めてメモリマットと称することもある。
　マスク酸化膜１６３の形成もまた、Ｗ膜１６１の全面に対して行われる。マスク酸化膜１６３のパターニングは、メモリマットの角部１６７に形成されたマスク酸化膜１６３ができるだけ除去されないように行わなければならない。これは、後のドライエッチング工程の際、角部１６７においてＷ膜１６１等がエッチングされ、キャパシタの機能が損なわれるのを回避するためである。関連する技術では、マスク酸化膜１６３のパターニングに使用されるホトレジストの形成を、角部１６７においてホトレジストが所定の厚みを持つように行う。その結果、ホトレジストは、メモリマットの側壁上のマスク酸化膜１６３上にも厚く形成される。このような厚みのあるホトレジストを利用してマスク酸化膜１６３のエッチングが行われるため、マスク酸化膜１６３の縁部は、図２に示されるように、周辺回路領域２０側へ向かって大きく突き出すことになる。これに伴い、Ｗ膜１６１をエッチングして形成されるプレート電極１６９等の縁部も、周辺回路領域２０側へ向かって大きく突き出す。
　なお、図１及び図２では、プレート電極１６９の縁部が、周辺配線層１１３と上下方向に重なるように描かれているが、実際には、このような重なりが生じないように周辺配線層１１３をメモリセル領域１０から遠ざけて配置しなければならない。このため、半導体装置の微細化が妨げられる。
　次に、図３乃至図３２を参照して、本発明の第１の実施の形態に係る半導体装置の製造方法について説明する。
　図３は、キャパシタの下部電極に用いられるシリンダーホールを形成するためのレジストにシリンダーホールパターンを形成した状態を示す平面図である。また、図４は、図３のＹ－Ｙ’線断面図である。なお、図４の右側がメモリセル領域の一部に相当し、左側が周辺回路領域の一部に相当する。
　まず、図４に示すように、半導体基板１０１の一面側に公知の方法を用いて、素子分離領域１０３、埋め込みゲート線１０５、キャップ絶縁膜１０７等を形成する。また、半導体基板１０１の一面側に、図示しない不純物拡散層やそれに接続される下層配線層を形成し、それらを覆う第１層間絶縁膜１０９を形成する。さらに、第１層間絶縁膜１０９を貫抜く容量コンタクトプラグ１１１及びその他のコンタクトプラグ（図示せず）等を形成する。加えて、第１層間絶縁膜１０９の上に周辺配線層１１３を形成し、シリンダーホール形成時のドライエッチングに対するエッチングストッパとなる窒化シリコン膜１１５を全面に形成する。
　次に、窒化シリコン膜１１５の上に、第１シリンダー層間膜１１７、第１梁用窒化膜１１９、第２シリンダー層間膜１２１、第２梁用窒化膜１２３を順次成膜する。
　また、第２梁用窒化膜１２３の上に、シリンダーホール形成の際のマスクとなる非晶質シリコン（α‐Ｓｉ）層１２５、プラズマ酸化膜１２７、非晶質カーボン（α‐Ｃ）層１２９及びホトレジスト１３１を順次形成する。
　次に、ホトリソグラフィー技術を用いて、ホトレジスト１３１に、複数の開口部１３３が所定の間隔で配列形成されたホールパターンを形成する。
　なお、半導体基板１０１としては、例えばｐ型の単結晶シリコン基板を用いることができる。
　メモリセル領域１０に形成された埋め込みゲート線１０５の一部及び図示しない拡散層は、トランジスタを構成する。また、埋め込みゲート線１０５は、ワードとしても機能する。容量コンタクトプラグ１１１は、図示しない拡散層に接続されるとともに、図示しないビット線に接続される。
　窒化シリコン膜１１５は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて半導体基板１０１の全面に厚さ５０ｎｍに形成される。
　第１シリンダー層間膜１１７は、例えば、不純物含有酸化シリコン膜であって、ＣＶＤ法を用いて厚さ４５０ｎｍに形成される。不純物含有酸化シリコン膜として、ボロン（Ｂ）やリン（Ｐ）を含有するＢＰＳＧ（Boro-Phospho Silicate Glass）などを用いることができる。不純物含有酸化シリコン膜はエッチング溶液によるエッチング速度が速いので、後の工程における除去が容易となる。
　第１梁用窒化膜１１９は、例えば、ＣＶＤ法を用いて厚さ５０ｎｍに形成される。第１梁用窒化膜１１９は、スパッタ法やＨＤＰ（High Density Plasma）法を用いて形成してもよい。スパッタ法やＨＤＰ法で形成された膜は、緻密性が高く、ＣＶＤ法により形成された膜よりも、溶液によるエッチング速度を低くすることができる。
　第２シリンダー層間膜１２１及び第２梁用窒化膜１２３は、それぞれ、第１シリンダー層間膜１１７及び第１梁用窒化膜１１９と同様の方法で、例えば、厚さ４５０ｎｍ及び５０ｎｍに形成される。
　α‐Ｓｉ層１２５は、例えば、ＣＶＤ法により形成される。また、プラズマ酸化膜１２７は、プラズマＣＶＤ法により形成される。さらに、α‐Ｃ層１２９は、例えば、ＣＶＤ法により形成される。
　ホトレジスト１３１に形成された複数の開口部１３３の形成位置は、キャパシタ形成位置に対応しており、メモリセル領域１０内に形成される。開口の配列は、図３の例に限られず、最密化されて配置されてもよい。その場合、開口の直径は５０～１５０ｎｍ、隣接する開口間の最近接間隔は３０～５０ｎｍとすることができる。
　次に、ドライエッチングを用いて、ホトレジスト１３１に形成されたパターンをα‐Ｃ層１２９、プラズマ酸化膜１２７及びα‐Ｓｉ層１２５に転写する。そして、これらα‐Ｃ層１２９、プラズマ酸化膜１２７及びα‐Ｓｉ層１２５をマスクとするドライエッチングにより、図５及び図６に示すように、第２梁用窒化膜１２３、第２シリンダー層間膜１２１、第１梁用窒化膜１１９、第１シリンダー層間膜１１７及び窒化シリコン膜１１５を貫き、容量コンタクトプラグ１１１に達するシリンダーホール１３５を形成する。
　次に、図７及び図８に示すように、下部電極となるメタル膜（窒化チタン（ＴｉＮ）膜）１３７をシリンダーホール１３５の内面を含む露出面全面に成膜する。メタル膜１３７の形成には、ＣＶＤ法もしくはＡＬＤ（Atomic Layer Deposition）法を用いることができる。メタル膜１３７の膜厚は、後に形成される容量絶縁膜（１５５）の膜厚との合計が、シリンダーホール１３５の直径の１／２より小さくなるように選択される。メタル膜１３７の膜厚は、例えば、１０ｎｍとする。
　続いて、メタル膜１３７を全面エッチバックし、シリンダーホール１３５内にメタル膜１３７を残すとともに、第２梁用窒化膜１２３の上のメタル膜１３７を除去する。このエッチバックには、塩素含有プラズマを用いるドライエッチング方が利用できる。これにより、シリンダーホール１３５の内面を覆い、容量コンタクトプラグ１１１の上面に接続される、メタル膜１３７からなる下部電極（１３９）が形成される。なお、下部電極（１３９）の外周面には、第１梁用窒化膜１１９及び第２梁用窒化膜１２３が接続されている。
　次に、図９及び図１０に示すように、プラズマ酸化膜１４１を第２梁用窒化膜１２３の上面全面に成膜する。プラズマ酸化膜１４１は、プラズマＣＶＤ法により、例えば厚さ１５０ｎｍに形成される。この方法は、ステップカバレージが悪いため、プラズマ酸化膜１４１は、下部電極１３９の内部には形成されず、下部電極１３９の開口部を塞ぐように形成される。
　続いて、プラズマ酸化膜１４１の上に、ホトレジスト１４３を形成する。これらの間に反射防止膜を介在させてもよい。ホトレジスト１４３は、例えば回転塗布法により形成する。それから、ホトレジスト１４３に所定のパターンを持つ開口部１４５を形成する。このとき、周辺回路領域２０に位置するホトレジスト１４３も除去する。
　次に、ドライエッチングによりホトレジスト１４３のパターンをプラズマ酸化膜１４１に転写する。そして、プラズマ酸化膜１４１をマスクとするドライエッチングにより、図１１及び図１２に示すように、第２梁用窒化膜１２３に開口１４７を形成する。また、周辺回路領域２０に位置する第２梁用窒化膜１２３を全て除去する。これにより、第２梁用窒化膜１２３は、下部電極１３９を相互に支持する第２梁１４９を構成する。
　次に、エッチング薬液としてフッ化水素酸（ＨＦ）を用いるウエットエッチングにより、図１３及び図１４に示すように、第２シリンダー層間膜１２１を全て除去する。
　次に、第２梁のパターンを利用するセルフアライメントにより、第１梁用窒化膜１１９の所定領域をドライエッチングし、図１５及び図１６に示すように、第１梁用窒化膜１１９に開口１５１を形成する。また、周辺回路領域２０に位置する第１梁用窒化膜１１９を全て除去する。これにより、第１梁用窒化膜１１９は、下部電極１３９を相互に支持する第１梁１５３を構成する。
　次に、フッ化水素酸（ＨＦ）を用いたウエットエッチングにより、図１７及び図１８に示すように第１シリンダー層間膜１１７を全て除去する。
　以上の結果、メモリセル領域１０に形成された複数の下部電極１３９は、第１梁１５３及び第２梁１４９に接続され、これら梁を介して相互に連結された状態となる。また、下部電極１３９の外壁面は第１梁１５３及び第２梁１４９に接続された部分を除いて全て露出する。さらに、窒化シリコン膜１１５の上面も下部電極１３９が形成された部分を除き全て露出する。
　次に、図１９、図２０及び図２１に示すように、下部電極１３９の内面及び外壁面を含む露出面全面に、容量絶縁膜１５５を形成する。容量絶縁膜１５５は、第１梁１５３及び第２梁１４９の表面及び窒化シリコン膜１１５の上面にも形成される。容量絶縁膜１５５は、酸化ジルコニウム膜、酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜から選択される単層膜もしくは複数の膜からなる積層膜で構成することができる。いずれの膜もＡＬＤ法を用いて形成することができる。容量絶縁膜１５５の膜厚は、例えば、６ｎｍとすることができる。
　次に、上部電極の一部となるＴｉＮ膜１５７を容量絶縁膜１５５上に形成する。それから、ＴｉＮ膜１５７上を覆い、下部電極１３９間の空間を埋めるように、上部電極の一部となるＢ－ＳｉＧｅ膜１５９を成膜する。Ｂ－ＳｉＧｅ膜１５９は、上面及び側面を有する突出部を含む導電層を構成する。ＴｉＮ膜１５７及びＢ－ＳｉＧｅ膜１５９は、ともにＣＶＤ法を用いて形成することができる。
　図２１は、図２０の一点破線Ｃ内の拡大図である。図２１に示すように、下部電極１３９の表面上に、容量絶縁膜１５５、ＴｉＮ膜１５７及びＢ－ＳｉＧｅ膜１５９が順に積層されている。
　次に、図２２及び図２３に示すように、Ｂ－ＳｉＧｅ膜１５９の表面全面を覆うように、プレート電極となるＷ（タングステン）膜１６１を成膜し、更にその上にマスク酸化膜１６３を成膜する。Ｗ膜１６１は、ＣＶＤ法もしくはスパッタ法を用い、例えば、厚さ１００ｎｍに形成する。Ｗ膜１６１は、メモリセル領域１０において上方に突出するメモリマットの上面と側面（ともにＢ－ＳｉＧｅ膜１５９の表面）、及び周辺回路領域２０の上面を覆っている。なお、Ｗ膜１６１とＢ－ＳｉＧｅ膜１５９との間に接着層として膜厚５ｎｍ程度のＢ－Ｓｉ膜を介在させてもよい。
　次に、図２４及び図２５に示すように、マスク酸化膜１６３上にホトレジストマスク１６５を形成する。ホトレジストマスク１６５の形成は、回転塗布法により全面にホトレジスト膜を形成し、その後、リソグラフィーにより所定のパターンにパターニングされる。ホトレジストマスク１６５のパターンは、Ｗ膜１６１等をメモリマット単位に分割するように定められる。ホトレジストマスク１６５は、メモリマットの上面に形成されるが、角部１６７のエッチングを回避するため、メモリマットの側面にも形成される。そのため、ホトレジストマスク１６５の縁部は、図２４の一点破線Ｃ内及び図２５に示すように、不可避的に周辺回路領域２０へ突き出している。
　次に、図２６及び図２７に示すように、マスク酸化膜１６３をドライエッチングする。このとき、露出しているマスク酸化膜１６３だけでなく、ホトレジストマスク１６５もエッチングされるようにドライエッチングを行う。ホトレジストマスク１６５の縁部は、先のリソグラフィーによって、突出部上に形成されている部分よりも薄くなっている。そのため、ホトレジストマスク１６５の縁部は、このドライエッチングにより次第に後退する。これにより、ホトレジストマスク１６５に覆われていたマスク酸化膜１６３の一部が新たに露出し、その新たに露出したマスク酸化膜１６３の部分もまたエッチングされる。こうして、マスク酸化膜１６３の縁部の先端位置は、ホトレジストマスク１６５が形成されたときの縁部の先端位置よりも、矢印Ｄで示すように、メモリセル領域１０側へ後退する。
　このドライエッチングには、エッチングガスとして、ＣＦ４とＯ２の混合ガスを用いることができる。これらのガスの流量比を調整し、マスク酸化膜１６３のみならずホトレジストマスク１６５もエッチングされるようにする。また、ＥＰＤ（End Point Detection:終端検知）を行い、マスク酸化膜１６３のエッチングが終了したと判断される時点を過ぎてもエッチングを継続し、再びマスク酸化膜１６３のエッチングが開始されたと判断される時点までエッチングする。つまり、マスク酸化膜１６３の露出部分が除去されたと判断される時点でエッチングを終了せず、そのままエッチング継続する。すると、やがて角部１６７のマスク酸化膜１６３が露出し、再びマスク酸化膜１６３のエッチングが開始されたことが検出される。このとき、マスク酸化膜１６３のエッチングを終了することで、メモリマットの角部１６７におけるマスク酸化膜１６３の望ましくないエッチング（ヤラレ）を最小限に抑えつつ、マスク酸化膜１６３の縁部の突き出し量Ｌ（図２７）を減少させることができる。
　次に、ホトレジストマスク１６５を除去した後、マスク酸化膜１６３に対して選択性が高い塩素含有ガスプラズマを用いてＷ膜１６１、Ｂ－ＳｉＧｅ膜１５９およびＴｉＮ膜１５７をドライエッチングする。このとき、エッチングが等方的に進行するように、バイアス電圧をできるだけ低くする。これにより、図２８及び図２９に矢印Ｅで示すように、マスク酸化膜１６３の縁部よりもＷ膜１６１とＢ－ＳｉＧｅ膜１５９およびＴｉＮ膜１５７の各々の縁部をメモリセル領域１０側へ後退させることができる。金属酸化膜からなる容量絶縁膜１５５も同時にエッチングされるが、容量絶縁膜１５５は絶縁膜であるので残存しても構わない。このエッチングにより、Ｗ膜１６１は、メモリマット単位に分離されたプレート電極１６９となる。
　各メモリマットに含まれる複数の下部電極のうち最も外側に位置する下部電極の外側には、当該メモリマットの側面を構成するように、ＴｉＮ膜１５７、Ｂ－ＳｉＧｅ膜１５９及びＷ膜１６１の積層膜からなる導体層が設けられている。
　マスク酸化膜１６３の底面は、Ｗ膜（第１導電膜）１６１、Ｂ－ＳｉＧｅ膜（第２導電膜）１５９およびＴｉＮ膜（第３導電膜）１５７の積層膜で構成される導体層の底面よりも、Ｚ方向（図の上下方向）に関して半導体基板１０１から離れた位置にある。また、マスク酸化膜１６３の底面の少なくとも一部は、Ｗ膜１６１、Ｂ－ＳｉＧｅ膜１５９およびＴｉＮ膜１５７の積層膜で構成される導体層の底面よりも、Ｙ方向に関してメモリマット（Ｗ膜１６１の側面１６１ｄ）から離れた位置（図の左側）にある。
　なお、図２８及び２９に示す例では、マスク酸化膜１６３、Ｗ膜１６１、Ｂ－ＳｉＧｅ膜１５９およびＴｉＮ膜１５７がそれぞれ鍔部（図９の一転破線Ｆに囲まれた部分）を有しており、マスク酸化膜１６３の鍔部の先端は、Ｗ膜１６１、Ｂ－ＳｉＧｅ膜１５９およびＴｉＮ膜１５７の鍔部の先端よりもメモリマット（Ｗ膜１６１の側面１６１ｄ）から離れた位置（図の左側）に存在している。しかしながら、マスク酸化膜１６３は必ずしも鍔部を持つ必要は無く、その側面は実質的に平面であってもよい。その場合、マスク酸化膜１６３の側面が、ＴｉＮ膜１５７の鍔部の先端よりもメモリマット（Ｗ膜１６１の側面１６１ｄ）から離れた位置に存在するように導体層のエッチングを行なう。このとき、Ｗ膜１６１及びＢ－ＳｉＧｅ膜１５９は、鍔部を有していても有していなくてもよい。Ｗ膜１６１及びＢ－ＳｉＧｅ膜１５９が鍔部を有する場合、その先端はＹ方向に関してＴｉＮ膜１５７の鍔部の先端に実質的に一致する。換言すると、Ｗ膜１６１、Ｂ－ＳｉＧｅ膜１５９およびＴｉＮ膜１５７の鍔部の先端は、マスク酸化膜１６３と半導体基板１０１との間に、実質的に面一の側面を形成する。Ｗ膜１６１が鍔部を有していない場合、即ちＷ膜１６１が平らな側面を有する場合、Ｂ－ＳｉＧｅ膜１５９およびＴｉＮ膜１５７の鍔部の先端は、Ｗ膜１６１の側面に一致してよい。あるいは、Ｂ－ＳｉＧｅ膜１５９に実質的に平らな側面を持たせるようにしてもよい。その場合、Ｗ膜１６１の底面は、Ｚ方向に関してマスク酸化膜１６３の底面に一致させるようにしてもよい。
　この後、図３０、図３１及び図３２に示すように、周辺回路領域２０とメモリセル領域１０との間に生じている段差を無くすように、全面に第２層間絶縁膜１７１形成し、その上面を平坦化する。第２層間絶縁膜１７１として、ＣＶＤ法により形成した酸化シリコン膜を用いることができる。第２層間絶縁膜１７１の膜厚は、形成時の最も低い表面位置がプレート電極１６９の上面よりも高くなるように、例えば１５００ｎｍとする。
　次に、第２層間絶縁膜１７１を貫いて、プレート電極１６９に達する第１プラグ１７３と、周辺配線層１１３に達する第２プラグ１７５とを形成する。また、第２層間絶縁膜１７１の上に、第１プラグ１７３及び第２プラグ１７５にそれぞれ接続される上部配線１７７を形成するとともに、上部配線１７７の周囲を埋める保護層１７９を形成する。以上の製造方法により、本実施形態の半導体装置が完成する。
　図３２に示すように、本実施形態の半導体装置は、メモリマットの周囲側面下端部において、半導体基板表面に垂直な第１方向（Ｚ方向）に延在する垂直マスク絶縁膜部１６３Ａおよび垂直マスク絶縁膜部１６３Ａの底部側面に接し半導体基板表面に水平な第２方向（Ｙ方向）に突き出す水平マスク絶縁膜部１６３Ｂからなるマスク絶縁膜としてマスク酸化膜１６３を有している。また、半導体装置は、垂直マスク絶縁膜部１６３Ａの一側面１６３ｃに接し第１方向に延在する垂直第１導体部１６１Ａおよび垂直第１導体部１６１Ａの底部側面に接すると共にマスク絶縁膜（マスク酸化膜１６３）の底面１６３ｂに上面が接し第２方向に突き出す水平第１導体部１６１Ｂからなる第１導体膜としてのＷ膜１６１を有している。さらに、半導体装置は、垂直第１導体部１６１Ａの一側面１６１ｃに接し第１方向に延在する垂直第２導体部１５９Ａおよび垂直第２導体部１５９Ａの底部側面に接すると共に水平第１導体部１６１Ｂの底面１６１ｂに上面が接し第２方向に突き出す水平第２導体部１５９Ｂからなる第２導体膜としてＢ－ＳｉＧｅ膜１５９を有している。さらにまた、半導体装置は、垂直第２導体部１５９Ａの一側面１５９ｃに接し第１方向に延在する垂直第３導体部１５７Ａおよび垂直第３導体部１５７Ａの底部側面に接すると共に第２導体膜（Ｂ－ＳｉＧｅ膜１５９）の底面１５９ｂに上面が接し第２方向に突き出す水平第３導体部１５７Ｂからなる第３導体膜としてＴｉＮ膜１５７を有している。そして、水平第１導体部１６１Ｂの縁部側面１６１ａと、水平第２導体部１５９Ｂの縁部側面１５９ａと、水平第３導体部１５７Ｂの縁部側面１５７ａと、はマスク絶縁膜（マスク酸化膜１６３）の底面１６３ｂの下方の空間において第１方向に面一の側面２００を構成している。また、側面２００はマスク絶縁膜（マスク酸化膜１６３）の側面１６３ａに対してメモリセル領域側にリセスされている。
　また、図２６，２７の段階で実施されるマスク酸化膜１６３のエッチングにおいて、マスク酸化膜１６３の水平方向のエッチング速度をより高めて等方性エッチングを強める条件を用いれば、マット端のマスク酸化膜の肩破れを防止しつつ、導体膜のリセスをより拡大することができる。これにより、図３３に示す構成が得られる。
　すなわち、図３３に示される半導体装置は、メモリマットの周囲側面下端部において、半導体基板表面に垂直な第１方向（Ｚ方向）に延在する垂直マスク絶縁膜部１６３Ａからなるマスク絶縁膜（マスク酸化膜１６３）を有している。また、半導体装置は、垂直マスク絶縁膜部１６３Ａの一側面１６３ｃに接し第１方向に延在する垂直第１導体部１６１Ａからなる第１導体膜としてのＷ膜１６１を有している。さらに、半導体装置は、垂直第１導体部１６１Ａの一側面１６１ｃに接し第１方向に延在する垂直第２導体部１５９Ａおよび垂直第２導体部１５９Ａの底部側面に接すると共に垂直第１導体部１６１Ａの底面１６１ｂに上面が接し第２方向に突き出す水平第２導体部１５９Ｂからなる第２導体膜としてＢ－ＳｉＧｅ膜１５９を有している。さらにまた、半導体装置は、垂直第２導体部１５９Ａの一側面１５９ｃに接し第１方向に延在する垂直第３導体部１５７Ａおよび垂直第３導体部１５７Ａの底部側面に接すると共に第２導体膜（Ｂ－ＳｉＧｅ膜１５９）の底面１５９ｂに上面が接し第２方向に突き出す水平第３導体部１５７Ｂからなる第３導体膜としてＴｉＮ膜１５７を有している。そして、垂直第１導体部１６１Ａの側面１６１ｄと、水平第２導体部１５９Ｂの縁部側面１５９ａと、水平第３導体部１５７Ｂの縁部側面１５７ａと、はマスク絶縁膜（マスク酸化膜１６３）の底面１６３ｂの下方の空間において第１方向に面一の側面２００を構成している。また、側面２００はマスク絶縁膜（マスク酸化膜１６３）の側面１６３ｄに対してメモリセル領域側にリセスされている。
　さらに、図３３の段階から、Ｗ膜１６１、Ｂ－ＳｉＧｅ膜１５９およびＴｉＮ膜１５７の等方性エッチングを継続し、図３４及び図３５に示すように、図３２及び図３３に示す状態よりもＷ膜１６１、Ｂ－ＳｉＧｅ膜１５９およびＴｉＮ膜１５７を、さらにメモリセル領域１０側へ後退させるようにしてもよい。
　すなわち、図３５に示される半導体装置は、メモリマットの周囲側面下端部において、半導体基板表面に垂直な第１方向（Ｚ方向）に延在する垂直マスク絶縁膜部１６３Ａからなるマスク絶縁膜（マスク酸化膜１６３）を有している。また、半導体装置は、垂直マスク絶縁膜部１６３Ａの一側面１６３ｃに接し、垂直マスク絶縁膜１６３Ａの底面１６３ｂと面一の底面１６１ｂを有して第１方向に延在する垂直第１導体部１６１Ａからなる第１導体膜としてのＷ膜１６１を有している。さらに、半導体装置は、垂直第１導体部１６１Ａの一側面１６１ｃに接し第１方向に延在する垂直第２導体部１５９Ａからなる第２導体膜としてＢ－ＳｉＧｅ膜１５９を有している。さらにまた、半導体装置は、垂直第２導体部１５９Ａの一側面１５９ｃに接し第１方向に延在する垂直第３導体部１５７Ａおよび垂直第３導体部１５７Ａの底部側面に接すると共に第２導体膜（Ｂ－ＳｉＧｅ膜１５９）の底面１５９ｂに上面が接し第２方向に突き出す水平第３導体部１５７Ｂからなる第３導体膜としてＴｉＮ膜１５７を有している。そして、垂直第２導体部１５９Ａの側面１５９ｄと、水平第３導体部１５７Ｂの縁部側面１５７ａと、はマスク絶縁膜（マスク酸化膜１６３）の底面１６３ｂの下方の空間において第１方向に面一の側面２０１を構成している。また、側面２０１はマスク絶縁膜（マスク酸化膜１６３）の側面１６３ｄに対してメモリセル領域側にリセスされている。
　なお、図３５では、第２導体膜、すなわちＢ－ＳｉＧｅ膜１５９の側面１５９ｄが露出するまで（垂直マスク絶縁膜部１６３Ａの一側面１６１ｃに一致するまで）第２方向にリセスされた構成となっているが、上部電極となるＴｉＮ膜１５７の表面が露出するまでリセスするのは好ましくない。端部に位置するキャパシタがエッチングのダメージを受けて特性劣化をもたらす問題が発生するからである。したがって、Ｂ－ＳｉＧｅ膜１５９を過剰にリセスすることは好ましくない。
　本実施の形態では、プレート電極１６９となるＷ膜１６１のエッチングマスクとなるマスク酸化膜１６３のエッチングの際、その縁部を後退させるようにエッチングを行う。また、Ｗ膜１６１のエッチングの際、等方的にエッチングが進行するようにエッチングを行う。これにより、周辺回路領域２０に形成される第２プラグ１７５と、メモリセル領域１０に形成されるプレート電極１６９との最短距離Ｌmin（図３１参照）を拡大することができる。よって、本実施の形態により、半導体装置の更なる微細化にも対応することが可能となる。
　以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく、本発明の主旨から逸脱することなく、種々の変形・変更が可能である。
　この出願は、２０１３年５月９日に出願された日本出願特願２０１３－９９５１９号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　　１０　　メモリセル領域
　　２０　　周辺回路領域
　　１０１　　半導体基板
　　１０３　　素子分離領域
　　１０５　　埋め込みゲート線
　　１０７　　キャップ絶縁膜
　　１０９　　第１層間絶縁膜
　　１１１　　容量コンタクトプラグ
　　１１３　　周辺配線層
　　１１５　　窒化シリコン膜
　　１１７　　第１シリンダー層間膜
　　１１９　　第１梁用窒化膜
　　１２１　　第２シリンダー層間膜
　　１２３　　第２梁用窒化膜
　　１２５　　非晶質シリコン（α‐Ｓｉ）層
　　１２７　　プラズマ酸化膜
　　１２９　　非晶質カーボン（α‐Ｃ）層
　　１３１　　ホトレジスト
　　１３３　　開口部
　　１３５　　シリンダーホール
　　１３７　　メタル膜（窒化チタン（ＴｉＮ）膜）
　　１３９　　下部電極
　　１４１　　プラズマ酸化膜
　　１４３　　ホトレジスト
　　１４５　　開口部
　　１４７　　開口
　　１４９　　第２梁
　　１５１　　開口
　　１５３　　第１梁
　　１５５　　容量絶縁膜
　　１５７　　ＴｉＮ膜
　　１５７Ａ　　垂直第３導体部
　　１５７Ｂ　　水平第３導体部
　　１５７ａ　　縁部側面
　　１５９　　Ｂ－ＳｉＧｅ膜
　　１５９Ａ　　垂直第２導体部
　　１５９Ｂ　　水平第２導体部
　　１５９ａ　　縁部側面
　　１５９ｂ　　底面
　　１５９ｃ　　一側面
　　１５９ｄ　　側面
　　１６１　　Ｗ膜
　　１６１Ａ　　垂直第１導体部
　　１６１Ｂ　　水平第１導体部
　　１６１ａ　　縁部側面
　　１６１ｂ　　底面
　　１６１ｃ　　一側面
　　１６１ｄ　　側面
　　１６３　　マスク酸化膜
　　１６３Ａ　　垂直マスク絶縁膜部
　　１６３Ｂ　　水平マスク絶縁膜部
　　１６３ａ　　側面
　　１６３ｂ　　底面
　　１６３ｃ　　一側面
　　１６３ｄ　　側面
　　１６５　　ホトレジストマスク
　　１６７　　角部
　　１６９　　プレート電極
　　１７１　　第２層間絶縁膜
　　１７３　　第１プラグ
　　１７５　　第２プラブ
　　１７７　　上部配線
　　１７９　　保護層
　　２００　　側面
　　２０１　　側面

Claims (20)

  1. 　半導体基板上に形成されたメモリマットの側面を構成する導体層と、前記導体層の側面に設けられたマスク膜とを有し、
    　前記マスク膜の底面は、前記半導体基板に垂直な第１の方向に関して前記導体層の底面よりも前記半導体基板から離れた位置にあり、かつ、前記マスク膜の底面の少なくとも一部は、前記第１の方向に直交する第２の方向に関して前記導体層の底面よりも前記メモリマットから離れた位置にある、ことを特徴とする半導体装置。
  2. 　前記導体層及び前記マスク膜の各々は、その底部に前記第２の方向に関して前記メモリマットの外側へ突き出す鍔部を有し、前記マスク膜の鍔部の先端は、前記第２の方向に関して前記導体層の鍔部の先端よりも前記メモリマットから離れた位置にある、ことを特徴とする請求項１に記載の半導体装置。
  3. 　前記導体層は、第１、第２及び第３導体膜を積層して構成されていることを特徴とする請求項２に記載の半導体装置。
  4. 　前記マスク膜は実質的に平らな側面を有していることを特徴とする請求項１に記載の半導体装置。
  5. 　前記導体層は、第１、第２及び第３導体膜を積層して構成されていることを特徴とする請求項４に記載の半導体装置。
  6. 　前記第１、前記第２及び前記第３導体膜が、前記第１の方向に関して前記マスク膜の底面と前記半導体基板との間に位置する面一の側面を形成している、ことを特徴とする請求項５に記載の半導体装置。
  7. 　前記第１、前記第２及び前記第３導体膜のうちの少なくとも一つは、実質的に平らな側面を有している、ことを特徴とする請求項５又は６に記載の半導体装置。
  8. 　前記第１及び前記第２導体膜は、ともに実質的に平らな側面を有している、ことを特徴とする請求項５に記載の半導体装置。
  9. 　半導体基板上に形成されたメモリマットの周囲側面下端部に、
    　前記半導体基板の表面に垂直な第１方向に延在する垂直マスク絶縁膜部および該垂直マスク絶縁膜部の底部側面に接し前記半導体基板表面に水平な第２方向に突き出す水平マスク絶縁膜部からなるマスク絶縁膜と、
    　前記垂直マスク絶縁膜部の一側面に接し前記第１方向に延在する垂直第１導体部および該垂直第１導体部の底部側面に接すると共に前記マスク絶縁膜の底面に上面が接し前記第２方向に突き出す水平第１導体部からなる第１導体膜と、
    　前記垂直第１導体部の一側面に接し前記第１方向に延在する垂直第２導体部および該垂直第２導体部の底部側面に接すると共に前記水平第１導体部の底面に上面が接し前記第２方向に突き出す水平第２導体部からなる第２導体膜と、
    　前記垂直第２導体部の一側面に接し前記第１方向に延在する垂直第３導体部および該垂直第３導体部の底部側面に接すると共に前記第２導体膜の底面に上面が接し前記第２方向に突き出す水平第３導体部からなる第３導体膜と、を有し、
    　前記水平第１導体部の縁部側面と、前記水平第２導体部の縁部側面と、前記水平第３導体部の縁部側面とは、前記マスク絶縁膜の前記底面の下方の空間において前記第１方向に面一の側面を構成し、該面一の側面は前記マスク絶縁膜の側面に対してメモリセル領域側にリセスされていることを特徴とする半導体装置。
  10. 　半導体基板上に形成されたメモリマットの周囲側面下端部に
    　前記半導体基板の表面に垂直な第１方向に延在する垂直マスク絶縁膜部からなるマスク絶縁膜と、
    　垂直マスク絶縁膜部の一側面に接し前記第１方向に延在する垂直第１導体部からなる第１導体膜と、
    　前記垂直第１導体部の一側面に接し前記第１方向に延在する垂直第２導体部および該垂直第２導体部の底部側面に接すると共に前記垂直第１導体部の底面に上面が接し前記第２方向に突き出す水平第２導体部からなる第２導体膜と、
    　前記垂直第２導体部の一側面に接し前記第１方向に延在する垂直第３導体部および該垂直第３導体部の底部側面に接すると共に前記第２導体膜の底面に上面が接し前記第２方向に突き出す水平第３導体部からなる第３導体膜と、を有し、
    　前記垂直第１導体部の側面と、前記水平第２導体部の縁部側面と、前記水平第３導体部の縁部側面と、は前記マスク絶縁膜の底面の下方の空間において前記第１方向に面一の側面を構成し、該面一の側面は前記マスク絶縁膜の側面に対してメモリセル領域側にリセスされていることを特徴とする半導体装置。
  11. 　半導体基板上に形成されたメモリマットの周囲側面下端部に、
    　前記半導体基板の表面に垂直な第１方向に延在する垂直マスク絶縁膜部からなるマスク絶縁膜と、
    　前記垂直マスク絶縁膜部の一側面に接し、前記垂直マスク絶縁膜の底面と面一の底面を有して前記第１方向に延在する垂直第１導体部からなる第１導体膜と、
    　前記垂直第１導体部の一側面に接し前記第１方向に延在する垂直第２導体部からなる第２導体膜と、
    　前記垂直第２導体部の一側面に接し前記第１方向に延在する垂直第３導体部および該垂直第３導体部の底部側面に接すると共に前記第２導体膜の底面に上面が接し前記第２方向に突き出す水平第３導体部からなる第３導体膜と、を有し、
    　前記垂直第２導体部の側面と、前記水平第３導体部の縁部側面と、は前記マスク絶縁膜の底面の下方の空間において前記第１方向に面一の側面を構成し、前記面一の側面は前記マスク絶縁膜の側面に対してメモリセル領域側にリセスされていることを特徴とする半導体装置。
  12. 　半導体基板の上に、上面及び側面を有する突出部を含む導電層を形成し、
    　前記導電層の上に、プレート電極層、マスク層及びホトレジスト層をコンフォーマルに順次形成し、
    　前記ホトレジスト層の前記突出部の前記上面及び前記側面に対向する部分を残留させるように、前記ホトレジスト層をパターニングして前記マスク層の一部を露出させ、
    　パターニングされた前記ホトレジスト層をマスクとして前記マスク層をエッチングし、前記マスク層の露出部分を除去するととともに、それによって形成される前記マスク層の縁部を後退させ、
    　エッチング後に残る前記マスク層をマスクとして前記プレート電極層をエッチングする、
    　ことを特徴とする半導体装置の製造方法。
  13. 　前記マスク層の縁部の後退は、前記マスク層のエッチングとともに前記ホトレジスト層をエッチングすることにより実現される、ことを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 　前記マスク層はシリコン酸化膜からなり、前記マスク層のエッチングはＣＦ４とＯ２を含むガスを用いて行われることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
  15. 　プラズマ発光分析によるエンドポイント検出を行い、前記シリコン酸化膜のエッチングが一旦エンドポイントに達した後に再び始まったと判断される時点を基準として、前記マスク層のエッチングを終了することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 　前記プレート電極層のエッチングは、ドライエッチングにより行われ、前記ドライエッチングが等方的に進行するようにバイアス電圧が調整されることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
  17. 　前記プレート電極層をエッチングするとともに前記導電層をエッチングすることを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 　前記プレート電極層の縁部を前記マスク層の縁部よりも後退させることを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 　前記プレート電極層をエッチングした後、前記突出部を前記プレート電極及び前記マスク層とともに埋め込む層間絶縁膜を形成し、
    　前記層間絶縁膜を貫いて前記半導体基板に達する接続プラグを形成する、
    　ことを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
  20. 　前記半導体基板上に下部電極を形成し、
    　前記下部電極の表面を含む全面に絶縁膜を形成し、
    　その後、前記導電膜を形成することにより、前記下部電極と前記絶縁膜と前記導電膜とからなるキャパシタ構造を形成するとともに、前記下部電極が形成された領域に前記突出部を形成する、
    　ことを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
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