JP2016021463A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】アスペクト比の大きいホールの側面に導電層を形成する。
【解決手段】ストッパー膜７８０、ＢＰＳＧ膜７９０Ａ及びＳｉＯ_２膜７９０Ｂを順次形成し、ＳｉＯ_２膜７９０Ｂ上にシリンダーエッチ積層マスク８５０を形成し、シリンダーエッチ積層マスク８５０に所定のパターンの開口を形成した後、これをマスクとしてＳｉＯ_２膜７９０Ｂからストッパー膜７８０までを厚さ方向に貫通するシリンダーホール８１０を形成する。次に、シリンダーホール８１０の内壁に絶縁ライナー膜８０４を形成した後、シリンダーホール８１０の内壁に導電層８０１を形成する。本発明によれば、パターニングに用いたマスク層を導電層の側壁としてそのまま使用していることから、結果的にアスペクト比を低くすることが可能となる。
【選択図】図１

Description

本発明は半導体装置の製造方法に関し、特に、半導体基板を覆う絶縁層上にアスペクト比の大きいホールを開口する方法に関する。

近年、半導体装置の微細化及び高集積化に伴い、半導体基板を覆う絶縁層上にアスペクト比の大きいホールを開口する工程が必要となることがある。例えば、代表的な半導体メモリデバイスであるＤＲＡＭ（Dynamic Random Access Memory）の製造プロセスでは、セルキャパシタを形成するためのシリンダーホールがシリンダー層間膜に形成されることがある（特許文献１参照）。

ここで、セルキャパシタ１個あたりの占有面積は、ＤＲＡＭの微細化及び高集積化に伴って年々縮小されるため、シリンダー層間膜の膜厚を厚くする必要が生じている。このため、シリンダー層間膜に形成されるシリンダーホールはアスペクト比が非常に大きくなり、その形成プロセスにおいて種々の問題が生じる。例えば、エッチング不足による抜け不良や、ボーイングと呼ばれる形状不良が生じることがあった。

特開２００７−１８０４９３号公報

従来は、このような不良を防止するための対策として、シリンダー層間膜の多層化、ボーイング防止用側壁膜の追加、エッチングの多段階化などが提案されているが、これらの対策は工程数の増大をもたらすばかりでなく、リソグラフィーの解像限界未満のパターンをダブルパターニングで加工するほどの微細パターンでは実現が困難であった。

本発明の一側面による半導体装置の製造方法は、絶縁層を形成する工程と、前記絶縁層上にマスク膜を形成する工程と、前記マスク層に所定のパターンを有する第１開口を形成する工程と、前記マスク層をマスクとして前記絶縁層をエッチングすることにより、前記第１開口の下方に連続する第２開口を形成する工程と、前記第１開口および前記第２開口の各々の側面に絶縁ライナー膜を形成する工程と、前記絶縁ライナー膜の側面を覆う下部電極を形成する工程と、前記下部電極の表面を含む全面に容量絶縁膜を形成する工程と、を備える。

本発明によれば、絶縁層をパターニングするために用いるマスク層を導電層の側壁としてそのまま使用していることから、結果的にアスペクト比を低くすることが可能となる。これにより、エッチング時間を短縮することができるだけでなく、抜け不良やボーイングの発生を抑制することができるため、歩留まりを向上させることが可能となる。

本発明の第１の実施形態による半導体装置の製造方法を説明するための断面図であり、（ａ）はパターニング前の状態、（ｂ）はパターニング後の状態を示している。 第１の実施形態による半導体装置の製造方法の一工程を示す断面図である。 第１の実施形態による半導体装置の製造方法の一工程を示す断面図である。 第１の実施形態による半導体装置の製造方法の一工程を示す断面図である。 第１の実施形態による半導体装置の製造方法の一工程を示す断面図である。 本発明の第２の実施形態による半導体装置の製造方法を説明するための断面図であり、（ａ）はパターニング前の状態、（ｂ）はパターニング後の状態を示している。 第２の実施形態による半導体装置の製造方法の一工程を示す断面図である。 第２の実施形態による半導体装置の製造方法の一工程を示す断面図である。 第２の実施形態による半導体装置の製造方法の一工程を示す断面図である。 第２の実施形態による半導体装置の製造方法の一工程を示す断面図である。 プロトタイプによる半導体装置の製造方法を説明するための断面図であり、（ａ）はパターニング前の状態、（ｂ）はパターニング後の状態を示している。

本発明の好ましい実施形態について詳細に説明する前に、絶縁層上にアスペクト比の大きいホールを開口する場合に生じる問題について説明する。

図１１はプロトタイプによる半導体装置の製造方法を説明するための断面図であり、（ａ）はパターニング前の状態、（ｂ）はパターニング後の状態を示している。

図１１（ａ）に示すように、半導体基板１００には素子分離領域２００によって区画された活性領域が設けられており、１つの活性領域内には２本のワード線３００が埋め込まれている。これらワード線３００は、ＤＲＡＭのセルトランジスタのゲート電極として機能する。セルトランジスタのソース／ドレイン領域の一方はビット線５００に接続され、他方は下地となる容量コンタクトプラグ７００に接続されている。容量コンタクトプラグ７００は、後述するセルキャパシタの下部電極に接続される。容量コンタクトプラグ７００は、層間絶縁層４００に開口したコンタクトホールに導電膜を埋設することによって形成される。

このようなセルトランジスタ構造を形成した後、セルトランジスタを覆うように、ストッパー膜７８０、ＢＰＳＧ膜７９０Ａ、ＳｉＯ_２膜７９０Ｂ及びシリンダーエッチ積層マスク８５０をこの順に積層する。シリンダーエッチ積層マスク８５０は、ポリシリコン膜８５１、ＳｉＯ_２膜８５２、非晶質カーボン膜８５３及びＳｉＮ／ＳｉＯＮ積層膜８５４がこの順に積層された構成を有している。ここで、ストッパー膜７８０〜ＳｉＯ_２膜７９０Ｂまでの積層膜は、その後の工程で導電層（セルキャパシタの下部電極）を形成するための側壁となる部分であり、その高さは導電層に必要とされる高さＨによって定められる。

次に、これらの積層膜上にフォトレジスト９１を形成し、フォトリソグラフィー法により、フォトレジスト９１に所望のパターンを形成する。そして、パターニングされたフォトレジスト９１をマスクとしてシリンダーエッチ積層マスク８５０をパターニングし、さらに、パターニングされたシリンダーエッチ積層マスク８５０をマスクとして、ＳｉＯ_２膜７９０Ｂ、ＢＰＳＧ膜７９０Ａ及びストッパー膜７８０をエッチングする。これにより、図１１（ｂ）に示すように、容量コンタクトプラグ７００を露出させるシリンダーホール８１０が形成される。

しかしながら、図１１（ａ），（ｂ）に示した方法では、必要とされる高さＨを有する積層膜（７９０Ｂ〜７８０）に対してエッチングを行う必要があることから、エッチング時のアスペクト比が非常に高くなる。このため、符号Ｄ１で示す抜け不良や、符号Ｄ２で示すボーイングが発生し、歩留まりの低下を起こすことがあった。

次に説明する本発明の実施形態による製造方法は、このような問題を解決するものである。

図１は本発明の第１の実施形態による半導体装置の製造方法を説明するための断面図であり、（ａ）はパターニング前の状態、（ｂ）はパターニング後の状態を示している。尚、以下説明する図面においては、図１１（ａ），（ｂ）に示した要素と同じ要素には同じ符号を付し、重複する説明は省略することがある。

図１（ａ）に示すように、本実施形態においては、セルトランジスタを覆うようにストッパー膜７８０、ＢＰＳＧ膜７９０Ａ、ＳｉＯ_２膜７９０Ｂ及びシリンダーエッチ積層マスク８５０をこの順に積層する。シリンダーエッチ積層マスク８５０は、ポリシリコン膜８５１、ＳｉＯ_２膜８５２、非晶質カーボン膜８５３及びＳｉＮ／ＳｉＯＮ積層膜８５４がこの順に積層された構成を有している。

ここで、ストッパー膜７８０、ＢＰＳＧ膜７９０Ａ及びＳｉＯ_２膜７９０Ｂは、その後の工程で導電層を形成するための側壁の一部となる部分であり、したがって、その高さは導電層（セルキャパシタの下部電極）に必要とされる高さＨよりも低いＨ１である。高さＨに相当する部分には、ポリシリコン膜８５１が存在している。

次に、これらの積層膜上にフォトレジスト９１を形成し、フォトリソグラフィー法により、フォトレジスト９１に所望のパターンを形成する。パターニングによりフォトレジスト９１を除去する部分は、その後の工程でシリンダーホール８１０を形成すべき領域に対応する。そして、パターニングされたフォトレジスト９１をマスクとしてシリンダーエッチ積層マスク８５０をパターニングし、シリンダーホール８１０を形成すべき領域のＳｉＯ_２膜７９０Ｂを露出させる。この時、シリンダーホール８１０を形成すべきでない領域には、シリンダーエッチ積層マスク８５０の一部であるポリシリコン膜８５１が所定の高さＨ２＋αで残存している。

そして、パターニングされたシリンダーエッチ積層マスク８５０をマスクとして、ＳｉＯ_２膜７９０Ｂ、ＢＰＳＧ膜７９０Ａ及びストッパー膜７８０をエッチングすれば、図１（ｂ）に示すように、容量コンタクトプラグ７００を露出させるシリンダーホール８１０が形成される。かかるエッチングにおいては、ポリシリコン膜８５１が膜厚αだけ減少し、膜厚はＨ２となる。

このように、本実施形態による半導体装置の製造方法では、必要とされる高さＨよりも低い高さＨ１を有するストッパー膜７８０、ＢＰＳＧ膜７９０Ａ及びＳｉＯ_２膜７９０Ｂに対してエッチングを行っていることから、図１１に示したプロトタイプに比べ、エッチング時のアスペクト比が縮小される。不足分の高さＨ２は、パターニングされたシリンダーエッチ積層マスク８５０によって補われる。このため、抜け不良やボーイングの発生が防止され、歩留まりを向上させることが可能となる。

以下、図２〜図５を参照しながら本実施形態による半導体装置の製造方法についてより詳細に説明する。

まず、図２に示すように、セルトランジスタを覆うストッパー膜７８０、ＢＰＳＧ膜７９０Ａ、ＳｉＯ_２膜７９０Ｂ及びシリンダーエッチ積層マスク８５０をこの順に形成する。上述の通り、シリンダーエッチ積層マスク８５０は、ポリシリコン膜８５１、ＳｉＯ_２膜８５２、非晶質カーボン膜８５３及びＳｉＮ／ＳｉＯＮ積層膜８５４がこの順に積層された構成を有している。ポリシリコン膜８５１の厚さは例えば５００ｎｍであり、ＳｉＯ_２膜８５２の厚さは例えば２００ｎｍであり、非晶質カーボン膜８５３の厚さは例えば２００ｎｍである。また、ＳｉＮ／ＳｉＯＮ積層膜８５４は、例えばそれぞれ１５ｎｍのＳｉ_３Ｎ_４膜及びＳｉＯＮ膜が積層された構造を有している。

次に、シリンダーエッチ積層マスク８５０上にフォトレジスト９１を形成し、フォトリソグラフィー法により、フォトレジスト９１に所望のパターンを形成する。パターニングによりフォトレジスト９１を除去する部分は、その後の工程でシリンダーホール８１０を形成すべき領域に対応する。そして、パターニングされたフォトレジスト９１をマスクとしてシリンダーエッチ積層マスク８５０をパターニングし、シリンダーホール８１０を形成すべき領域のＳｉＯ_２膜７９０Ｂを露出させる第１開口を形成する。

そして、パターニングされたシリンダーエッチ積層マスク８５０をマスクとして、ＳｉＯ_２膜７９０Ｂ、ＢＰＳＧ膜７９０Ａ及びストッパー膜７８０をエッチングすれば、図３に示すように、容量コンタクトプラグ７００を露出させる。つまり、第１開口の下方に連続する第２開口を形成することにより、シリンダーホール８１０が形成される。図３に示すように、かかるエッチングにおいては、高さＨ１のストッパー膜７８０、ＢＰＳＧ膜７９０Ａ及びＳｉＯ_２膜７９０Ｂに対してエッチングを行っていることから、図１１に示したプロトタイプに比べ、エッチング時のアスペクト比が小さくなる。不足分の高さＨ２は、パターニングされたシリンダーエッチ積層マスク８５０によって補われる。

次に、図４に示すように、全面に絶縁ライナー膜８０４を形成することにより、シリンダーホール８１０の内壁及び底面と、ポリシリコン膜８５１の上面を絶縁ライナー膜８０４で覆う。絶縁ライナー膜８０４の材料としては窒化シリコンを用いることができ、ＡＬＤ（Atomic Layer Deposition）法などのカバレッジに優れた方法で形成することが好ましい。そして、エッチバックを行うことにより、シリンダーホール８１０底面及びポリシリコン膜８５１の上面に形成された絶縁ライナー膜８０４を除去する。これにより容量コンタクトプラグ７００が再び露出し、絶縁ライナー膜８０４はシリンダーホール８１０の内壁にのみ残存した状態となる。尚、絶縁ライナー膜８０４のエッチバックを行った後、露出したポリシリコン膜８５１の上面を薄い絶縁膜で選択的に覆う工程を追加しても構わない。かかる工程は、ＣＶＤ法などカバレッジの悪い方法でシリコン酸化膜を成膜することによって行うことができる。

次に、図５に示すように、全面に導電層８０１を形成することにより、シリンダーホール８１０の内壁及び底面と、ポリシリコン膜８５１の上面を導電膜８０１で覆う。ここで、シリンダーホール８１０の内壁には、ストッパー膜７８０の側壁、ＢＰＳＧ膜７９０Ａの側壁、ＳｉＯ_２膜７９０Ｂの側壁、ポリシリコン膜８５１の側壁が含まれ、いずれも絶縁ライナー膜８０４で覆われている。

そして、ポリシリコン膜８５１の上面を覆う導電膜８０１を除去した後、容量絶縁膜８０２及び上部電極８０３を形成し、さらに、層間絶縁膜９００及び保護絶縁膜９３０を形成すれば、本実施形態による半導体装置が完成する。

このように、本実施形態による半導体装置の製造方法では、下部電極である導電層８０１に必要とされる高さＨよりも低い高さＨ１を有するストッパー膜７８０、ＢＰＳＧ膜７９０Ａ及びＳｉＯ_２膜７９０Ｂに対してエッチングを行い、不足分の高さＨ２については、ストッパー膜７８０、ＢＰＳＧ膜７９０Ａ及びＳｉＯ_２膜７９０Ｂのエッチングマスクであるシリンダーエッチ積層マスク８５０をそのまま用いている。これにより、エッチングにおけるアスペクト比が緩和されることから、抜け不良やボーイングの発生を防止することが可能となるとともに、エッチング時間も短縮される。しかも、シリンダーホール８１０を形成した後、マスクとして用いたポリシリコン膜８５１を除去する工程が不要となることから、工程数も削減される。また、ポリシリコン膜８５１の側面を絶縁ライナー膜８０４で覆っていることから、下部電極として機能する複数の導電層８０１同士が電気的に短絡されることもない。

次に、本発明の第２の実施形態について説明する。

図６は本発明の第２の実施形態による半導体装置の製造方法を説明するための断面図であり、（ａ）はパターニング前の状態、（ｂ）はパターニング後の状態を示している。尚、以下説明する図面においては、図１（ａ），（ｂ）、図２〜図５及び図１１（ａ），（ｂ）に示した要素と同じ要素には同じ符号を付し、重複する説明は省略することがある。

図６（ａ）に示すように、本実施形態においては、ポリシリコン膜８５１が２層のポリシリコン膜８５１，８５１'に分かれており、これらの間にＳｉ_３Ｎ_４膜８０５が設けられている点において、第１の実施形態と相違している。Ｓｉ_３Ｎ_４膜８０５は、シリンダーホール８１０の深さを規定するための膜であり、容量コンタクトプラグ７００から見た上面の高さはＨである。本実施形態においても、ストッパー膜７８０、ＢＰＳＧ膜７９０Ａ及びＳｉＯ_２膜７９０Ｂの合計膜厚はＨ１である。

本実施形態においては、シリンダーホール８１０を形成する際、ポリシリコン膜８５１、Ｓｉ_３Ｎ_４膜８０５及びポリシリコン膜８５１'の積層膜をマスクとして用いる。その後、ポリシリコン膜８５１'を除去する。このように、本実施形態においても、必要とされる高さＨよりも低い高さＨ１を有するストッパー膜７８０、ＢＰＳＧ膜７９０Ａ及びＳｉＯ_２膜７９０Ｂに対してエッチングを行っていることから、エッチング時のアスペクト比が小さくなる。これにより、抜け不良やボーイングの発生が防止され、歩留まりを向上させることが可能となる。

以下、図７〜図１０を参照しながら本実施形態による半導体装置の製造方法についてより詳細に説明する。

まず、ストッパー膜７８０、ＢＰＳＧ膜７９０Ａ及びＳｉＯ_２膜７９０Ｂを形成した後、図７に示すように、ＳｉＯ_２膜７９０Ｂを覆うように、全面にシリンダーエッチ積層マスク８５０を形成する。上述の通り、シリンダーエッチ積層マスク８５０は、ポリシリコン膜８５１、Ｓｉ_３Ｎ_４膜８０５、ポリシリコン膜８５１'、ＳｉＯ_２膜８５２、非晶質カーボン膜８５３及びＳｉＮ／ＳｉＯＮ積層膜８５４がこの順に積層された構成を有している。ポリシリコン膜８５１とポリシリコン膜８５１'の合計膜厚は、例えば５００ｎｍである。また、Ｓｉ_３Ｎ_４膜８０５の厚さは例えば３０ｎｍである。

次に、シリンダーエッチ積層マスク８５０上にフォトレジスト９１を形成し、フォトリソグラフィー法により、フォトレジスト９１に所望のパターンを形成する。パターニングによりフォトレジスト９１を除去する部分は、その後の工程でシリンダーホール８１０を形成すべき領域に対応する。そして、図８に示すように、パターニングされたフォトレジスト９１をマスクとしてシリンダーエッチ積層マスク８５０をパターニングし、シリンダーホール８１０を形成すべき領域のＳｉＯ_２膜７９０Ｂを露出させる第１開口を形成する。

そして、パターニングされたシリンダーエッチ積層マスク８５０をマスクとして、ＳｉＯ_２膜７９０Ｂ、ＢＰＳＧ膜７９０Ａ及びストッパー膜７８０をエッチングすれば、図９に示すように、容量コンタクトプラグ７００を露出させるシリンダーホール８１０が形成される。つまり、第１開口の下方に連続する第２開口を形成することにより、シリンダーホール８１０が形成される。図９に示すように、かかるエッチングにおいては、高さＨ１のストッパー膜７８０、ＢＰＳＧ膜７９０Ａ及びＳｉＯ_２膜７９０Ｂに対してエッチングを行っていることから、図１１に示したプロトタイプに比べ、エッチング時のアスペクト比が小さくなる。不足分の高さＨ２は、ポリシリコン膜８５１及びＳｉ_３Ｎ_４膜８０５の積層膜によって補われる。

次に、図１０に示すように、ポリシリコン膜８５１'を全て除去した後、全面に絶縁ライナー膜８０４を形成することにより、シリンダーホール８１０の内壁及び底面と、Ｓｉ_３Ｎ_４膜８０５の上面を絶縁ライナー膜８０４で覆う。そして、エッチバックを行うことにより、シリンダーホール８１０底面及びＳｉ_３Ｎ_４膜８０５の上面に形成された絶縁ライナー膜８０４を除去する。これにより容量コンタクトプラグ７００が再び露出し、絶縁ライナー膜８０４はシリンダーホール８１０の内壁にのみ残存した状態となる。

そして、容量絶縁膜８０２及び上部電極８０３を形成した後、層間絶縁膜９００及び保護絶縁膜９３０を形成すれば、本実施形態による半導体装置が完成する。

このように、本実施形態による半導体装置の製造方法では、第１の実施形態による効果に加え、導電層８０１に必要とされる高さＨがＳｉ_３Ｎ_４膜８０５の上面によって定義されるため、高さＨをより高精度に制御することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

９１，９２ フォトレジスト
１００ 半導体基板
２００ 素子分離領域
３００ ワード線
４００ 層間絶縁層
５００ ビット線
７００ 容量コンタクトプラグ
７８０ ストッパー膜
７９０Ａ，７９０Ｂ ＢＰＳＧ膜
８０１ 導電層（下部電極）
８０２ 容量絶縁膜
８０３ 上部電極
８０４ 絶縁ライナー膜
８０５ Ｓｉ_３Ｎ_４膜
８１０ シリンダーホール
８５０ シリンダーエッチ積層マスク
８５１，８５１' ポリシリコン膜
８５２ ＳｉＯ_２膜
８５３ 非晶質カーボン膜
８５４ ＳｉＮ／ＳｉＯＮ積層膜
９００ 層間絶縁膜
９３０ 保護絶縁膜

Claims (8)

1. 絶縁層を形成する工程と、
   前記絶縁層上にマスク膜を形成する工程と、
   前記マスク層に所定のパターンを有する第１開口を形成する工程と、
   前記マスク層をマスクとして前記絶縁層をエッチングすることにより、前記第１開口の下方に連続する第２開口を形成する工程と、
   前記第１開口および前記第２開口の各々の側面に絶縁ライナー膜を形成する工程と、
   前記絶縁ライナー膜の側面を覆う下部電極を形成する工程と、
   前記下部電極の表面を含む全面に容量絶縁膜を形成する工程と、を備える半導体装置の製造方法。
2. 前記絶縁ライナー膜を形成した後、前記下部電極を形成する前に、前記絶縁ライナー膜をエッチバックする工程をさらに備える、請求項１に記載の半導体装置の製造方法。
3. 前記絶縁ライナー膜を形成する工程をＡＬＤ法により行う、請求項２に記載の半導体装置の製造方法。
4. 前記絶縁ライナー膜は窒化シリコンを主成分とする、請求項３に記載の半導体装置の製造方法。
5. 前記絶縁層を形成する工程は、窒化シリコンを主成分とする第１の絶縁層を形成する工程と、前記第１の絶縁層上に酸化シリコンを主成分とする第２の絶縁層を形成する工程を含む、請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
6. 前記マスク層は少なくともポリシリコン膜を含む、請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
7. 前記マスク層を形成する工程は、第１のポリシリコン膜を形成する工程と、前記第１のポリシリコン膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜上に第２のポリシリコン膜を形成する工程とを含む、請求項６に記載の半導体装置の製造方法。
8. 前記第２開口を形成した後、前記絶縁ライナー膜を形成する前に、前記第２のポリシリコン膜を除去する工程をさらに備える、請求項７に記載の半導体装置の製造方法。