JP2011086759A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】１回の導電膜の成膜工程で下部電極を形成することができ、下部電極の電気抵抗が小さく、信頼性が向上し、製造コストが低減した半導体装置を提供する。容量絶縁膜と下部及び上部電極間の接触面積が大きく、キャパシタ容量が大きな半導体装置を提供する。
【解決手段】第１のキャパシタ孔の形成後、第１のキャパシタ孔の上部に第１のマスク材料を埋め込む。第１のキャパシタ孔に位置合わせするようにして、第２のキャパシタ孔を形成する。第１のマスク材料除去後、１回の成膜工程で、第１及び第２のキャパシタ孔内に下部電極を形成する。下部電極上に順に、容量絶縁膜及び上部電極を形成。
【選択図】図９
【解決手段】第１のキャパシタ孔の形成後、第１のキャパシタ孔の上部に第１のマスク材料を埋め込む。第１のキャパシタ孔に位置合わせするようにして、第２のキャパシタ孔を形成する。第１のマスク材料除去後、１回の成膜工程で、第１及び第２のキャパシタ孔内に下部電極を形成する。下部電極上に順に、容量絶縁膜及び上部電極を形成。
【選択図】図９
Description
本発明は、半導体装置及びその製造方法に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリセルは、選択用トランジスタとキャパシタとからなる。近年、微細加工技術の進展によるメモリセルの微細化に伴い、このキャパシタの電荷蓄積量の減少が問題となってきた。
そこで、この問題を解決するため、酸化シリコン膜に開孔したキャパシタ孔内に形成した高アスペクト比の立体型キャパシタを採用されている。しかし、近年、とりわけ微細化の進展に伴って、高アスペクト比のキャパシタ孔の開孔が困難となってきた。このため、特許文献１（特開２００６―２１６６４９号公報）、及び特許文献２（特開２００４―３９６８３号公報）に開示されているように、キャパシタ孔を深さ方向に２回に分けて開孔する技術が開発されている。
特許文献１の技術では、下記工程によりキャパシタを形成している。
（１）第１の層間絶縁膜(酸化シリコン膜)に複数の第１のキャパシタ孔を開孔する。
（２）第１のキャパシタ孔内に第１の導電膜（窒化チタン）を埋め込み、第１のキャパシタ孔外の導電膜を除去する。
（３）第２の層間絶縁膜(酸化シリコン膜)を形成する。
（４）第２の層間絶縁膜に複数の第２のキャパシタ孔を開孔する。
（５）第２のキャパシタ孔内に第２の導電膜（窒化チタン）を埋め込み、第２のキャパシタ孔外の導電膜を除去して下部電極を形成する。
（６）下部電極上に順に、容量絶縁膜及び上部電極を形成する。
（１）第１の層間絶縁膜(酸化シリコン膜)に複数の第１のキャパシタ孔を開孔する。
（２）第１のキャパシタ孔内に第１の導電膜（窒化チタン）を埋め込み、第１のキャパシタ孔外の導電膜を除去する。
（３）第２の層間絶縁膜(酸化シリコン膜)を形成する。
（４）第２の層間絶縁膜に複数の第２のキャパシタ孔を開孔する。
（５）第２のキャパシタ孔内に第２の導電膜（窒化チタン）を埋め込み、第２のキャパシタ孔外の導電膜を除去して下部電極を形成する。
（６）下部電極上に順に、容量絶縁膜及び上部電極を形成する。
他方、特許文献２の技術では、下記工程によりキャパシタを形成している。（１）第１の層間絶縁膜(酸化シリコン膜)に複数の第１のキャパシタ孔を開孔する。
（２）第１のキャパシタ孔をＳＯＧ膜で埋め込み、第１のキャパシタ孔外のＳＯＧ膜を除去する。
（３）第２の層間絶縁膜(酸化シリコン膜)を形成する。
（４）第２の層間絶縁膜に複数の第２のキャパシタ孔を開孔した後、ＳＯＧ膜を除去する。
（５）深さ方向に連結された第１のキャパシタ孔と第２のキャパシタ孔の内部に導電膜（窒化チタン）を埋め込んで下部電極を形成する。
（６）下部電極上に順に、容量絶縁膜及び上部電極を形成する。
（２）第１のキャパシタ孔をＳＯＧ膜で埋め込み、第１のキャパシタ孔外のＳＯＧ膜を除去する。
（３）第２の層間絶縁膜(酸化シリコン膜)を形成する。
（４）第２の層間絶縁膜に複数の第２のキャパシタ孔を開孔した後、ＳＯＧ膜を除去する。
（５）深さ方向に連結された第１のキャパシタ孔と第２のキャパシタ孔の内部に導電膜（窒化チタン）を埋め込んで下部電極を形成する。
（６）下部電極上に順に、容量絶縁膜及び上部電極を形成する。
上記のように特許文献１及び２の技術では、２段のキャパシタ孔を深さ方向に連結することで高アスペクトのキャパシタを得ている。
しかしながら、発明者らの検討によると、特許文献１及び２の技術には以下の問題があることがわかった。
特許文献１の技術では、第１の導電膜と第２の導電膜の接続部の接触電気抵抗を安定して小さく保持できないという問題があった。特に、微細化が進展した現在では、第１のキャパシタ孔と第２のキャパシタ孔の開孔にかかわるフォトリソグラフィー工程におけるアライメントずれの影響も大きくなる。このため、第２のキャパシタ孔の底部の残渣の除去も困難となる。この結果、この問題はより顕著となる。
さらに、導電膜は、工程あたりのコストが大きいＣＶＤ法により形成される。このため、特許文献１の技術のように導電膜の形成工程数が増加することはコスト面で問題があった。
他方、特許文献２の技術では、導電膜の形成工程は１回であるが別の問題が存在した。すなわち、ＳＯＧ膜を除去する工程では、ウエットエッチング法あるいはドライエッチング法が用いられる（特許文献２にはこの点について明記されていないが、当業者の技術常識からはウエットエッチング法あるいはドライエッチング法が用いられるものと認められる。）。しかし、層間絶縁膜に対してＳＯＧ膜のみを選択的にエッチングすることは困難であった。このため、特許文献２に記載のキャパシタは、加工が困難であった。
したがって、下部電極を形成する際に、導電膜を１回の成膜で形成でき、また、連結した第１のキャパシタ孔と第２のキャパシタ孔を容易に形成できる半導体装置及びその製造方法が必要であった。
一実施形態は、
第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜内に、第１のキャパシタ孔を形成する工程と、
前記第１のキャパシタ孔の上部に、第１のマスク材料を埋め込む工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜内に、前記第１のキャパシタ孔に位置合わせして第２のキャパシタ孔を形成する工程であって、前記第１のマスク材料が露出するまで前記第２のキャパシタ孔を形成する工程と、
前記第１のマスク材料を除去する工程と、
前記第１及び第２のキャパシタ孔内に、下部電極を形成する工程と、
前記第１及び第２の層間絶縁膜を除去する工程と、
前記下部電極の露出した表面上に順に、容量絶縁膜及び上部電極を形成する工程と、
を有するキャパシタを備えた半導体装置の製造方法に関する。
第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜内に、第１のキャパシタ孔を形成する工程と、
前記第１のキャパシタ孔の上部に、第１のマスク材料を埋め込む工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜内に、前記第１のキャパシタ孔に位置合わせして第２のキャパシタ孔を形成する工程であって、前記第１のマスク材料が露出するまで前記第２のキャパシタ孔を形成する工程と、
前記第１のマスク材料を除去する工程と、
前記第１及び第２のキャパシタ孔内に、下部電極を形成する工程と、
前記第１及び第２の層間絶縁膜を除去する工程と、
前記下部電極の露出した表面上に順に、容量絶縁膜及び上部電極を形成する工程と、
を有するキャパシタを備えた半導体装置の製造方法に関する。
他の実施形態は、
段差部を有する下部電極と、
前記下部電極上に順に設けられた容量絶縁膜及び上部電極と、
を有するキャパシタを備えた半導体装置に関する。
段差部を有する下部電極と、
前記下部電極上に順に設けられた容量絶縁膜及び上部電極と、
を有するキャパシタを備えた半導体装置に関する。
第１のキャパシタ孔の上部にのみマスク材料を埋め込んだ状態で、第２のキャパシタ孔を形成することにより、後の工程で容易にマスク材料を除去することができる。
下部電極を、１回の導電膜の成膜工程で形成することができる。この結果、下部電極の電気抵抗を安定して小さく保つことができ、半導体装置の信頼性が向上すると共に歩留りが向上する。また、半導体装置の製造にかかわるコストを低減することができる。
段差部を有するキャパシタとすることにより、容量絶縁膜と下部及び上部電極間の接触面積を増大させて、キャパシタ容量を増加させることができる。
本発明の半導体装置の製造方法では順に、上部に第１のマスク材料が埋め込まれた第１のキャパシタ孔を有する第１の層間絶縁膜、第２のキャパシタ孔を有する第２の層間絶縁膜を形成する。この後、第１のマスク材料を除去する。これにより、第１のキャパシタ孔及び第２のキャパシタ孔が連通して、一つのキャパシタ孔を構成する。この後、この連通した第１及び第２のキャパシタ孔内に、一回の工程で下部電極を成膜する。次に、下部電極の表面を覆うように順に、容量絶縁膜及び上部電極を形成する。
このように、本発明の半導体装置の製造方法では、２段階に分けて第１及び第２のキャパシタ孔を形成するため、アスペクト比の大きなキャパシタ孔を形成することができる。第１のキャパシタ孔の上部にのみ第１のマスク材料を埋め込むため、後の工程で容易に第１のマスク材料を除去することができる。
１回の成膜工程によりキャパシタ孔内に下部電極を成膜しているため、複数回に分けて下部電極を成膜した場合のように、下部電極の導電抵抗が大きくなるといったことがない。この結果、下部電極が安定した低い導電抵抗を示すキャパシタを備えた半導体装置を提供することができる。また、半導体装置の信頼性が向上すると共に歩留りが向上する。更に、半導体装置の製造コストを低減することができる。
本発明の半導体装置は、キャパシタが段差部を有する。この結果、容量絶縁膜と下部及び上部電極間の接触面積を増大させて、キャパシタ容量を増加させることができる。
以下では、実施例を用いて、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。また、下記では便宜上、複数の実施例に分割して説明する。しかし、特に明示した場合及び原理的に不可能な場合を除き、それらは互いに無関係なものではなく一方は他方の一部または全部の変形例の関係にある。
（第１の実施例）
図１乃至図１０を参照して、第１の実施例の半導体装置及びその製造方法を説明する。図１乃至図１０は、半導体装置のメモリセルの形成方法を工程順に示す縦断面図である。
図１乃至図１０を参照して、第１の実施例の半導体装置及びその製造方法を説明する。図１乃至図１０は、半導体装置のメモリセルの形成方法を工程順に示す縦断面図である。
シリコン基板１の主面を分離絶縁膜２によって区画した。ゲート酸化膜３、ゲート電極４、拡散層領域５，６、ポリシリコンプラグ１１，１１ａ、層間絶縁膜２１（酸化シリコン膜）、絶縁膜３１（窒化シリコン膜）、ビット線８を形成した。この後、ビット線８の上に層間絶縁膜２２（酸化シリコン膜）を形成した。
次に、層間絶縁膜２２内にコンタクト孔を開孔して、該コンタクト孔の底面部分にポリシリコンプラグ１１の表面を露出させた。コンタクト孔にチタン膜、窒化チタン膜とタングステン膜を埋め込んだ。この後、コンタクト孔外のチタン膜と窒化チタン膜とタングステン膜をＣＭＰ法により除去して、金属プラグ１２を形成した（図１）。なお、ビット線８は、図１では模式的にその一部を示している。同様に、以下の図面でも、ビット線は模式的にその一部を示す。
次に、層間絶縁膜３２として窒化シリコン膜と、第１の層間絶縁膜２３として厚さ１μｍの酸化シリコン膜とを順次、形成した（図２）。
次に、フォトリソグラフィー技術とドライエッチング技術により、第１の層間絶縁膜２３と窒化シリコン膜３２に第１のキャパシタ孔９１を開孔した。これにより、第１のキャパシタ孔９１の孔底に金属プラグ１２を露出させた（図３）。
次に、第１のキャパシタ孔９１の一部（上部）を埋込むようにカーボン膜８１（第１のマスク材料に相当する）を形成した。カーボン膜は、原料ガスとしてプロピレン（Ｃ3Ｈ6）、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）を用いて、平行平板型プラズマＣＶＤ装置を用いて成膜した。この後、ＣＭＰ法により第１のキャパシタ孔９１外のカーボン膜を除去した（図４）。
次に、第２の層間絶縁膜２４として厚さ１μｍの酸化シリコン膜を形成した。フォトリソグラフィー技術とドライエッチング技術により、第２の層間絶縁膜２４内に、第１のキャパシタ孔９１に位置合わせするようにして第２のキャパシタ孔９２を開孔して、孔底にカーボン膜８１を露出させた（図５）。なお、この際、第１のキャパシタ孔９１と第２のキャパシタ孔９２の境界部分には、段差４０が形成された。
次に、酸素を用いたプラズマアッシング法により、カーボン膜８１を除去した（図６）。このカーボン膜は第１のキャパシタ孔９１の上部にのみ埋め込まれ、また、材料がカーボンであるため、アッシングにより容易に除去することができた。また、この際、第１及び第２のキャパシタ孔９１，９２や、金属プラグ１２の上部が変質したり、それらの表面に残渣が生じたりすることはなかった。
次に、ＣＶＤ法により、下部電極として第１の窒化チタン膜５１を、第１のキャパシタ孔９１及び第２のキャパシタ孔９２を埋め込むように成膜した。つづいて、第２のキャパシタ孔９２の外の第１の窒化チタン膜５１を除去した（図７）。
次に、ウエットエッチング法により、第１の層間絶縁膜２３と第２の層間絶縁膜２４を除去して、２段の柱状の下部電極５１を得た（図８）。この下部電極５１は、第１のキャパシタ孔９１と第２のキャパシタ孔９２の境界に相当する部分に、段差部４１を有する。
次に、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；原子層堆積）法により、容量絶縁膜として酸化アルミニウム膜と酸化ジルコニウム膜の積層膜５２を成膜した。つづいて、ＣＶＤ法により、上部電極として第２の窒化チタン膜とポリシリコン膜の積層膜５３をそれぞれ成膜した。成膜した上部電極５３と容量絶縁膜５２を加工した。つづいて、層間絶縁膜（酸化シリコン膜）２５を形成した後、必要な層間絶縁膜、接続プラグ、配線など（いずれも図示せず）を形成して半導体装置を得た（図９）。図１０は、図９の半導体装置のＡ−Ａ’方向の断面図である。なお、図９では２つのキャパシタしか示していないが、図１０では模式的に多数のキャパシタを示している。また、図１０中の点線部分は、キャパシタの下の活性領域９を表している。
この半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成し、複数のメモリセルを有する。各メモリセルは、図９に示すように、ＭＯＳトランジスタと、各ＭＯＳトランジスタに、コンタクトプラグ１１及び１２を介して接続されたキャパシタとから概略構成されている。なお、図９では、２つのＭＯＳトランジスタの間で、ソース領域又はドレイン領域６が共通化されており、２つのメモリセルが示されている。
本実施例では、第１のキャパシタ孔９１の上部にのみ、第１のマスク材料としてカーボン膜８１を埋め込んでいる。このため、アッシングにより容易にカーボン膜８１を除去することができる。この結果、プロセスマージンを確保することができ、半導体装置の製造コストを低減することができる。
また、下部電極５１を、１回の成膜工程で形成することができる。この結果、下部電極５１の電気抵抗を安定して小さく保つことができ、半導体装置の信頼性が向上すると共に歩留りが向上する。また、半導体装置の製造にかかわるコストを低減することができる。
段差部４１を有するキャパシタとすることにより、容量絶縁膜５２と下部電極５１及び上部電極５３間の接触面積を増大させて、キャパシタ容量を増加させることができる。
（第２の実施例）
図１１乃至図２０を参照して、第２の実施例の半導体装置及びその製造方法を説明する。図１１乃至図２０は、半導体装置のメモリセルの形成方法を工程順に示す縦断面図である。本実施例と第１の実施例との違いは、下部電極の変形や倒壊を防ぐ目的で、複数のキャパシタの下部電極の間に、窒化シリコン膜からなる梁３３を設けたことである。
図１１乃至図２０を参照して、第２の実施例の半導体装置及びその製造方法を説明する。図１１乃至図２０は、半導体装置のメモリセルの形成方法を工程順に示す縦断面図である。本実施例と第１の実施例との違いは、下部電極の変形や倒壊を防ぐ目的で、複数のキャパシタの下部電極の間に、窒化シリコン膜からなる梁３３を設けたことである。
まず、第１の実施例と同様の方法により、シリコン基板１上にゲート酸化膜３、ゲート電極４、拡散層領域５，６、ポリシリコンプラグ１１，１１ａ、層間絶縁膜（酸化シリコン膜）２１，２２、３２、絶縁膜（窒化シリコン膜）３１、ポリシリコンプラグ１１、金属プラグ１２、第１の層間絶縁膜２３、第１のキャパシタ孔９１、カーボン膜８１を形成した（図４）。
次に、第２の層間絶縁膜２４として厚さ１μｍの酸化シリコン膜と窒化シリコン膜３３（第３の絶縁膜に相当する）を形成した。フォトリソグラフィー技術とドライエッチング技術により、第１のキャパシタ孔９１に位置合わせするようにして、第２の層間絶縁膜２４及び窒化シリコン膜３３内に第２のキャパシタ孔９２を開孔して、孔底にカーボン膜８１を露出させた（図１１）。
つづいて、酸素を用いたプラズマアッシング法により、カーボン膜８１を除去した（図１２）。図１３は、図１２の半導体装置の上面図である。なお、図１３中の点線部分は、第１のキャパシタ孔９１の底面及び活性領域９を表している。
次に、ＣＶＤ法により、第１のキャパシタ孔９１及び第２のキャパシタ孔９２を埋め込むように、下部電極として第１の窒化チタン膜５１を成膜した。つづいて、第２のキャパシタ孔９２の外の第１の窒化チタン膜５１を除去して２段の柱が連結された下部電極５１を得た（図１４）。図１５は、図１４の半導体装置の上面図である。図１４に示すように、この下部電極５１は、段差部４１を有する。
次に、フォトリソグラフィー技術とドライエッチング技術により窒化シリコン膜３３の一部を除去して窓８６を形成した（図１６）。図１７は、図１６の半導体装置の上面図である。フッ化水素酸（ＨＦ）を用いたウエットエッチング法により、第１の層間絶縁膜２３と第２の層間絶縁膜２４を除去して２段の柱状の下部電極５１を得た（図１８）。図１９は、図１８の半導体装置の上面図である。なお、図１９中の点線部分は、下部電極５１の底面及び活性領域９を表している。この際、エッチング液（ＨＦ）は窒化シリコン膜３３に形成された窓８６を通して窒化シリコン膜３３の下部まで侵入するため、第１のキャパシタ層間膜２３と第２の層間絶縁膜２４は全て除去された。また、この際、図１９に示すように、隣りあう下部電極５１の間には窒化シリコン膜３３が設けられているため、下部電極５１が接触または倒壊しないように支える梁として機能した。
次に、第１の実施例と同様にして、容量絶縁膜５２、上部電極５３、層間絶縁膜、接続プラグ、配線など(いずれも図示せず)を形成して半導体装置を得た（図２０）。
本実施例に示したように、本発明は、梁を有するキャパシタにも適用できる。本実施例では、図１８及び１９に示すように、複数のキャパシタの下部電極間に、窒化シリコン膜３３からなる梁が設けられている。このため、層間絶縁膜２３、２４を除去して下部電極５１を露出させたときに、キャパシタの倒壊を効果的に防止することができる。この結果、半導体装置の歩留りを向上させて、半導体装置の製造コストを低減することができる。
（第３の実施例）
図２１乃至図３１を参照して、第３の実施例の半導体装置及びその製造方法を説明する。図２１乃至図３１は、半導体装置のメモリセルの形成方法を工程順に示す縦断面図である。本実施例の、第２の実施例との違いは、キャパシタの電荷蓄積容量を増加させるために下部電極の両面を電極として機能させた、クラウン型のキャパシタを形成することである。
図２１乃至図３１を参照して、第３の実施例の半導体装置及びその製造方法を説明する。図２１乃至図３１は、半導体装置のメモリセルの形成方法を工程順に示す縦断面図である。本実施例の、第２の実施例との違いは、キャパシタの電荷蓄積容量を増加させるために下部電極の両面を電極として機能させた、クラウン型のキャパシタを形成することである。
まず、第１、及び第２の実施例と同様の方法により、シリコン基板１上にゲート酸化膜３、ゲート電極４、拡散層領域５，６、ポリシリコンプラグ１１，１１ａ、層間絶縁膜（酸化シリコン膜）２１，２２、３２、絶縁膜（窒化シリコン膜）３１、ポリシリコンプラグ１１、金属プラグ１２、第１の層間絶縁膜２３、第１のキャパシタ孔９１、第２のキャパシタ孔９２を形成した（図１２）。
次に、ＣＶＤ法により、下部電極として厚さ１０ｎｍの第１の窒化チタン膜５１を、第１のキャパシタ孔９１及び第２のキャパシタ孔９２の側面に沿うように成膜した（図２１）。
次に、第２のキャパシタ孔９２の一部（上部）の第１の窒化チタン膜５１の内側を埋込むようにカーボン膜８２（第２のマスク材料に相当する）を形成した。つづいて、ＣＭＰ法により、第２のキャパシタ孔９２外のカーボン膜８２、及び第２のキャパシタ孔９２外の第１の窒化チタン膜５１を除去した（図２２）。この際、第１のキャパシタ孔９１及び第２のキャパシタ孔９２の内壁に沿って凹状の下部電極５１が形成された。図２３は、図２２の半導体装置の上面図である。なお、図２３中の点線部分は、活性領域９を表している。
次に、フォトリソグラフィー技術とドライエッチング技術により、窒化シリコン膜３３（第３の絶縁膜に相当する）の一部を除去して窓８６を形成した（図２４）。図２５は、図２４の半導体装置の上面図である。
次に、酸素を用いたプラズマアッシング法により、カーボン膜８２を除去した（図２６）。図２７は、図２６の半導体装置の上面図である。なお、図２７中の点線は、第１のキャパシタ孔９１の底面を表す。このカーボン膜８２は第２のキャパシタ孔９２の上部にのみ埋め込まれ、材料がカーボンであるため、アッシングにより容易に除去することができた。また、この際、下部電極５１が変質したり、それらの表面に残渣が生じたりすることはなかった。
つづいて、エッチング液としてフッ化水素酸（ＨＦ）を用いたウエットエッチング法により、第１の層間絶縁膜２３と第２の層間絶縁膜２４を除去して２段の凹状の下部電極５１を得た（図２８）。図２９は、図２８の半導体装置の上面図である。図２８に示すように、この下部電極５１は段差部４１を有する。
次に、第１の実施例と同様にして、容量絶縁膜５２、上部電極５３、層間絶縁膜、接続プラグ、配線など(いずれも図示せず)を形成して半導体装置を得た（図３０）。図３１は、図３０の半導体装置のＡ−Ａ’方向の断面図である。なお、図３１中の点線部分は、活性領域９を表す。本実施例のように、本発明は、下部電極の両面を電極として機能させたクラウン型キャパシタにも適用できる。
本実施例では、凹状の下部電極５１の内外表面上に容量絶縁膜及び上部電極を形成した、クラウン構造のキャパシタを形成することができる。この結果、容量絶縁膜５２と下部電極５１及び上部電極５３間の接触面積を増大させて、キャパシタ容量を増加させることができる。また、一般的に、クラウン構造のキャパシタは下部電極５１の形成時に、下部電極５１が倒壊しやすくなる。しかし、本実施例では、図２９及び３０に示すように、隣り合う２つのキャパシタ間以外の部分に、窒化シリコン膜３３からなる梁が設けられている。このため、下部電極５１の倒壊を効果的に防止することができる。この結果、半導体装置の歩留りを向上させて、半導体装置の製造コストを低減することができる。
１ シリコン基板
２ 分離絶縁膜
３ ゲート絶縁膜
４ ゲート電極
５，６ 拡散層領域
８ ビット線
９ 活性領域
１１，１１ａ ポリシリコンプラグ
１２ 金属プラグ
２１，２２，２５ 層間絶縁膜
２３ 第１の層間絶縁膜
２４ 第２の層間絶縁膜
３１ 絶縁膜
３２ 層間絶縁膜
３３ 梁
４０ 段差
４１ 段差部
５１ 下部電極
５２ 容量絶縁膜
５３ 上部電極
８１，８２ カーボン膜
８６ カーボン膜
９１ 第１のキャパシタ孔
９２ 第２のキャパシタ孔
２ 分離絶縁膜
３ ゲート絶縁膜
４ ゲート電極
５，６ 拡散層領域
８ ビット線
９ 活性領域
１１，１１ａ ポリシリコンプラグ
１２ 金属プラグ
２１，２２，２５ 層間絶縁膜
２３ 第１の層間絶縁膜
２４ 第２の層間絶縁膜
３１ 絶縁膜
３２ 層間絶縁膜
３３ 梁
４０ 段差
４１ 段差部
５１ 下部電極
５２ 容量絶縁膜
５３ 上部電極
８１，８２ カーボン膜
８６ カーボン膜
９１ 第１のキャパシタ孔
９２ 第２のキャパシタ孔
Claims (13)
- 第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜内に、第１のキャパシタ孔を形成する工程と、
前記第１のキャパシタ孔の上部に、第１のマスク材料を埋め込む工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜内に、前記第１のキャパシタ孔に位置合わせして第２のキャパシタ孔を形成する工程であって、前記第１のマスク材料が露出するまで前記第２のキャパシタ孔を形成する工程と、
前記第１のマスク材料を除去する工程と、
前記第１及び第２のキャパシタ孔内に、下部電極を形成する工程と、
前記第１及び第２の層間絶縁膜を除去する工程と、
前記下部電極の露出した表面上に順に、容量絶縁膜及び上部電極を形成する工程と、
を有するキャパシタを備えた半導体装置の製造方法。 - 前記第１のマスク材料は、カーボンであり、
前記第１のマスク材料を除去する工程において、アッシングにより第１のマスク材料を除去する請求項１に記載の半導体装置の製造方法。 - 前記第２のキャパシタ孔を形成する工程において、
前記第１のキャパシタ孔と第２のキャパシタ孔の境界で段差が生じるように前記第２のキャパシタ孔を形成する請求項１又は２に記載の半導体装置の製造方法。 - 前記下部電極を形成する工程において、
前記第１及び第２のキャパシタ孔内を埋め込むように柱状の下部電極を形成する請求項１〜３の何れか１項に記載の半導体装置の製造方法。 - 更に、
前記第２の層間絶縁膜を形成する工程と第２のキャパシタ孔を形成する工程の間に、前記第２の層間絶縁膜上に第３の絶縁膜を形成する工程と、
前記下部電極を形成する工程と前記第１及び第２の層間絶縁膜を除去する工程の間に、複数の前記下部電極の間に一部の第３の絶縁膜を残留させるように前記第３の絶縁膜を除去して、第３の絶縁膜から構成される梁を形成する工程と、
を有し、
前記第１のキャパシタ孔を形成する工程において、複数の前記第１のキャパシタ孔を形成し、
前記第２のキャパシタ孔を形成する工程において、前記第３の絶縁膜及び第２の層間絶縁膜内に、複数の前記第２のキャパシタ孔を形成し、
前記下部電極を形成する工程において、複数の前記下部電極を形成し、
前記第１及び第２の層間絶縁膜を除去する工程において、残留した第３の絶縁膜をマスクに用いたエッチングにより前記第１及び第２の層間絶縁膜を除去する、請求項４に記載の半導体装置の製造方法。 - 前記下部電極を形成する工程において、
前記第１及び第２のキャパシタ孔の内壁上に凹状の下部電極を形成する請求項１〜３の何れか１項に記載の半導体装置の製造方法。 - 更に、
前記第２の層間絶縁膜を形成する工程と第２のキャパシタ孔を形成する工程の間に、前記第２の層間絶縁膜上に第３の絶縁膜を形成する工程と、
前記下部電極を形成する工程と前記第１及び第２の層間絶縁膜を除去する工程の間に、下記（ａ）〜（ｃ）の工程を有し、
（ａ）前記第２のキャパシタ孔の上部に第２のマスク材料を埋め込む工程、
（ｂ）複数の前記下部電極の間に一部の第３の絶縁膜を残留させるように前記第３の絶縁膜を除去して、第３の絶縁膜から構成される梁を形成する工程、
（ｃ）前記第２のマスク材料を除去する工程、
前記第１のキャパシタ孔を形成する工程において、複数の前記第１のキャパシタ孔を形成し、
前記第２のキャパシタ孔を形成する工程において、前記第３の絶縁膜及び第２の層間絶縁膜内に、複数の前記第２のキャパシタ孔を形成し、
前記下部電極を形成する工程において、複数の前記下部電極を形成し、
前記第１及び第２の層間絶縁膜を除去する工程において、残留した第３の絶縁膜をマスクに用いたエッチングにより前記第１及び第２の層間絶縁膜を除去する、請求項６に記載の半導体装置の製造方法。 - 前記第１の層間絶縁膜を形成する工程の前に更に、
ソース／ドレイン領域を有するトランジスタを形成する工程と、
前記ソース／ドレイン領域の一方に接続されるようにビット線を形成する工程と、
前記ソース／ドレイン領域の他方に接続されるようにコンタクトプラグを形成する工程と、
を有し、
前記第１のキャパシタ孔を形成する工程において、
前記コンタクトプラグに対応する位置に前記第１のキャパシタ孔を形成する請求項１〜７の何れか１項に記載の半導体装置の製造方法。 - 段差部を有する下部電極と、
前記下部電極上に順に設けられた容量絶縁膜及び上部電極と、
を有するキャパシタを備えた半導体装置。 - 前記下部電極は、柱状の下部電極であり、
前記容量絶縁膜及び上部電極は、前記柱状の下部電極の表面を覆うように設けられた請求項９に記載の半導体装置。 - 前記下部電極は、凹状の下部電極であり、
前記容量絶縁膜及び上部電極は、前記凹状の下部電極の表面を覆うように設けられた請求項９に記載の半導体装置。 - 複数の前記キャパシタを有し、
更に、
複数のキャパシタの間に設けられた梁を有する請求項９〜１１の何れか１項に記載の半導体装置。 - 更に、
ソース／ドレイン領域を有するトランジスタと、
前記ソース／ドレイン領域の一方に接続されたビット線と、
を有し、
前記ソース／ドレイン領域の他方は、前記キャパシタの下部電極に接続され、
前記キャパシタ及びトランジスタは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルを構成する請求項９〜１２の何れか１項に記載の半導体装置。
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