JP2009140970A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】キャパシタホールの形成時におけるキャパシタホールのアスペクト比の上昇を抑制するとともに、容量電極面積を大きくすることが可能な半導体装置を提供する。
【解決手段】中空柱状の基端側下部電極膜１０と、基端側下部電極膜１０の中空部１０ｅの下部に充填された金属プラグ２３と、基端側下部電極膜１０の中空部１０ｅの上部にはめ込まれるように重ね合わされた中空柱状の先端側下部電極膜１５と、基端側下部電極膜１０及び先端側下部電極膜１５の各外周面１０ｄ、１５ａと先端側下部電極膜１５の内周面１５ｂとをそれぞれ覆うように順次積層された誘電体膜１７及び上部電極膜１８と、基端側下部電極膜１０の外周面上端部１０ｂに形成され、隣接する基端側下部電極膜１０同士を結合するサイドウォール部２４と、から構成されているキャパシタ４０を有する半導体装置を提供する。
【選択図】図１２

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルは、トランジスタとキャパシタとで構成される。キャパシタは、下部電極、誘電体膜および上部電極とで構成され、ＤＲＡＭのサイズを縮小するに従い、キャパシタの占有面積も小さくなっている。この限られた占有面積の中で一定量の静電容量を確保する為には、キャパシタの電極構造を３次元化して電極の表面積を増やすことが有効であるが、近年の半導体の微細化技術の進展に伴い、ＤＲＡＭ素子においては、必要な容量電極面積を確保することが難しくなっている（特許文献１〜３を参照）。
一般的なＤＲＡＭ素子のキャパシタの形成手法としては、層間絶縁膜を形成してからドライエッチングによってキャパシタホール（貫通孔）を形成し、このキャパシタホール内部に下部電極、誘電体膜及び上部電極を順次形成する方法が知られているが、ＤＲＡＭの微細化に伴いキャパシタホールのアスペクト比が高くなっており、キャパシタホールを形成するためのドライエッチング加工が難しくなっている。なぜなら、キャパシタホールの形成のためのエッチングが進行してゆくにつれて、加工底面へのエッチングガスの到達確率が低下しエッチング速度が低下してゆく。このように、実効アスペクト比の極端な増加が、イオンエネルギーの低下、エッチング速度の低下を加速し、さらにはエッチング反応が進行しないエッチストップを引き起こしてしまう。
そのため、容量下部電極面積を拡大する技術が知られている。この方法では、まず図１３に示すように、容量コンタクトプラグ３１が形成されてなる層間絶縁膜３０上に、ポリシリコンからなる容量電極パッド３２を形成し、容量電極パッド３２を覆うようにエッチングストッパとなるシリコン窒化膜３３を形成する。そして、シリコン窒化膜３３上に層間絶縁膜３４を形成する。
続いて、図１４に示すように、ドライエッチングによって層間絶縁膜３４及びシリコン窒化膜３３に貫通孔３５（キャパシタホール）を設け、容量電極パッド３２を露出させる。更に、ウェットエッチングにより容量電極パッド３２を除去し、容量コンタクトプラグ３１を露出させる。
その後、図１５に示すように、キャパシタホール３５に下部電極３６、容量膜３７、上部電極３８を形成し、層間絶縁膜上に共通電極３９、４０を形成する。容量電極パッド３２をあらかじめ形成してからウエットエッチングで除去し、下部電極３６の下部を膨出するように形成することで、下部電極面積の拡大を図っている。
特開平１１−２０４７５３号公報 特開２００６−３２４３６３号公報 特開２００７−８１１８９号公報
しかしながら、このような下部電極の電極面積を増大させる方法は、クラウン型のキャパシタに適用するには必ずしも好適ではなかった。すなわち、クラウン型のキャパシタを形成する場合には、層間絶縁膜を除去して下部電極の外周面を露出させる必要があるが、下部電極の下部の外周部分がシリコン窒化膜３３によって完全に覆われているため、下部電極の外周面の全面を容量電極として用いることが難しいといった問題があった。
本発明は、上記事情に鑑みてなされたものであり、キャパシタホールの形成時におけるキャパシタホールのアスペクト比の上昇を抑制するとともに、容量電極面積を大きくすることが可能な半導体装置の製造方法及び半導体装置を提供することを目的とする。
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体装置は、容量コンタクトプラグが上面に露出されてなる層間絶縁膜の前記上面上に形成されたキャパシタを有する半導体装置であって、前記キャパシタが、前記容量コンタクトプラグ上に形成された中空部を有する中空柱状の基端側下部電極膜と、前記基端側下部電極膜の前記中空部の下部に充填された金属プラグと、前記基端側下部電極膜の前記中空部の上部にはめ込まれるように重ね合わされた中空柱状の先端側下部電極膜と、前記基端側下部電極膜及び前記先端側下部電極膜の各外周面と前記先端側下部電極膜の内周面とをそれぞれ覆うように順次積層された誘電体膜及び上部電極膜と、から構成されていることを特徴とする。
また、本発明の半導体装置においては、前記基端側下部電極膜の外周面上端部に形成され、隣接する前記基端側下部電極膜同士を結合するサイドウォール部が更に備えられていることが好ましい。
上記の半導体装置によれば、基端側下部電極膜の中空部の下部に金属プラグが充填され、更に基端側下部電極膜の中空部の上部にはめ込まれるように中空柱状の先端側下部電極膜が重ね合わされているので、基端側下部電極膜及び先端側下部電極膜の強度を高めることができ、電極膜の強度不足によるキャパシタの倒壊を防止できる。
また、基端側下部電極膜及び先端側下部電極膜の各外周面と、先端側下部電極膜の内周面とをそれぞれ覆うように誘電体膜及び上部電極膜が順次積層されているので、各下部電極膜の電極面積を広く確保することができ、キャパシタの静電容量を高めることができる。
更に、隣接する基端側下部電極膜同士を結合するサイドウォール部が備えられているので、キャパシタの倒壊を確実に防止できる。
次に、本発明の半導体装置の製造方法は、容量コンタクトプラグが上面に露出されてなる層間絶縁膜の前記上面上に、第１犠牲絶縁膜を形成するとともに、前記第１犠牲絶縁膜に第１キャパシタホールを設けて前記容量コンタクトプラグを露出させる工程と、前記第１キャパシタホールの内壁面に基端側下部電極膜を形成するとともに、前記第１キャパシタホールを金属プラグによって埋める工程と、前記第１犠牲絶縁膜の上面をエッチバックして前記基端側下部電極膜の外周面上端部を露出させるとともに、前記外周面上端部にエッチングストッパ用のサイドウォール部を形成する工程と、前記第１犠牲絶縁膜、前記基端側下部電極膜及び前記サイドウォール部を覆うように第２犠牲絶縁膜を形成する工程と、前記サイドウォール部をエッチンングストッパとして前記第２犠牲絶縁膜に第２キャパシタホールを設けるとともに、前記第２キャパシタホールの底部に露出した前記金属プラグの一部をエッチング除去することにより、基端側下部電極膜の内周面上端部を露出させる工程と、前記第２キャパシタホールの内壁面及び前記基端側下部電極膜の前記内周面上端部を覆うように、先端側下部電極膜を形成する工程と、前記第１犠牲絶縁膜及び前記第２犠牲絶縁膜をウエットエッチングで除去することにより、前記基端側下部電極膜及び前記先端側下部電極膜の各外周面を露出させる工程と、前記基端側下部電極膜及び前記先端側下部電極膜の各外周面と、前記先端側下部電極膜の内周面をそれぞれ覆うように誘電体膜及び上部電極膜を順次積層する工程と、を具備してなることを特徴とする。
また、本発明の半導体装置の製造方法においては、前記基端側下部電極膜の前記外周面上端部にエッチングストッパ用のサイドウォールを形成する際に、隣接するサイドウォール同士を結合して結合部を形成すると同時に、結合部を除いた部分を空隙部とし、前記第１犠牲絶縁膜及び前記第２犠牲絶縁膜をウエットエッチングで除去する際に、前記空隙部にウエットエッチング用のエッチング液を流通させることが好ましい。
上記の半導体装置の製造方法によれば、第１犠牲絶縁膜に第１キャパシタホールを形成し、第２犠牲絶縁膜に第２キャパシタホールを形成するため、結果的にアスペクト比が大きなキャパシタホールを２回の工程に渡って形成することになり、各キャパシタホールを安定して形成することができる。 また、金属プラグの一部をエッチングすることで金属プラグが残され、これにより基端側下部電極膜及び先端側下部電極膜の強度が高められ、電極膜の強度に優れたキャパシタを形成できる。
更に、第２キャパシタホールの形成時に、サイドウォールをエッチングストッパとして利用するので、第２キャパシタホール形成後の金属プラグの一部をエッチングする際にサイドウォールがセルフアライン構造となり、第１キャパシタホールと第２キャパシタホールの位置合わせが容易になる。
また、上記の半導体装置の製造方法によれば、隣接するサイドウォール同士を結合して結合部を形成すると同時に、結合部を除いた部分を空隙部とし、第１犠牲絶縁膜及び第２犠牲絶縁膜をウエットエッチングで除去する際に、空隙部にウエットエッチング用のエッチング液を流通させるので、特に第１犠牲絶縁膜を容易に除去することが可能になる。
また、隣接するサイドウォール同士を結合して結合部を形成することで、倒壊することのない安定性に優れたキャパシタを形成できる。
本発明によれば、キャパシタホールの形成時におけるキャパシタホールのアスペクト比の上昇を抑制するとともに、容量電極面積を大きくすることが可能な半導体装置の製造方法及び半導体装置を提供できる。
以下、本発明の実施の形態である半導体装置及び半導体装置の製造方法について、図面を参照して説明する。尚、以下の説明において参照する図は、本実施形態の半導体装置及び半導体装置の製造方法を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置及び半導体装置の製造方法における各部の寸法関係とは異なる場合がある。
＜半導体装置の製造方法＞
図１〜図１２を参照して、本実施形態の半導体装置の製造方法の一例について説明する。
本実施形態の半導体装置の製造方法は、層間絶縁膜上にキャパシタ用の第１犠牲絶縁膜を形成するとともに、第１犠牲絶縁膜に第１キャパシタホールを設ける工程と、第１キャパシタホールに基端側下部電極膜を形成するとともに、第１キャパシタホールを金属プラグによって埋める工程と、第１犠牲絶縁膜の上面をエッチバックするとともに、基端側下部電極膜にエッチングストッパ用のサイドウォール部を形成する工程と、第２犠牲絶縁膜を形成する工程と、第２犠牲絶縁膜に第２キャパシタホールを設けるとともに、金属プラグの一部をエッチング除去する工程と、第２キャパシタホール及び基端側下部電極膜を覆うように先端側下部電極膜を形成する工程と、第１犠牲絶縁膜及び第２犠牲絶縁膜をウエットエッチングで除去する工程と、誘電体膜及び上部電極膜を順次積層する工程と、から構成されている。
なお、本実施形態の製造方法によって製造される半導体装置は、メモリセル領域及び周辺回路領域を有し、かつメモリセル領域に、本実施形態に係るキャパシタとトランジスタとからなるＤＲＡＭ素子が備えられた半導体装置である。以下、各工程について順次説明する。
まず、容量コンタクトプラグ２が上面に露出されてなる層間絶縁膜１の上面１ａ上に、第１犠牲絶縁膜４を形成するとともに、第１犠牲絶縁膜４に第１キャパシタホール１０ａを設けて容量コンタクトプラグ２を露出させる。また、第１キャパシタホール１０ａの内壁面に基端側下部電極膜１０を形成するとともに、第１キャパシタホール１０ａを金属プラグ２３によって埋める。
具体的にはまず、図示略の半導体基板上に、図示しないＭＯＳトランジスタ、ゲート配線及びビット配線を形成し、これらＭＯＳトランジスタ、ゲート配線及びビット配線を覆うように図示しない層間絶縁膜を積層する。そして、この図示しない層間絶縁膜上に、図１に示す層間絶縁膜１を積層する。そして、層間絶縁膜１を含む半導体基板上の層間絶縁膜にコンタクトホールを設けてＭＯＳトランジスタのソースドレイン領域を露出させ、コンタクトホール内にコンタクトプラグ及び容量コンタクトプラグ２を形成する。
次に、容量コンタクトプラグ２が上面１ａに露出されてなる層間絶縁膜１の上面１ａ上に、エッチングストッパとなるシリコン窒化膜３を積層し、シリコン窒化膜３の上にシリコン酸化膜からなる第１犠牲絶縁膜４を積層する。シリコン窒化膜３は、例えばＬＰ‐ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、３０ｎｍ〜１００ｎｍ程度の厚みで形成する。また、第１犠牲絶縁膜４は、例えば、プラズマＣＶＤ法により０．５μｍ〜１．５μｍ程度の厚みで形成する。
次に図１に示すように、第１犠牲絶縁膜４の上にフォトレジスト層５を形成し、更にリソグラフィ技術によってフォトレジスト層５に、キャパシタホール形成用の開口パターン６と、半導体装置のメモリセル領域Ｍと周辺回路領域Ｓとを区画するための区画溝形成用の開口パターン７と、周辺回路のコンタクト形成用の開口パターン８とを設ける。
次に、図２に示すように、開口パターン６〜８を有するフォトレジスト層５をマスクとして、プラズマドライエッチング技術を用いて第１犠牲絶縁膜４及びシリコン窒化膜３に、コンタクトホール９ａ、第１キャパシタホール１０ａ及び区画溝１１ａを設け、容量コンタクトプラグ２を露出させる。第１キャパシタホール１０ａは、図２に示すように複数設ける。
次に、フォトレジスト層５を除去した後、ＴｉＣｌ４ガスを用いた熱ＣＶＤ法によって、第１キャパシタホール１０ａの内壁面にＴｉＮからなる基端側下部電極膜１０を５ｎｍ〜２０ｎｍ程度の膜厚で形成する。同時に、区画溝１１ａの内壁面にＴｉＮからなるバリア膜２６ａを５ｎｍ〜２０ｎｍ程度の膜厚で形成する。更に同時に、コンタクトホール９ａの内壁面にＴｉＮからなるバリア膜９を５ｎｍ〜２０ｎｍ程度の膜厚で形成する。
その後、例えばタングステンからなる金属膜をコンタクトホール９ａ、第１キャパシタホール１０ａ及び区画溝１１ａを埋めるように第１犠牲絶縁膜４の上に積層してから、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いて第１犠牲絶縁膜４の上面のタングステン膜を除去することによって、タングステンからなる金属プラグ２３を第１キャパシタホール１０ａに充填するとともに、コンタクトホール９ａにコンタクト用タングステンプラグ２７を充填する。同時に、区画溝１１ａにもタングステンプラグ２６を充填する。
次に、第１犠牲絶縁膜４の上面４ａをエッチバックして基端側下部電極膜１０の外周面上端部１０ｂを露出させるとともに、この外周面上端部１０ｂにエッチングストッパ用のサイドウォール部２４を形成する。
具体的には、まず図３に示すように、第１犠牲絶縁膜４の上面４ａを、ウェットエッチングによって３０ｎｍ〜１００ｎｍ程度エッチングする。これにより、基端側下部電極膜１０の外周面上端部１０ｂが露出される。基端側下部電極膜１０の外周面上端部１０ｂは、金属プラグ２３を被覆した状態で露出される。
同時に、バリア膜９及び２６ａの外周面上端部も露出される。各バリア膜９及び２６ａはそれぞれ、コンタクト用タングステンプラグ２７及びタングステンプラグ２６を被覆した状態で露出される。
次に、図４に示すように、ＬＰ‐ＣＶＤ法によって第１犠牲絶縁膜４の上に、シリコン窒化膜を１０ｎｍ〜６０ｎｍ程度の厚みで成膜してから、ドライエッチング技術を用いてシリコン窒化膜をエッチバックすることにより、窒化シリコンからなるサイドウォール部２４を基端側下部電極膜１０の外周面上端部１０ｂ及び各バリア膜９、２６ａの外周面上端部にそれぞれ形成する。このとき、図５に示すように、相互に隣接する基端側下部電極１０の周囲をそれぞれ囲むようにサイドウォール部２４が形成されるが、隣接するサイドウォール部２４同士は、結合部２４ａを介して結合すると同時に、結合部２４ａを除いた部分に空隙部２４ｂが設けられる。すなわち、サイドウォール部２４は基端側下部電極１０間を完全には覆わず、基端側下部電極１０間に隙間ができるようにする。これは、後に第１犠牲絶縁膜４と第２犠牲絶縁膜をウェットエッチングで除去する際に、エッチング液がサイドウォール部２４の下側にも染み込むようにするためである。
次に、第１犠牲絶縁膜４、基端側下部電極膜１０及びサイドウォール部２４を覆うように第２犠牲絶縁膜を形成する。
具体的には図６に示すように、プラズマＣＶＤ法によりシリコン酸化膜からなる第２犠牲絶縁膜１３を０．８μｍ〜１．５μｍ程度の厚みで、第１犠牲絶縁膜４、基端側下部電極膜１０及びサイドウォール部２４を覆うように形成する。更に、第２犠牲絶縁膜１３の上にフォトレジスト層１４を積層し、リソグラフィ技術を用いてフォトレジスト１４層にキャパシタホール形成用の開口パターン２５と、区画溝形成用の開口パターン３５を設ける。
次に、サイドウォール部２４をエッチングストッパとして第２犠牲絶縁膜１３に第２キャパシタホール１３ａを設けるとともに、第２キャパシタホール１３ａの底部に露出した金属プラグ２３の一部をエッチング除去することにより、基端側下部電極膜１０の内周面上端部１０ｃを露出させる。
具体的には、まず図７に示すように、フォトレジスト層１４の開口パターン２５、３５をマスクとして、プラズマドライエッチング技術を用いて第２キャパシタホール１３ａ及び区画溝１３ｂを設ける。エッチング装置としては、例えば平行平板の２周波ドライエッチング装置を用い、エッチングガスは、例えばＣ４Ｆ６、Ｃ４Ｆ８、アルゴン、酸素ガスなどを用いる。この際、サイドウォール部２４、タングステンからなる金属プラグ２３及びタングステンプラグ２６、ＴｉＮからなる基端側下部電極膜１０及びバリア膜２６ａがエッチングストッパとなり、アライメントがずれてもエッチングが過剰にされない構造となっている。ただし、ＴｉＮからなる基端側下部電極膜１０の露出面積比が大きいと、ＴｉＦからなる除去困難なデポジションが第２キャパシタホール１３ａの内壁面に付着して製造欠陥となる。この現象を防止するためにも、ＴｉＮの内側にタングステンからなる金属プラグ２３をあらかじめ埋め込むことが望ましい。
次に、フォトレジスト層１４を除去した後、ＳＦ６を用いたプラズマドライエッチングによって、金属プラグ２３及びタングステンプラグ２６を一部除去する。これにより、基端側下部電極膜１０の内周面上端部１０ｃが露出される。同時に、バリア膜２６ａの内周面上端部も露出される。金属プラグ２３及びタングステンプラグ２６を一部除去して残部を残すことにより、基端側下部電極膜１０の強度が向上するため、キャパシタの強度不足による倒壊を抑制できる。このとき、エッチング装置は、例えば、誘導結合型のプラズマソースを用いたドライエッチング装置を用いる。エッチング条件としては、例えば、圧力４ｍＴｏｒｒ〜２０ｍＴｏｒｒ、ＳＦ６流量１００ｓｃｃｍ〜５００ｓｃｃｍ、ステージ温度０℃〜４０℃、ソースパワー５００Ｗ〜２０００Ｗ、バイアスパワー３０Ｗ〜１００Ｗとすればよい。
次に、第２キャパシタホール１３ａの内壁面と基端側下部電極膜１０の内周面上端部１０ｃとを覆うように、先端側下部電極膜を形成する。
具体的には図８に示すように、ＴｉＮからなる先端側下部電極膜１５を１０ｎｍ〜３０ｎｍ程度の厚みで、第２キャパシタホール１３ａの内壁面及び基端側下部電極膜１０の内周面上端部１０ｃを覆うように形成する。このとき、第２犠牲絶縁膜の上面もＴｉＮ膜によって覆われる。また、区画溝１３ｂの内壁面にもＴｉＮ膜４５が形成される。これにより、タングステンからなる金属プラグ２３が先端側下部電極膜１５によって被覆されるため、先端側下部電極膜１５の内周面にはＴｉＮのみが露出し、タングステンは露出しないことになる。その後、ドライエッチバック技術を用いて、第２犠牲絶縁膜１３上のＴｉＮ膜を除去する。
次に、第１犠牲絶縁膜４及び第２犠牲絶縁膜１３をウエットエッチングで除去することにより、基端側下部電極膜１０及び先端側下部電極膜１５の各外周面を露出させる。
具体的には、まず図９に示すように、周辺回路領域にある第２犠牲絶縁膜１３の上に、フォトレジスト層１６を形成する。フォトレジスト層１６は、メモリセル領域Ｍと周辺回路領域Ｓとを区画する区画溝１３ｂを埋めるように形成する。
次に、図１０に示すように、希フッ化水素酸を用いたウェットエッチングによって、酸化シリコンからなる第１犠牲酸化膜４及び第２犠牲絶縁膜１３を除去する。第１犠牲酸化膜４及び第２犠牲絶縁膜１３は、メモリセル領域Ｍにある膜のみが除去され、周辺回路領域Ｓにある第１犠牲酸化膜４及び第２犠牲絶縁膜１３は、フォトレジスト層１６によって保護される。
また、層間絶縁膜１は、第１犠牲酸化膜４及び第２犠牲絶縁膜１３と同様に酸化シリコン膜で構成されているが、層間絶縁膜１上に積層されたシリコン窒化膜３がエッチングストッパとなって層間絶縁膜１は保護される。同様に、サイドウォール部２４もエッチングされずに残存する。サイドウォール部２４が残存するため、基端側下部電極膜１０同士は接触しない構造となる。
また、サイドウォール部２４には、図５に示したように空隙部２４ｂが存在するため、この空隙部２４ｂをフッ化水素酸が流通することによって第１犠牲絶縁膜４にフッ化水素酸が作用し、これにより第１犠牲絶縁膜４がウエットエッチングされて除去される。
このようにして、基端側下部電極膜１０の外周面１０ｄと、先端側下部電極膜１５の外周面１５ａとが露出させる。
そして、基端側下部電極膜１０及び先端側下部電極膜１５の各外周面１０ｄ、１５ａと、先端側下部電極膜１５の内周面１５ｂとをそれぞれ覆うように誘電体膜１７及び上部電極膜１８を順次積層する。
具体的には、図１１に示すように、誘電体膜１７及びＴｉＮからなる上部電極膜１８を、基端側下部電極膜１０及び先端側下部電極膜１５の各外周面１０ｄ、１５ａと、先端側下部電極膜１５の内周面１５ｂとに順次積層する。更に、上部電極ポリシリコン膜１９及び上部電極タングステン膜２０を順次成膜する。上部電極ポリシリコン膜１９及び上部電極タングステン膜２０は、フォトレジスト層２８をマスクとしてパターニングする。以上により、基端側下部電極膜１０、先端側下部電極膜１５、誘電体膜１７及び上部電極膜１８からなるキャパシタ４０が形成される。
そして、図１２に示すように、フォトレジスト層２８を除去した後に、メモリセル領域Ｍ及び周辺回路領域Ｓの全域に層間絶縁膜２１を積層し、上部電極タングステン膜２０及びコンタクト用タングステンプラグ２７に接続されるコンタクトプラグ２２、２３を形成する。
以上のようにして、キャパシタ４０を備えた半導体装置が製造される。
＜半導体装置＞
図１２に示す本実施形態の半導体装置は、容量コンタクトプラグ２が上面１ａに露出されてなる層間絶縁膜１の上面１ａ上に形成されたキャパシタ４０を有する半導体装置である。また、本実施形態の半導体装置は、これまで説明してきたように、メモリセル領域Ｍ及び周辺回路領域Ｓを有し、メモリセル領域Ｍに本実施形態に係るキャパシタ４０と図示しないトランジスタとからなるＤＲＡＭ素子が備えられた半導体装置である。
図１２には図示されていないが、本実施形態の半導体装置は、図示略の半導体基板上に、図示しないＭＯＳトランジスタ、ゲート配線及びビット配線が形成されしこれらＭＯＳトランジスタ、ゲート配線及びビット配線を覆うように図示しない層間絶縁膜が積層されている。そして、この図示しない層間絶縁膜上に、図１２に示す層間絶縁膜１が積層されている。そして、層間絶縁膜１を含む半導体基板上の層間絶縁膜にコンタクトホールを設けてＭＯＳトランジスタのソースドレイン領域が露出され、コンタクトホール内にコンタクトプラグ及び容量コンタクトプラグ２が形成されている。
本実施形態に係るキャパシタ４０は、容量コンタクトプラグ２を介して図示略のＭＯＳトランジスタに接続されている。キャパシタ４０は、容量コンタクトプラグ２上に形成された中空部１０ｅを有する中空柱状の基端側下部電極膜１０と、基端側下部電極膜１０の中空部１０ｅの下部に充填された金属プラグ２３と、基端側下部電極膜１０の中空部１０ｅの上部にはめ込まれるように重ね合わされた中空柱状の先端側下部電極膜１５と、基端側下部電極膜１０及び先端側下部電極膜１５の各外周面１０ｄ，１５ａと先端側下部電極膜１５の内周面１５ｂとをそれぞれ覆うように順次積層された誘電体膜１７及び上部電極膜１８と、基端側下部電極膜１０の外周面上端部１０ｂに形成され、隣接する基端側下部電極膜１０同士を結合するサイドウォール部２４と、から構成されている。
また、層間絶縁膜１上にはシリコン窒化膜３が形成されている。また、キャパシタ４０上には、上部電極ポリシリコン膜１９及び上部電極タングステン膜２０が順次積層されている。また、周辺回路領域Ｓには、第１、第２犠牲絶縁膜４、１３が残存されており、これら絶縁膜４、１３が層間絶縁膜を構成している。また、周辺回路領域Ｓの第１、第２犠牲絶縁膜４、１３には、コンタクト用タングステンプラグ２７と、コンタクトプラグ２３とが備えられている。
以上説明したように、上記の半導体装置の製造方法によれば、第１犠牲絶縁膜４に第１キャパシタホール１０ａを形成し、第２犠牲絶縁膜１３に第２キャパシタホール１３ａを形成するため、結果的にアスペクト比が大きなキャパシタホールを２回の工程に渡って形成することになり、各キャパシタホール１０ａ、１３ａを安定して形成することができる。また、金属プラグ２３の一部をエッチングすることで金属プラグ２３が残され、これにより基端側下部電極膜１０及び先端側下部電極膜１５の強度が高められ、電極膜の強度に優れたキャパシタ４０を形成できる。
更に、第２キャパシタホール１３ａの形成時に、サイドウォール部２４をエッチングストッパとして利用するので、第２キャパシタホール形成後の金属プラグ２３の一部をエッチングする際にサイドウォール部２４がセルフアライン構造となり、第１キャパシタホール１０ａと第２キャパシタホール１３ａの位置合わせが容易になる。
また、上記の半導体装置の製造方法によれば、隣接するサイドウォール部２４同士を結合して結合部２４ａを形成すると同時に、結合部２４ａを除いた部分を空隙部２４ｂとし、第１犠牲絶縁膜４及び第２犠牲絶縁膜１３をウエットエッチングで除去する際に、空隙部２４ｂにウエットエッチング用のエッチング液を流通させるので、特に第１犠牲絶縁膜４を容易に除去することが可能になる。
また、隣接するサイドウォール部２４同士を結合して結合部２４ａを形成することで、倒壊することのない安定性に優れたキャパシタ４０を形成できる。
また、基端側下部電極膜１０を形成する際に、周辺回路領域Ｓのコンタクト用タングステンプラグ２７を形成できるため、周辺回路領域Ｓのコンタクト用タングステンプラグ２７を形成する工程を別途設ける必要がなくなる。
また、上記の半導体装置によれば、基端側下部電極膜１０の中空部１０ｅの下部に金属プラグ２３が充填され、更に基端側下部電極膜１０の中空部１０ｅの上部にはめ込まれるように中空柱状の先端側下部電極膜１５が重ね合わされているので、基端側下部電極膜１０及び先端側下部電極膜１５の強度を高めることができ、電極膜の強度不足によるキャパシタ４０の倒壊を防止できる。
また、基端側下部電極膜１０及び先端側下部電極膜１５の各外周面１０ｄ、１５ａと、先端側下部電極膜１５の内周面１５ｂとをそれぞれ覆うように誘電体膜１７及び上部電極膜１８が順次積層されているので、各下部電極膜１０、１５の電極面積を広く確保することができ、キャパシタ４０の静電容量を高めることができる。
更に、隣接する基端側下部電極膜１０同士を結合するサイドウォール部２４が備えられているので、キャパシタ４０の倒壊を確実に防止できる。
図１は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。 図２は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。 図３は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。 図４は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。 図５は、図４の平面模式図である。 図６は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。 図７は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。 図８は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。 図９は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。 図１０は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。 図１１は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。 図１２は、本発明の実施形態である半導体装置の一例を示す断面図である。 図１３は、従来の半導体装置の製造方法の一例を示す工程断面図である。 図１４は、従来の半導体装置の製造方法の一例を示す工程断面図である。 図１５は、従来の半導体装置の製造方法の一例を示す工程断面図である。
符号の説明
１…層間絶縁膜、１ａ…層間絶縁膜の上面、２…容量コンタクトプラグ、４…第１犠牲絶縁膜、４ａ…第１犠牲絶縁膜の上面、１０…基端側下部電極膜、１０ａ…第１キャパシタホール、１０ｂ…基端側下部電極膜の外周面上端部、１０ｃ…基端側下部電極膜の内周面上端部、１０ｄ…基端側下部電極膜の外周面、１０ｅ…中空部、１３…第２犠牲絶縁膜、１３ａ…第２キャパシタホール、１５…先端側下部電極膜、１５ａ…先端側下部電極膜の外周面、１５ｂ…先端側下部電極膜の内周面、１７…誘電体膜、１８…上部電極膜、２３…金属プラグ、２４…サイドウォール部、２４ａ…結合部、２４ｂ…空隙部、４０…キャパシタ

Claims (4)

  1. 容量コンタクトプラグが上面に露出されてなる層間絶縁膜の前記上面上に形成されたキャパシタを有する半導体装置であって、
    前記キャパシタが、前記容量コンタクトプラグ上に形成された中空部を有する中空柱状の基端側下部電極膜と、前記基端側下部電極膜の前記中空部の下部に充填された金属プラグと、前記基端側下部電極膜の前記中空部の上部にはめ込まれるように重ね合わされた中空柱状の先端側下部電極膜と、前記基端側下部電極膜及び前記先端側下部電極膜の各外周面と前記先端側下部電極膜の内周面とをそれぞれ覆うように順次積層された誘電体膜及び上部電極膜と、から構成されていることを特徴とする半導体装置。
  2. 前記基端側下部電極膜の外周面上端部に形成され、隣接する前記基端側下部電極膜同士を結合するサイドウォール部が更に備えられていることを特徴とする請求項１に記載の半導体装置。
  3. 容量コンタクトプラグが上面に露出されてなる層間絶縁膜の前記上面上に、第１犠牲絶縁膜を形成するとともに、前記第１犠牲絶縁膜に第１キャパシタホールを設けて前記容量コンタクトプラグを露出させる工程と、
    前記第１キャパシタホールの内壁面に基端側下部電極膜を形成するとともに、前記第１キャパシタホールを金属プラグによって埋める工程と、
    前記第１犠牲絶縁膜の上面をエッチバックして前記基端側下部電極膜の外周面上端部を露出させるとともに、前記外周面上端部にエッチングストッパ用のサイドウォール部を形成する工程と、
    前記第１犠牲絶縁膜、前記基端側下部電極膜及び前記サイドウォール部を覆うように第２犠牲絶縁膜を形成する工程と、
    前記サイドウォール部をエッチンングストッパとして前記第２犠牲絶縁膜に第２キャパシタホールを設けるとともに、前記第２キャパシタホールの底部に露出した前記金属プラグの一部をエッチング除去することにより、基端側下部電極膜の内周面上端部を露出させる工程と、
    前記第２キャパシタホールの内壁面及び前記基端側下部電極膜の前記内周面上端部を覆うように、先端側下部電極膜を形成する工程と、
    前記第１犠牲絶縁膜及び前記第２犠牲絶縁膜をウエットエッチングで除去することにより、前記基端側下部電極膜及び前記先端側下部電極膜の各外周面を露出させる工程と、
    前記基端側下部電極膜及び前記先端側下部電極膜の各外周面と、前記先端側下部電極膜の内周面をそれぞれ覆うように誘電体膜及び上部電極膜を順次積層する工程と、を具備してなることを特徴とする半導体装置の製造方法。
  4. 前記基端側下部電極膜の前記外周面上端部にエッチングストッパ用のサイドウォールを形成する際に、隣接するサイドウォール同士を結合して結合部を形成すると同時に、結合部を除いた部分を空隙部とし、
    前記第１犠牲絶縁膜及び前記第２犠牲絶縁膜をウエットエッチングで除去する際に、前記空隙部にウエットエッチング用のエッチング液を流通させることを特徴とする請求項３に記載の半導体装置の製造方法。
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