JP2013197133A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】シリンダ形状の下部電極が支持されているキャパシタを有する半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置の製造方法は、第１絶縁膜を形成する工程と、第１絶縁膜の上面を覆う第２絶縁膜を形成する工程と、第１絶縁膜の一部が露出すると共に、端面が第２絶縁膜の上面に対して上方向きに斜めとなるように、第２絶縁膜の一部を除去する工程と、第１絶縁膜の一部及び第２絶縁膜の上面を覆う第３絶縁膜を形成する工程と、開口が第１絶縁膜の一部と少なくとも部分的に重複し、第１絶縁膜、第２絶縁膜及び第３絶縁膜を連通すると共に、内壁に第２絶縁膜が露出する貫通孔を形成する工程と、貫通孔の内壁を覆うと共に、半導体基板と電気的に接続される下部電極を形成する工程と、第１絶縁膜及び第３絶縁膜を除去する工程と、容量絶縁膜を形成する工程と、上部電極を形成する工程と、を含む。
【選択図】図２

Description

本発明は、キャパシタを有する半導体装置及びその製造方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置は、その開発において小面積化が進行している。そこで、限られた面積内でＤＲＡＭにおけるキャパシタの容量を確保するために、キャパシタを立体的に形成する方法が採られている。この場合、下部電極をシリンダ形状（筒状）に形成されることがある。しかし、アスペクト比を高く形成された下部電極は、不安定であり、半導体装置の製造工程において倒れてしまうことがある。そこで、下部電極の転倒を防止するため、下部電極間を架橋する梁状のサポート膜（支持体）を形成している（例えば、特許文献１及び特許文献２参照）。

特許文献１に記載の半導体記憶装置の製造方法は、半導体基板上面に拡散層と電気的接続された導電プラグが埋め込まれた層間絶縁膜を形成する工程と、層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、第１の絶縁膜上に第１の犠牲絶縁膜を形成する工程と、第１の犠牲絶縁膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、第２の絶縁膜をパターニングして絶縁体梁を形成する工程と、第１の犠牲絶縁膜上に第２の絶縁膜とエッチング特性が異なる第２の犠牲絶縁膜を、絶縁体梁を埋め込むように形成する工程と、第１、第２の犠牲絶縁膜及び第１の絶縁膜を選択的に除去し、外表面の一部が絶縁体梁に接触し、かつ底部が導電プラグに達するスルーホールを形成する工程と、スルーホール内表面及び底部に連続した下部電極となる第１の導電膜を形成する工程と、第１及び第２の犠牲絶縁膜だけを絶縁体梁及び第１絶縁膜に対し選択的に除去して、下部電極、絶縁体梁及び第１の絶縁膜だけを残す工程、下部電極の内外表面を覆う誘電体膜を形成する工程と、誘電体膜上に上部電極となる第２の導電膜を形成する工程とを含む。

特許文献２に記載の半導体素子の製造方法は、半導体基板上にセル領域と、該セル領域を取り囲む周辺回路領域とを限定する段階と、半導体基板の全面に第１モールド酸化膜を形成する段階と、第１モールド酸化膜の全面に支持台用の膜を形成する段階と、支持台用の膜をパターニングして行方向または列方向に沿って伸びる支持台用のライン状パターンと、該支持台用のライン状パターンの各端部と一体連結されたフレームとを形成する段階と、支持台用のライン状パターン、フレーム及び第１モールド酸化膜上に第２モールド酸化膜を形成する段階と、第２モールド酸化膜、支持台用のライン状パターン及び第１モールド酸化膜をエッチングして半導体基板に形成された導電領域を露出させることによって、行方向及び列方向に沿って配される多数のストレージノードホールを形成すると共に、支持台用のライン状パターンがエッチングされてストレージノードホール間に備えられた支持台を形成する段階と、ストレージノードホールの内壁上に下部電極を形成して支持台と連結する段階と、フレームを用いて該フレーム下部の第１モールド酸化膜を保護しつつ第２及び第１モールド酸化膜を除去する段階と、下部電極上に誘電膜及び上部電極を順次に形成する段階と、を含む。

特開２００３−１４２６０５号公報 特開２００３−２９７９５２号公報

以下の分析は、本発明の観点から与えられる。

図２６〜図２９に、本発明が解決しようとする問題点を説明するための概略断面図を示す。図２６〜２９は、シリンダ形状の下部電極を形成する方法を説明するための概略工程図である。まず、層間絶縁膜９０上に、下部電極を支持するためのサポート膜９１を成膜する。次に、サポート膜９１上に、所望の形状のレジスト９６を形成する（図２６）。次に、レジスト９６をマスクとして、サポート膜９１をエッチングして開口９１ａを形成する。このとき、サポート膜９１の開口９１ａの端面は、上面に対して垂直となる（図２７）。次に、層間絶縁膜９０及びサポート膜９１上にカバー膜９３を形成する（図２８）。次に、下部電極を形成するためのシリンダホール９５をカバー膜９３、サポート膜９１及び層間絶縁膜９０を貫通するように形成する（図２９）。

図２６において、サポート膜９１上に形成するレジスト９６の位置が所望の位置からずれてしまった場合、図２７において、サポート膜９１の開口９１ａが形成される箇所がずれてしまう。この場合、サポート膜９１によって支持されない下部電極が生じてしまうおそれがある。下部電極がサポート膜９１によって支持されないと、下部電極が転倒したり、倒壊したりするおそれがある。そこで、レジスト９６の位置ずれが起きた場合であっても、より確実に下部電極をサポート膜９１で支持するためには、図２７に示すサポート膜９１の幅Ｗ９１を広くする必要がある。

一方、サポート膜９１の幅Ｗ９１を広くすると、図２７に示すサポート膜９１の開口９１ａの幅Ｗ９２が狭くなってしまう。サポート膜９１の開口９１ａの幅Ｗ９２が狭くなると、カバー膜９３を形成したときに、サポート膜９１の開口９１ａにカバー膜９３が埋め込まれず、図２８に示すようにボイド９４が形成されてしまう。ボイド９４が存在する状態で、サポート膜９１の開口９１ａに、隣接する２つのシリンダホール９５を形成すると、図２９に示すように２つのシリンダホール９５はボイド９４で連結されてしまう。この状態でシリンダホール９５にそれぞれ下部電極を形成すると、ボイド９４を通じて隣接する下部電極同士がショートしてしまう。よって、従来技術には、さらに改善が求められている。

本発明の第１視点によれば、半導体基板より上方に第１絶縁膜を形成する工程と、第１絶縁膜の上面を覆う第２絶縁膜を形成する工程と、第１絶縁膜の一部が露出すると共に、端面が第２絶縁膜の上面に対して上方向きに斜めとなるように、第２絶縁膜の一部を除去する工程と、第１絶縁膜の一部及び第２絶縁膜の上面を覆う第３絶縁膜を形成する工程と、開口が第１絶縁膜の一部と少なくとも部分的に重複し、第１絶縁膜、第２絶縁膜及び第３絶縁膜を連通すると共に、内壁に第２絶縁膜が露出する貫通孔を形成する工程と、貫通孔の内壁を覆うと共に、半導体基板と電気的に接続される下部電極を形成する工程と、第１絶縁膜及び第３絶縁膜を除去する工程と、下部電極及び第２絶縁膜を覆う容量絶縁膜を形成する工程と、容量絶縁膜を覆うと共に、下部電極及び容量絶縁膜とでキャパシタを構成する上部電極を形成する工程と、を含む半導体装置の製造方法が提供される。

本発明の第２視点によれば、半導体基板より上方に第１絶縁膜を形成する工程と、第１絶縁膜の上面を覆う第２絶縁膜を形成する工程と、第２絶縁膜の上面を覆う第３絶縁膜を形成する工程と、第１絶縁膜、第２絶縁膜及び第３絶縁膜を連通すると共に、内壁に第２絶縁膜が露出する貫通孔を形成する工程と、貫通孔の内壁に沿った筒状を有すると共に、半導体基板と電気的に接続される下部電極を形成する工程と、下部電極の筒状内に埋め込まれると共に、第３絶縁膜の上面を覆う第４絶縁膜を形成する工程と、第４絶縁膜から下部電極の一部及び第１絶縁膜が露出すると共に、第２絶縁膜の端面が上面に対して上方向きに斜めになるように、第４絶縁膜、第３絶縁膜及び第２絶縁膜の一部を除去する工程と、第１絶縁膜、第３絶縁膜及び第４絶縁膜を除去する工程と、下部電極及び第２絶縁膜を覆う容量絶縁膜を形成する工程と、容量絶縁膜を覆うと共に、下部電極及び容量絶縁膜とでキャパシタを構成する上部電極を形成する工程と、を含む半導体装置の製造方法が提供される。

本発明の第３視点によれば、半導体基板と、半導体基板と電気的に接続されると共に、シリンダ形状を有する第１下部電極と、半導体基板と電気的に接続されると共に、シリンダ形状を有する第２下部電極と、第１下部電極及び第２下部電極の外周面と接触しており、上面に対して上方向きに斜めに形成された端面の一部が第１下部電極と第２下部電極の間に存在するサポート膜と、第１下部電極、第２下部電極及びサポート膜を覆う容量絶縁膜と、容量絶縁膜を覆い、容量絶縁膜と第１下部電極及び容量絶縁膜と第２絶縁膜とでキャパシタを構成する上部電極と、を備える半導体装置が提供される。

本発明は、以下の効果のうち少なくとも１つを有する。

サポート膜の端面は、上面に対して垂直である場合よりもサポート膜の幅が広くなるように、端面を上面に対して斜めに形成している。これにより、サポート膜の位置がずれてしまった場合であっても、サポート膜と下部電極とを接触させることができる。すなわち、サポート膜の位置ずれの許容幅を広くすることができる。また、サポート膜と下部電極との接触面積を大きくすることにより、下部電極の転倒ないし倒壊をより確実に防止することができる。

第１視点によれば、サポート膜の開口の端面が上方向きの斜めとなることにより、開口の上方を拡張することができる。これにより、サポート膜の開口にカバー膜を埋め込みやすくなり、ボイドの発生を抑制することができる。これにより、下部電極間の短絡を抑制することができる。一方、サポート膜の開口の下方は狭くなっており、下部電極とより接触しやすくなっている。これにより、上述のように、サポート膜形成時の位置ずれの許容幅を広げることができると共に、下部電極をより確実に支持することができる。また、第１視点によれば、サポート膜を形成する高さを自由に設定することができる。

また、第２視点によれば、下部電極を形成してからサポート膜を成形するので、ボイドの発生による下部電極間の短絡を防止することができる。これにより、サポート膜の幅を広くすることができ、下部電極をより確実にサポート膜で支持することができる。

本発明の第１実施形態に係る半導体装置の概略平面図。 本発明の第１実施形態に係る半導体装置の概略断面図。 図２に示す半導体装置の概略平面図。 本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図。 本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図。 本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図。 本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図。 本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図。 本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図。 本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図。 本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図。 傾斜部の形成メカニズムを説明するための概略断面図。 図９における矩形Ｙで囲んだ領域の拡大図。 本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図。 本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図。 本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図。 本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図。 本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図。 本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図。 本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図。 本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図。 本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図。 図１５に示す状態におけるサポート膜の概略平面図。 図１７に示す状態におけるサポート膜の概略平面図。 図１７に示す状態におけるサポート膜の概略平面図。 本発明が解決しようとする問題点を説明するための概略断面図。 本発明が解決しようとする問題点を説明するための概略断面図。 本発明が解決しようとする問題点を説明するための概略断面図。 本発明が解決しようとする問題点を説明するための概略断面図。

上記各視点の好ましい形態を以下に記載する。

上記第１視点の好ましい形態によれば、貫通孔を形成する工程において、第２絶縁膜の一部を除去する。

上記第１視点の好ましい形態によれば、貫通孔を形成する工程において、第２絶縁膜の端面の断面が貫通孔の内壁に露出している。

上記第１視点の好ましい形態によれば、第２絶縁膜の一部を除去する工程において、第１絶縁膜の一部が露出する開口を第２絶縁膜に形成し、第２絶縁膜の端面は開口の内壁に形成される。貫通孔を形成する工程において、開口の内壁を除去して形成された貫通孔と、一方の側に隣接する貫通孔との間に第２絶縁膜が存在しない。

上記第１視点の好ましい形態によれば、貫通孔を形成する工程において、複数の貫通孔は、第２絶縁膜の開口の内壁に沿って形成される。

上記第１視点の好ましい形態によれば、第１絶縁膜を除去する工程において、開口からエッチング液を注入する。

上記第１視点の好ましい形態によれば、開口のアスペクト比は、０．７以上である。

上記第２視点の好ましい形態によれば、第４絶縁膜、第３絶縁膜及び第２絶縁膜の一部を除去する工程において、平面投影において、第２絶縁膜の端面が第４絶縁膜から突出している。

上記第１視点及び第２視点の好ましい形態によれば、第２絶縁膜の端面は、第２絶縁膜のエッチング時において生成する反応物をマスクとして利用して形成する。

上記第１視点及び第２視点の好ましい形態によれば、第２絶縁膜は窒化シリコン膜である。第２絶縁膜の端面は、フッ化炭素系化合物を含有するガスを用いて第２絶縁膜をエッチングすることにより形成される。

上記第１視点及び第２視点の好ましい形態によれば、ガスは、四フッ化メタン及び三フッ化メタンのうちいずれかを含有する。

上記第３視点の好ましい形態によれば、サポート膜の厚さは１００ｎｍ〜２００ｎｍである。

上記第３視点の好ましい形態によれば、第１下部電極及び第２下部電極が開口を上方に向けて直立している場合、サポート膜は、第１下部電極及び第２下部電極の上面から２００ｎｍ以下の領域において第１下部電極及び第２下部電極と接触している。

上記第３視点の好ましい形態によれば、サポート膜は、第１下部電極及び第２下部電極の高さの半分以上の高さで第１下部電極及び第２下部電極と接触している。

上記第３視点の好ましい形態によれば、サポート膜は、サポート膜の端面を内壁に有する第１開口を有する。第１下部電極及び第２下部電極は、第１開口に沿って配列している。

上記第３視点の好ましい形態によれば、半導体装置は、半導体基板と電気的に接続されると共に、シリンダ形状を有する第３下部電極をさらに備える。第３下部電極は、サポート膜の第１開口の内壁と接すると共に、第１電極に隣接している。第１電極と第３電極との間にサポート膜は存在していない。

上記第３視点の好ましい形態によれば、半導体装置は、半導体基板と電気的に接続されると共に、シリンダ形状を有する第４下部電極をさらに備える。サポート膜は、サポート膜の端面を内壁に有すると共に、第１開口に隣接する第２開口をさらに有する。第４下部電極は、サポート膜の第２開口の内壁と接すると共に、第３下部電極とは反対側において第１電極に隣接している。第１電極と第４電極との間にサポート膜が存在する。

上記第３視点の好ましい形態によれば、半導体装置は、半導体基板と電気的に接続されると共に、シリンダ形状を有する第５下部電極をさらに備える。第５下部電極は、サポート膜に取り囲まれている。

本発明の第１実施形態に係る半導体装置について説明する。以下においては、本発明の半導体装置として、ＤＲＡＭ（Dynamic Random Access Memory）を一例として、添付図面を参照しながら詳細に説明する。なお、以下の説明において、図面参照符号は、理解を助けるための例示的意義において付したものであり、図示の態様に限定することを意図するものではない。図１に、本発明の第１実施形態に係る半導体装置の概略平面図を示す。図１は、本発明の第１実施形態に係る半導体装置１００の平面構造を示す概念図である。図２に、本発明の第１実施形態に係る半導体装置の概略断面図を示す。図３に、図２に示す半導体装置１００の概略平面図を示す。図３は、半導体装置１００のうち、下部電極２２及びサポート膜２１のみ示している。図３において、サポート膜２１を識別しやすくするため、サポート膜２１にはハッチングを付してある。

半導体装置１００は、複数のメモリセル領域１０１と、メモリセル領域１０１を囲むように形成された周辺回路領域１０２と、を備える。周辺回路領域１０２には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。図１の配置は一例であって、メモリセル領域の数や、配置される位置は、図１のレイアウトに限定されるものではない。図２（ａ）は周辺回路領域とメモリセル領域の端部の断面図であり、図２（ｂ）はメモリセル領域の中央部の断面図である。メモリセル領域の端部と中央部を合わせて、メモリセル領域と称する。

半導体装置１００は、メモリセル領域において、ＭＯＳトランジスタと、キャパシタ２５と、を備える。ＭＯＳトランジスタは、半導体基板１に形成された第１拡散層８ａ及び第２拡散層８ｂ、ゲート絶縁膜４並びにゲート電極５を有する。キャパシタ２５は、当該トランジスタの上方に形成され、下部電極２２、容量絶縁膜２３及び上部電極２４を有する。

下部電極２２は、半導体基板１の面方向に対して垂直方向に延在する。図２に示す形態においては、下部電極２２はシリンダ形状（筒状、カップ状）に形成されている。半導体装置１００は、下部電極２２の側面（図２においては外周側面）に接触し、少なくとも隣接する下部電極２２同士を連結するサポート膜２１をさらに備える。サポート膜２１は、半導体基板１の面方向に沿って延在している。サポート膜２１は、半導体装置１００の製造過程における下部電極２２の転倒を抑制したり、下部電極２２の自立を維持したりする機能を有する。

容量絶縁膜２３は、複数の下部電極２２及びサポート膜２１を覆うように形成されている。上部電極２４は、容量絶縁膜２３を覆うように形成されている。すなわち、上部電極２４は、複数の下部電極２２を覆うように一体的に形成されている。これにより、下部電極２２、容量絶縁膜２３及び上部電極２４からなるキャパシタ２５が形成される。

サポート膜２１は、下部電極２２の転倒防止効果を高めるため、上部から下部電極２２の高さの２分の１までの範囲において下部電極２２と接触すると好ましく、上部から下部電極２２の高さの３分の１までの範囲において下部電極２２と接触するとより好ましい。また、サポート膜２１は、下部電極２２の自立を維持するため、下部電極２２の上部から２００ｎｍ以下の領域に形成すると好ましい。

サポート膜２１は、例えば、窒化シリコンで形成することができる。サポート膜２１の厚さは、例えば、２００ｎｍ以下であると好ましい。厚さが２００ｎｍを超えるとサポート膜２１に貫通孔を形成しにくくなる。また、サポート膜２１の厚さは、例えば、１００ｎｍ以上であると好ましい。厚さが１００ｎｍ未満であると下部電極２２の下方領域の自立が困難となってしまう。

サポート膜２１は、少なくとも１つの開口部２１Ａを有する。例えば、図３に示す形態において、開口部２１ＡはＹ方向に延在している。開口部２１Ａは、隣接する下部電極２２間に、１つおきに、形成されている。下部電極２２は、図３に示すような平面投影において、下部電極２２に完全に取り囲まれておらず、外周面の一部がサポート膜２１と接触し、残部は開口部２１Ａに面している。Ｙ方向に配列している複数の下部電極２２は、開口部２１Ａの開口（内壁）に沿って形成されている。Ｘ方向に配列している複数の下部電極２２においては、一方の側と隣接している下部電極２２との間にはサポート膜２１が存在しているが、他方の側と隣接している下部電極２２との間にはサポート膜２１は存在しておらず、開口部２１Ａが存在している。このとき、一方の側と隣接している下部電極２２は、一方の側に隣接する開口部２１Ａに面している。図面上斜め方向に配列している複数の下部電極２２においても同様に、一方の側と隣接している下部電極２２との間にはサポート膜２１が存在しているが、他方の側と隣接している下部電極２２との間にはサポート膜２１は存在しておらず、開口部２１Ａが存在している。図３に示す形態においては、サポート膜２１で完全に囲まれた下部電極は図示されていないが、後述の第３実施形態に係る製造方法で製造される半導体装置にように、平面投影においてサポート膜で完全に取り囲まれた下部電極が存在してもよい（図２２及び図２４参照）。

開口部２１Ａには下部電極２２は形成されていない。すなわち、隣接する下部電極２２同士は、短絡していない。

サポート膜２１の側面及び開口部２１Ａの端面は、サポート膜２１及び半導体基板１の面方向に対して垂直になっていない。すなわち、サポート膜２１は、端面（側面）に傾斜部２１Ｂを有する。傾斜部２１Ｂは、半導体基板１とは反対側、すなわち図２において上方を向いている。これにより、開口部２１Ａは、傾斜部２１Ｂを内壁に有し、上方が拡張した開口を有することになる。

例えばサポート膜２１の厚さが１００ｎｍ〜２００ｎｍである場合、サポート膜２１の傾斜部２１Ｂとサポート膜２１の面（水平面）とのなす角θ（図８参照）は、本発明の効果を奏するために８５°以下であると好ましい。また、サポート膜２１の膜厚ｔ、及び隣接する下部電極２２の長さｄ（＝（下部電極２１の太さ）×２＋隣接する下部電極２１間の間隔；図２参照）とすると、サポート膜２１の傾斜部２１Ｂとサポート膜２１の面（水平面）とのなす角θは、ｔａｎ^−１（２ｔ／ｄ）以上であると好ましい。隣接する下部電極２１間においてサポート膜２１の機能を維持するためである。

サポート膜２１の傾斜部２１Ｂの少なくとも一部は、Ｙ方向（図３における上下方向）に隣接する下部電極２２間に存在すると好ましい。すなわち、傾斜部２１Ｂは下部電極２２と接触している。下部電極２２がサポート膜２１と接触していないと下部電極２２が転倒ないし倒壊してしまうおそれがある。一方、サポート膜２１が下部電極２２を完全に取り囲んでしまうと、開口部２１Ａの幅が狭くなりすぎ、開口部２１Ａに絶縁膜が充填できずにボイドが形成されてしまったり、上部電極２４形成時に開口部２１Ａが閉塞して、キャパシタ性能に悪影響が及ぶおそれがある。

傾斜部２１Ｂの存在は、例えば、透過型電子顕微鏡（ＴＥＭ；transmission electron microscope）を用いて確認することができる。また、サポート膜２１の断面をウェット処理することにより、走査型電子顕微鏡（ＳＥＭ；scanning electron microscope）を用いて確認することもできる。

メモリセル領域と周辺回路領域において、本実施形態によるＤＲＡＭは、半導体基板１（以降、シリコン基板１と表記）に、プレーナ型ＭＯＳトランジスタが設けられている。プレーナ型ＭＯＳトランジスタは、シリコン基板１に設けられた素子分離領域となるＳＴＩ（Shallow Trench Isolation）２に囲まれた活性領域３内に位置しており、シリコン基板１の表面に設けられたゲート絶縁膜４と、ゲート絶縁膜４を覆うように設けられたゲート電極５と、ゲート絶縁膜４の下部周辺に設けられたソース／ドレインとなる拡散層８で構成されている。さらにゲート電極５は、その上面部と側面部が夫々第１マスク膜とサイドウォール絶縁膜７で覆われている。なお、拡散層８は、ゲート絶縁膜４の真下の領域ではなく、ゲート絶縁膜４が形成されていないシリコン基板１に位置している。（ｂ）図の活性領域３では、説明の便宜上２個のＭＯＳトランジスタを記載しているが、実際には、数千〜数十万個のＭＯＳトランジスタが配置されているものである。拡散層８は、第１層間絶縁膜９によって覆われたシリコン基板１の上部に位置しており、シリコン基板１における不純物とは反対の導電型を有するように設けられている。

メモリセル領域において、拡散層８に接続している第１コンタクトプラグ１０は、第１層間絶縁膜９を貫通するように設けられて、隣接したプレーナ型ＭＯＳトランジスタのサイドウォール絶縁膜７の間に位置している。ここで、拡散層８ａに接続されている第１コンタクトプラグ１０ａは、第２層間絶縁膜１１を貫通するように設けられた第２コンタクトプラグ１２と接続しており、拡散層８ｂに接続されている第１コンタクトプラグ１０ｂは、第２層間絶縁膜１１と第３層間絶縁膜１６を貫通するように設けられた第３コンタクトプラグ１７と接続されている。ここで第１コンタクトプラグ１０ｃは、拡散層８とは接続せずにダミーとして配置している。また、第２層間絶縁膜１１上には、ビットラインとなる第１配線１３が絶縁膜１４とサイドウォール絶縁膜１５で覆われて位置しており、第２コンタクトプラグ１２と接続されている。第３層間絶縁膜１６上には、ストッパー膜１９が設けられており、下部電極２２と容量絶縁膜２３と上部電極２４で構成されたシリンダ型のキャパシタ２５が、ストッパー膜１９と第５層間絶縁膜２６を貫通するように設けられて、下部電極２２が第３コンタクトプラグ１７に接続されている。ここで、コンタクトプラグ１７を介して第１コンタクトプラグ１０ｃに接続しているキャパシタ２５Ａは、ダミーとして配置している。シリンダ型のキャパシタ２５上では、上部電極２４を覆っているマスク膜１８と第５層間絶縁膜２６中に第４コンタクトプラグ２７が設けられており、メモリセル領域端部の上部電極２４と、第５層間絶縁膜２６上に位置している第２配線２８を接続している。

周辺回路領域においては、拡散層８に接続している第５コンタクトプラグ２９が、第１層間絶縁膜９と第２層間絶縁膜１１を貫通するように設けられている。また、第２層間絶縁膜１１上には、第３配線３０がマスク膜１４とサイドウォール絶縁膜１５で覆われて位置しており、第５コンタクトプラグ２９と接続されている。第３配線３０上は、ストッパー膜１９で覆われており、さらにストッパー膜１９上には第５層間絶縁膜２６が設けられており、第６コンタクトプラグ３３が第５層間絶縁膜２６を貫通するように配置されて、第２配線２８と第３配線３０を接続している。

次に、本発明の第１実施形態に係る半導体装置を製造する本発明の第２実施形態に係る半導体装置の製造方法について説明する。図４〜図１１に、本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図を示す。ここでは主に、サポート膜の製法を中心に説明する。各図において、（ａ）は周辺回路領域とメモリセル領域の端部、（ｂ）はメモリセル領域の中央部であり、上段が平面図、下段が平面図におけるＡ−Ａ線に沿った断面図である。また、（ａ）及び（ｂ）の平面図は、夫々の製造工程に応じた表面の構成要素を実線で示しており、さらに表面から下方の主な構成要素を破線で示している。

図４においては、ＭＯＳトランジスタを形成すると共に、各要素の電気的に接続したコンタクトプラグ及び配線を形成する。まず、シリコン基板１に、熱酸化法、ＣＶＤ（Chemical Vapor Deposition）法等により、素子分離領域であるＳＴＩ２を形成する。これにより、シリコン基板１にＳＴＩ２によって区分された活性領域３が形成される。ＳＴＩ２は、例えばシリコン酸化膜（ＳｉＯ_２）で形成することができる。次に、シリコン基板１上に、ゲート絶縁膜の前駆膜、ゲート電極の前駆膜及び第１マスク膜を順次成膜して積層膜を形成する。次に、フォトリソグラフィ法によりパターン化した第１マスク膜６をマスクとして、ゲート絶縁膜の前駆膜及びゲート電極の前駆膜を、エッチング（例えばドライエッチング）して、ゲート絶縁膜４及びゲート電極５を形成する。ゲート絶縁膜４は、例えば、熱酸化法によってシリコン酸化膜で成膜することができる。ゲート電極５は、例えば、熱ＣＶＤ法によって形成したポリシリコンとＣＶＤ法によって形成したタングステン（Ｗ）の積層体とすることができる。第１マスク膜６は、例えば、プラズマＣＶＤ法によって形成したシリコン窒化膜とすることができる。次に、ゲート絶縁膜４及びゲート電極５の側面に第１サイドウォール絶縁膜７を形成する。第１サイドウォール絶縁膜７は、例えば、熱ＣＶＤ法によってシリコン窒化膜を形成してエッチバックすることにより形成することができる。次に、ゲート絶縁膜４で覆われていない活性領域３に、イオン注入法によって拡散層８（８ａ，８ｂ）を形成する。ゲート絶縁膜４、ゲート電極５及び拡散層８は、半導体装置１００におけるトランジスタを構成する。

次に、トランジスタを埋め込むように、第１層間絶縁膜９を形成する。第１層間絶縁膜９は、例えば、トランジスタを覆うように塗布絶縁材料であるＳＯＤ（Spin On Dielectrics）を成膜し、ＣＭＰ（Chemical Mechanical Polishing）法によって上面を平坦化することによって形成することができる。次に、第１コンタクトプラグを形成するための第１ホール（不図示）を第１層間絶縁膜９に形成する。第１ホールは、フォトリソグラフィ法及びドライエッチング法によって、メモリセル領域における所望の拡散層８の上面が露出するように形成する。次に、第１ホールに導電体を埋め込んで第１コンタクトプラグ１０（１０ａ、１０ｂ）を形成する。第１コンタクトプラグ１０は、例えば、熱ＣＶＤ法によって形成したポリシリコン、ＣＶＤ法によってタングステン等で第１ホールを埋め込み、ＣＭＰ法により第１層間絶縁膜９上にある導電膜を除去して形成することができる。第１コンタクトプラグ１０は、拡散層８に電気的に接続される。

次に、第１層間絶縁膜９上に第２層間絶縁膜１１を形成する。第２層間絶縁膜１１は、例えば、プラズマＣＶＤ法によって形成したシリコン酸化膜とすることができる。次に、フォトリソグラフィ法とドライエッチング法を用いて、メモリセル領域における第１拡散層８ａ上の第１コンタクトプラグ１０ａ、及び周辺回路領域における所望の拡散層８の上面が露出するように、第１層間絶縁膜９及び第２層間絶縁膜１１に第２ホール（不図示）を形成する。次に、第２ホールに導電体を埋め込んで、メモリセル領域における第２コンタクトプラグ１２及び周辺回路領域における第５コンタクトプラグ２９を形成する。第２コンタクトプラグ１２及び第５コンタクトプラグ２９は、例えば、ＣＶＤ法により第２ホールをタングステンで埋め込み、ＣＭＰ法により第２層間絶縁膜１１上にあるタングステンを除去して形成することができる。このとき、第２コンタクトプラグ１２は、メモリセル領域における第１拡散層８ａ上の第１コンタクトプラグ１０ａに電気的に接続される。また、第５コンタクトプラグ２９は、周辺回路領域における拡散層８に電気的に接続される。

次に、メモリセル領域の第２層間絶縁膜１１上に、第１配線１３と第２マスク膜１４との積層体を形成し、周辺回路領域の第２層間絶縁膜１１上に、第３配線３０と第２マスク膜１４との積層体を形成する。例えば、第２層間絶縁膜１１上にスパッタ法によって、第１配線１３及び第３配線３０となるタングステン膜を形成した後、当該タングステン膜上にプラズマＣＶＤ法によって、第２マスク膜１４となるシリコン窒化膜を形成する。フォトリソグラフィ法によりシリコン窒化膜をパターン化して第２マスク膜１４を形成した後、第２マスク膜１４をマスクとしてタングステン膜をドライエッチングして第１配線１３及び第３配線３０を形成することができる。第２マスク膜１４は除去しなくてもよい。このとき、第１配線１３は、第２コンタクトプラグ１２と電気的に接続される。また、第３配線３０は、第５コンタクトプラグ２９と電気的に接続される。

次に、第１配線１３及び第３配線３０と第２マスク膜１４の積層体の側面を覆うように第２サイドウォール絶縁膜１５を形成する。第２サイドウォール絶縁膜１５は、例えば、熱ＣＶＤ法によりシリコン窒化膜を形成してエッチバックすることにより形成することができる。次に、第１配線１３及び第３配線３０と第２マスク膜１４の積層体、並びに第２サイドウォール絶縁膜１５を覆う第３層間絶縁膜１６を形成する。第３層間絶縁膜１６は、例えば、第１配線１３及び第３配線３０と第２マスク膜１４の積層体、並びに第２サイドウォール絶縁膜１５を埋め込むようにＳＯＤを形成し、ＣＭＰでＳＯＤを平坦化することにより形成することができる。

次に、所望の第１コンタクトプラグ１０を露出するように、第２層間絶縁膜１１及び第３層間絶縁膜１６に、第３コンタクトプラグ１７を形成するための第３ホール（不図示）を形成する。第３ホールは、例えば、フォトリソグラフィ法とドライエッチング法を用いて形成することができる。次に、第３ホールに導電体を埋め込んで、第３コンタクトプラグ１７を形成する。第３コンタクトプラグ１７は、例えば、熱ＣＶＤ法によって形成したポリシリコンやＣＶＤ法によって形成したタングステンで第３ホールを埋め込み、ＣＭＰ法により第３層間絶縁膜１６上にある導電膜を除去して形成することができる。このとき、第３コンタクトプラグ１７は、第１コンタクトプラグ１０と電気的に接続される。

図５においては、メモリセル領域及びと周辺回路領域に、ストッパー膜１９、サポート膜２１及びカバー膜３１を順次積層する。第３層間絶縁膜１６、マスク膜１４及び第３コンタクトプラグ１７を覆うように、エッチングの進行を抑止するためのストッパー膜１９を形成する。ストッパー膜１９は、例えば、ＡＬＤ（Atomic Layer Deposition）法によって形成したシリコン窒化膜とすることができる。次に、ストッパー膜１９上に、第４層間絶縁膜２０を形成する。第４層間絶縁膜２０は、例えば、プラズマＣＶＤ法によって形成した１３００ｎｍ厚のシリコン酸化膜とすることができる。第４層間絶縁膜２０は、２層構造、例えば上層をシリコン酸化膜、下層をＢＰＳＧ（Boron Phospho Silicate Glass）とすることもできる。

次に、第４層間絶縁膜２０上に、下部電極を支持するためのサポート膜２１を形成する。サポート膜２１は、例えば、ＡＬＤ法によって形成した１００ｎｍ厚のシリコン窒化膜とすることができる。次に、サポート膜２１上に、サポート膜２１を覆うカバー膜３１を形成する。カバー膜３１は、例えば、プラズマＣＶＤ法によって形成したシリコン酸化膜とすることができる。

次に、図６においては、メモリセル領域において、キャパシタを形成するためのシリンダホール３２を形成する。例えば、フォトリソグラフィ法とドライエッチング法を用いて、メモリセル領域の第３コンタクトプラグ１７の上面の少なくとも一部が露出するように、メモリセル領域におけるカバー膜３１、サポート膜２１、第４層間絶縁膜２０及びストッパー膜１９を貫通する孔を形成する。シリンダホール３２の内壁にはサポート膜２１の断面が露出する。シリンダホール３２の直径Ｄ１は、例えば、８５ｎｍとすることができる。第４層間絶縁膜２０を上記のように２層構造とする場合、シリンダホール３２内に露出しているＢＰＳＧの一部をウェットエッチングで選択的に除去することができる。これにより、シリンダホール３２の下部の直径を拡げられるので、下部電極の表面積を増加させて、キャパシタ容量を向上させることができる。

図７においては、シリンダホール３２に下部電極２２を形成する。例えば、カバー膜３１の上面及びシリンダホール３２の内壁を覆うように、ＣＶＤ法によって、下部電極２２となる１０ｎｍ厚の窒化チタン（ＴｉＮ）膜を成膜し、エッチバックによりカバー膜３１の上面の導電膜を除去することによって、シリンダホール３２の内壁だけを覆う導電膜である下部電極２２を形成することができる。下部電極２２は、カバー膜３１とともにサポート膜２１に接続される。下部電極２２は、窒化チタンに限定されることはなく、例えば、ルテニウム（Ｒｕ）や白金（Ｐｔ）などの金属も使用することができる。次に、カバー膜３１の上面及び筒状の下部電極２２の内部を埋め込むように、後のエッチングにおける保護膜となる犠牲膜３４を形成する。犠牲膜３４は、例えば、プラズマＣＶＤ法によって形成したシリコン酸化膜とすることができる。

各シリンダホール３２は、ボイドにより隣接するシリンダホールと連通することなく、第４層間絶縁膜２０、サポート膜２１及びカバー膜３１によって隔離されているので、下部電極２２間が短絡することを防止することができる。

次に、図８において、下部電極２２を支持すると共に、キャパシタの形成ができるように、サポート膜２１を加工する。まず、フォトリソグラフィ法とドライエッチング法を用いて、第４層間絶縁膜２０の上面の一部が露出するように、犠牲膜３４、カバー膜３１及びサポート膜２１を部分的にエッチングする。このエッチングによりメモリセル領域に溝形状の開口部２１Ａが形成される。開口部２１Ａは、Ｙ方向に沿って延在しており、Ｘ方向へ平行に配列している。開口部２１Ａは、メモリセル領域において、第１配線１３の上方の、Ｘ方向に隣接する下部電極２２間の領域にある犠牲膜３４、カバー膜３１及びサポート膜２１を残存させるように形成する。サポート膜２１は、残存している下部電極２２と接続されたままである。周辺回路領域において、犠牲膜３４、カバー膜３１及びサポート膜２１は除去されている。

犠牲膜３４は、Ｘ方向に隣接する下部電極２２を部分的に覆いながらＹ方向に延在している。このとき、第４層間絶縁膜２０より上の下部電極２２はエッチングされず、下部電極２２は、開口部２１Ａにおいて部分的に露出する。サポート膜２１は、下部電極２２の筒状内部を除き、犠牲膜３４及びカバー膜３１の露出した側面の下から、開口部２１Ａに向けて突出するように露出している。Ｙ方向に隣接した下部電極２２間において、サポート膜２１の突出した両側部分は、側面が上方を向いた傾斜部２１Ｂ（点線囲い領域）となっている。犠牲膜３４、カバー膜３１及びサポート膜２１は、メモリセル領域と周辺回路領域との境界に沿って、すなわち、メモリセル領域の外縁に沿ってＹ方向に延在している下部電極２２の配列の外側にも残存している。この境界領域においても、サポート膜２１の露出した両側部分は、傾斜部２１Ｂとなっている。傾斜部２１Ｂにおけるサポート膜２１の側面と第４層間絶縁膜２０の上面とのなす角θは、例えば約７０°とすることができる。傾斜部２１Ｂの傾斜角度θは、６５°から８５°までの範囲に設定することができる。

犠牲膜３４をシリコン酸化膜で形成し、カバー膜３１をシリコン酸化膜で形成し、及びサポート膜２１をシリコン窒化膜で形成した場合、犠牲膜３４、カバー膜３１及びサポート膜２１のエッチングは、例えば、ヘキサフルオロ-１，３-ブタジエン(Ｃ_４Ｆ_６)とトリフルオロメタン(ＣＨＦ_３)と酸素（Ｏ_２）を原料ガスとし、流量を１４０ｓｃｃｍ（Standard Cubic Centimeter per Minute）（Ｃ_４Ｆ_６）と６０ｓｃｃｍ（ＣＨＦ_３）と３０ｓｃｃｍ（Ｏ_２）、高周波パワーを６００Ｗ、ステージ温度を６０℃、圧力を６０ｍＴｏｒｒとする異方性ドライエッチングとすることができる。上記原料ガスとシリコン酸化膜（ＳｉＯ_２）及びシリコン窒化膜（ＳｉＮ）との各反応を以下に示す。シリコン酸化膜との反応生成物は、四フッ化ケイ素（ＳｉＦ_４）、一酸化炭素（ＣＯ）、及び水素（Ｈ_２）であって、いずれも蒸気圧が高いガスで容易に揮発して除去される。一方、シリコン窒化膜との反応生成物の一部には、揮発しにくいポリマー(Ｃ_ＸＮ_Ｙ)が含まれている。この副生成物であるポリマーは、エッチングの最中に保護膜（マスク）として作用する。

（１）シリコン酸化膜との反応：
３ＳｉＯ_２＋Ｃ_４Ｆ_６＋２ＣＨＦ_３→３ＳｉＦ_４＋６ＣＯ＋Ｈ_２
（２）シリコン窒化膜との反応：
３ＳｉＮ＋Ｃ_４Ｆ_６＋２ＣＨＦ_３→３ＳｉＦ_４＋Ｈ_２＋(Ｃ_ＸＮ_Ｙ)

ここで、傾斜部２１Ｂの形成メカニズムについて説明する。傾斜部２１Ｂは、上記エッチング条件において、サポート膜２１と原料ガスとの副生成物を保護膜として利用することにより形成される。図１２に、傾斜部２１Ｂの形成方法を説明するための概略断面図を示す。図１２は、図８において傾斜部２１Ｂを矩形Ｄで囲った領域の拡大図である。図１２（Ａ）はエッチングの保護膜の幅を狭くした場合の工程図であり、図１２（Ｂ）はエッチングの保護膜の幅を広くした場合の工程図である。図１２において、第１ステップから第４ステップまでは、エッチング反応の進行過程を段階的に示しており、連続ステップは、エッチング反応の進行過程が連続的に進行した場合の第４ステップの状態を示している。

まず図１２（Ａ）を参照する。第１ステップは、犠牲膜３４及びカバー膜３１のエッチングが終了して、サポート膜２１のエッチングに移行した状態を示しており、サポート膜２１は、ほぼ第４層間絶縁膜２０上に残存している。エッチングが進行すると、サポート膜２１の上面に凹部３５（３５Ａ_１）が形成される。凹部３５Ａ_１の側面は、カバー膜３１の側面とともに、ポリマー（Ｃ_ＸＮ_Ｙ）の保護膜３６（３６Ａ_１）で覆われることになる。凹部３５の底面は、常に異方性ドライエッチングのエッチャントで被爆しているので、保護膜３６で覆われることはない。ドライエッチングが進行した第２ステップでは、保護膜３６Ａ_１がマスクとなるので、凹部３５Ａ_２の深さが凹部３５Ａ_１よりも深くなって、保護膜３６Ａ_１の下方にサポート膜２１の段差３７Ａが生じる。そして、凹部３５Ａ_２の側面（段差３７Ａ上）は新たな保護膜３６Ａ_２で覆われる。後続の第３ステップでも、第１ステップから第２ステップの過程と同様にして段差３７Ａが生じると共に、凹部の側面（段差３７Ａ上）は新たな保護膜３６で覆われる。開口部２１Ａが完成する第４ステップでは、段差３７Ａが連続して形成されて、サポート膜２１の端部には傾斜部２１Ｂ（２１Ｂ_１）が形成される。傾斜部２１Ｂは、図８の平面図で示したように下部電極２２と接続されている。ここでは説明の都合上、保護膜３６の形成とサポート膜２１のドライエッチング経過を別々に説明したが、実際の製造工程では夫々が同時に連続して進行するので、連続ステップとして示したように、傾斜部２１Ｂ（２１Ｂ_１）は連続した段差ではなく、なだらかな斜面となる。

次に、図１２（Ｂ）を参照する。図１２（Ｂ）においても、凹部３５が深くなる毎に保護膜３６（３６Ｂ）が厚くなるので、図１２（Ａ）と同様に、第４ステップではサポート膜２１の端部に傾斜部２１Ｂ（２１Ｂ_２）が形成される。しかし第１ステップで示したように、図１２（Ｂ）における保護膜３６Ｂ_１の幅Ｗ２は、図１２（Ａ）における保護膜３６Ａ_１の幅Ｗ１よりも厚いので、連続ステップで示したように、傾斜部２１Ｂ_２の傾斜角度θ２は、傾斜部２１Ｂ_１の傾斜角度θ１よりも小さくなる。これは、保護膜３６Ｂの幅ｔ２に連動して、段差３７Ｂの上面積が、保護膜３６Ａによる段差３７Ａの上面積よりも大きくなるためである。保護膜３６の幅は、含有炭素数の多いヘキサフルオロ−１，３−ブタジエン（Ｃ_４Ｆ_６）の流量に依存しており、流量を多くすると保護膜３６はさらに幅広に形成されるので、傾斜部２１Ｂの傾斜角度θは、ヘキサフルオロ−１，３−ブタジエン（Ｃ_４Ｆ_６）の流量によって制御することができる。

保護膜３６は、エッチング後に除去する。以上により開口部２１Ａを形成することができる。

本実施形態の方法によればサポート膜２１の成形は、下部電極２２を形成した後に行われる。したがって、開口部２１Ａの幅が狭い場合であっても、下部電極２２形成時に開口部２１Ａにボイドが存在することはないので、隣接する下部電極２２間の短絡を防止することができる。

次に、図９において、第４層間絶縁膜２０、カバー膜３１及び犠牲膜３４を除去する。例えば、第４層間絶縁膜２０、カバー膜３１及び犠牲膜３４がシリコン酸化膜である場合、シリコン酸化膜を溶解させるフッ酸（ＨＦ）を主成分とした薬液を用いるウェットエッチングによって同時に除去することができる。第４層間絶縁膜２０は、開口部２１Ａ及び下部電極２２の開口から露出しているので、サポート膜２１の下方にあっても容易に除去することができる。このとき、第４層間絶縁膜２０を完全に除去するために、オーバーエッチングの設定を１０％とすると好ましい。１０％のオーバーエッチング設定とは、例えば、第４層間絶縁膜２０の膜厚が１３００ｎｍであるとき、第４層間絶縁膜２０の除去時間を第４層間絶縁膜２０の膜厚から１０％増加（１４３０ｎｍ）させた状態として設定するものである。シリコン窒化膜はフッ酸に溶解しないので、ストッパー膜１９をシリコン窒化膜で形成すれば、ストッパー膜１９下の領域を保護することができる。また、下部電極２２を窒化チタンで形成し、サポート膜２１をシリコン窒化膜で形成すれば、これらもウェットエッチング前と同じ状態で残存させることができる。

このとき、例えば、サポート膜２１の平坦部２１ＣにおけるＸ方向の幅Ｗ３は１１０ｎｍ、傾斜部２１ＢのＸ方向の幅をＷ４は３６ｎｍ、及び開口部２１Ａの幅をＷ５は７４ｎｍとすることができる。

第４層間絶縁膜２０が除去され、アスペクト比が高い下部電極２２が第４層間絶縁膜２０で支持されない状態になっても、下部電極２２の露出した側面部に接続されたサポート膜２１が、隣接する下部電極２２を支持しているので、下部電極２２が傾いて下部電極２２同士で接触することを防止することができる。

図１３に、図９における矩形Ｙで囲んだ領域の拡大図を示す。下部電極２２の側面部には、サポート膜２１の平坦部２１Ｃ及び傾斜部２１Ｂが接続されている（破線で囲った領域）。サポート膜２１と下部電極２２とは主として平坦部２１Ｃが接続しているが、傾斜部２１Ｂは、サポート膜２１と下部電極２２との接続を補強する機能を有する。例えば、
開口部２１Ａの形成位置がマイナスＸ方向（図面上左方向）へずれて、すなわちサポート膜２１がマイナスＸ方向にずれて、平坦部２１Ｃと下部電極２２の接続面積が減少したとしても、傾斜部２１Ｂが接続を補強する役割を果たすので、接続強度不足による下部電極２２の倒壊を防止することができる。さらに詳細に述べると、傾斜部２１Ｂは、平坦部２１Ｃと開口部２１Ａの間で形成されるので、開口部２１Ａの形成位置と連動して、常に傾斜部２１Ｂが接続面積を補充しているので、すなわち、平坦部２１Ｃの実効長を傾斜部２１Ｂの分だけ伸長できるので、接続強度を保つことができる。

次に、図１０において、キャパシタ２５を形成する。まず、下部電極２２の露出面を覆うように、容量絶縁膜２３を形成する。容量絶縁膜２３は、例えば、ＣＶＤ法またはＡＬＤ法によって形成することができる。容量絶縁膜２３としては、例えば、酸化ジルコニウム（ＺｒＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）等の高誘電体膜や、それらの積層膜を使用することができる。次に、容量絶縁膜２３の表面を覆うように、上部電極２４を形成する。上部電極２４は、例えば、ＣＶＤ法で形成することができる。上部電極２４としては、例えば、窒化チタン、ルテニウム（Ｒｕ）、白金（Ｐｔ）等を使用することができる。また、また、上部電極２４は、窒化チタンを１０ｎｍ程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極２２間の空洞部を充填し、さらにその上にタングステン（Ｗ）などの金属膜を成膜した積層構造としてもよい。傾斜部２１Ｂにより、サポート膜２１の開口部２１Ａの上方は拡張されているので、上部電極２４を形成しやすくすることができ、キャパシタ性能に悪影響が及ぶおそれを回避することができる。

次に、上部電極２４を覆うように第３マスク膜１８を形成する。第３マスク膜１８は、例えば、ＣＶＤ法によって形成したシリコン酸化膜とすることができる。このとき、メモリセル領域では、下部電極２２の表面に容量絶縁膜２３と上部電極２４とマスク膜１８が積層されているが、周辺回路領域においても、同様にストッパー膜１９の上面に容量絶縁膜２３、上部電極２４、及びマスク膜１８が積層されている。

次に、図１１において、フォトリソグラフィ法とドライエッチング法によって、周辺回路領域における不要な積層膜（第３マスク膜１８、上部電極２４、容量絶縁膜２３）を除去する。これにより、メモリセル領域において、下部電極２２と上部電極２４が容量絶縁膜２３を介して対向することにより、キャパシタ２５が形成される。周辺回路領域において不要な積層膜を除去しておくことにより、周辺回路領域の第５層間絶縁膜２６を貫通する深いコンタクトプラグを容易に形成することができる。

次に、図２に示すように、メモリセル領域のキャパシタ２５及び周辺回路領域のストッパー膜１９の上面を覆うように、第５層間絶縁膜２６を形成する。第５層間絶縁膜２６は、例えば、シリコン酸化膜を積層した後、ＣＭＰ法で平坦化することにより形成することができる。次に、上部電極２４に所定の電位を与えるための第４コンタクトプラグ２７及び第２配線２８を形成する。また、第２配線２８と第３配線とを電気的に接続する第６コンタクトプラグ３３を形成する。この後、表面保護膜等を形成すれば、図２に示したＤＲＡＭである半導体装置１００が完成する。

次に、本発明の第２実施形態に係る半導体装置を製造する本発明の第３実施形態に係る半導体装置の製造方法について説明する。図１４〜図２２に、本発明の第２実施形態に係る半導体装置の製造方法の一例を説明するための概略工程図を示す。ここでは主に、サポート膜の製法を中心に説明する。各図において、左図は周辺回路領域とメモリセル領域の端部、右図はメモリセル領域の中央部である。図１４〜図２１において、明確化のため、第２実施形態と同じ要素には同じ名称及び同じ符号を付してある。なお、図１４〜図２２においては、第４層間絶縁膜２０以下の構成、例えばトランジスタ等の構成は、第１実施形態及び第２実施形態と異なっている。また、第４層間絶縁膜２０は、複数の絶縁膜の積層体となっているが、これらを合わせて第４層間絶縁膜と表記する。

第２実施形態においては、第４層間絶縁膜、サポート膜及びカバー膜を積層したのちに、これらを貫通するシリンダホールを形成したが、第３実施形態においては、サポート膜に独立して、シリンダホールの一部となる貫通孔を形成する。

まず、図１４において、第４層間絶縁膜２０の上に、サポート膜２１を積層する。第１実施形態における図５においてカバー膜が積層されていない状態と同様である。

次に、図１５において、メモリセル領域におけるサポート膜２１に開口部２１Ａを形成する。図２３に、図１５に示す状態におけるサポート膜の概略平面図を示す。図１４〜図２２に示す周辺回路領域及びメモリセル領域の端部の概略断面図は、図２３におけるＢ−Ｂ’線における断面図となる。図１４〜図２２に示すメモリセル領域の中央部の概略断面図は、図２３におけるＣ−Ｃ’線における断面図となる。開口部２１Ａから第４層間絶縁膜２０が露出している。開口部２１Ａは、複数形成され、図面上斜め方向に延在している。サポート膜２１において、開口部２１Ａの内壁（開口端面）及び側面には、第２実施形態と同様にして傾斜部２１Ｂが形成されている。傾斜部２１の形態は、第１実施形態及び第２実施形態と同様である。傾斜部２１Ｂを形成するためのサポート膜２１のエッチング条件は、上述の条件を適用することができる。なお、図２３及び図２４において傾斜部の図示は省略されている。

開口部２１Ａは、後の工程において第４層間絶縁膜２０等を除去するための薬液を浸入させやすくするためのものである。開口部２１Ａは、後の工程において形成する下部電極のうち、サポート膜２１と接触しない下部電極が生じないように形成する。例えば、ある下部電極を基準にして、一方の側で隣接する下部電極との間にはサポート膜２１は存在していないが、他方の側で隣接する下部電極との間にはサポート膜２１が存在するようにする。この場合、開口部２１Ａの幅Ｗ６は、隣接する２つの下部電極を差し渡す長さ未満となる。

次に、図１６において、開口部２１Ａを埋め込むと共に、第４層間絶縁膜２０及びサポート膜２１上を覆うようにカバー膜３１を形成する。サポート膜２１の開口部２１Ａの内壁は上方に面し、開口部２１Ａの開口の大きさは上方に向かって拡張している。したがって、開口部２１Ａにおいて、カバー膜３１を埋込やすくなっており、カバー膜３１が存在しないボイド（空洞）が発生することを抑制することができる。特に、サポート膜２１の厚さが１００ｎｍ以上と厚い場合、例えば、サポート膜２１の開口部２１Ａのアスペクト比が０．７以上、好ましくは１以上、より好ましくは１．４以上となるような場合であっても、ボイドを発生させることなく、カバー膜３１を開口部２１Ａに埋め込むことができる。

次に、図１７において、パッド４１が露出するように、下部電極を形成するためのシリンダホール３２を形成する。図２４に、図１７に示す状態におけるサポート膜の概略平面図を示す。図１４〜図２２に示す周辺回路領域及びメモリセル領域の端部の概略断面図は、図２４におけるＢ−Ｂ’線における断面図となる。図１４〜図２２に示すメモリセル領域の中央部の概略断面図は、図２４におけるＣ−Ｃ’線における断面図となる。図２５に、図１７に示す状態におけるサポート膜の概略平面図を示す。図２５は、１つの開口部２１Ａ部分の平面図を示す。シリンダホール３２の形成方法は第２実施形態と同様の方法を採ることができる。図１７に示す形態においては、メモリセル領域における１つの開口部２１Ａには２つのシリンダホール３２が形成されている。開口部２１Ａに形成するシリンダホール３２は、サポート膜２１の一部を除去するように形成すると好ましい。このとき、傾斜部２１Ｂが部分的に除去される。シリンダホール３２の内壁には、傾斜部２１Ｂ（サポート膜１２の端面）の断面が露出する。これにより、サポート膜２１と接触しない下部電極が形成されることを防止することができる。

図２５において、複数のシリンダホール３２は、開口部２１Ａの内壁（傾斜部２１Ｂ）に沿って形成されている。傾斜部２１Ｂは、図面上斜め方向に隣接するシリンダホール３２間に延在している。したがって、開口部２１Ａに面した下部電極２２において、サポート膜２１の傾斜部２１Ｂは下部電極２２と接触すると共に、図面上斜め方向に隣接する下部電極２２間に延在することになる。また、図面上、左右方向に隣接するシリンダホール３２間には、サポート膜２１が存在していない。同様に、図面上、上下方向に隣接するシリンダホール３２間には、サポート膜２１が存在していない。内壁にサポート膜２１が露出していないシリンダホール３２は存在していない。これにより、エッチング液を注入する開口を確保すると共に、サポート膜２１に接していない下部電極２２が形成されることを防止することができる。

第３実施形態においては、シリンダホール３２形成時にすでにサポート膜２１が成形されている。したがって、シリンダホール３２形成時に、カバー膜３１の上からサポート膜２１をパターニングする必要がないので、サポート膜２１をより低い位置、例えば下部電極２２の上面から１００ｎｍ以下に形成することができる。

次に、図１８において、パッド４１の上面、シリンダホール３２の内壁及びカバー膜３１の上面を覆うように、下部電極２２となる導電膜２２’を形成する。導電膜２２’は、第２実施形態と同様の方法で形成することができる。導電膜２２’は、シリンダホール３２の内壁に露出しているサポート膜２１の開口端面と接触する。導電膜２２’を形成するとき、開口部２１Ａ（図１８及び図２５において楕円Ｖで囲った領域）において、カバー膜３１が埋め込まれていなかったり、カバー膜３１が存在しない箇所が存在すると、隣接する下部電極が導電膜２２’で接続され、ショートしてしまう。しかし、本実施形態においては、サポート膜２１の開口部２１Ａにおけるボイドの発生が抑制されているので、下部電極２２間のショートの発生も抑制することができる。

次に、図１９において、導電膜２２’のうちカバー膜３１の上面を覆う部分をエッチバックにより除去して下部電極２２を形成する。次に、カバー膜３１及び第４層間絶縁膜２０を除去する。除去方法は、第２実施形態と同様の方法を採ることができる。エッチング液は開口部２１Ａから注入することができる。カバー膜３１及び第４層間絶縁膜２０を除去することにより、直立した下部電極２２が露出し、サポート膜２１は、下部電極２２の転倒や倒壊を防止する。

次に、図２０において、下部電極２２及びサポート膜２１の露出部分を覆うように、容量絶縁膜２３を形成する。容量絶縁膜２３の形成方法は、第２実施形態と同様の方法を採ることができる。

次に、図２１において、第２実施形態と同様にして、容量絶縁膜２３を覆う上部電極２４を形成する。次に、第２実施形態と同様にして、上部電極２４を覆うマスク膜１８を形成する。

次に、図２２において、第２実施形態と同様にして、半導体装置２００を形成することができる。

第３実施形態における各要素の材料は、第２実施形態において例示した材料を使用することができる。第３実施形態における他の形態は、第１実施形態及び第２実施形態と同様である。

本発明の半導体装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。

本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。

１ 半導体基板（シリコン基板）
２ ＳＴＩ
３ 活性領域
４ ゲート絶縁膜
５ ゲート電極
６ 第１マスク膜
７ 第１サイドウォール絶縁膜
８（８ａ，８ｂ） 拡散層
９ 第１層間絶縁膜
１０（１０ａ，１０ｂ） 第１コンタクトプラグ
１１ 第２層間絶縁膜
１２ 第２コンタクトプラグ
１３ 第１配線
１４ 第２マスク膜
１５ 第２サイドウォール絶縁膜
１６ 第３層間絶縁膜
１７ 第３コンタクトプラグ
１８ 第３マスク膜
１９ ストッパー膜
２０ 第４層間絶縁膜
２１ サポート膜
２１Ａ 開口部
２１Ｂ 傾斜部
２１Ｃ 平坦部
２２ 下部電極
２２’ 下部電極の前駆膜
２３ 容量絶縁膜
２４ 上部電極
２５ キャパシタ
２６ 第５層間絶縁膜
２７ 第４コンタクトプラグ
２８ 第２配線
２９ 第５コンタクトプラグ
３０ 第３配線
３１ カバー膜
３２ シリンダホール
３３ 第６コンタクトプラグ
３４ 犠牲膜
３５ 凹部
３６ 保護膜
３７ 段差
４１ パッド
９０ 層間絶縁膜
９１ サポート膜
９１ａ 開口
９３ カバー膜
９４ ボイド
９５ シリンダホール
９６ レジスト
１００，２００ 半導体装置
１０１ メモリセル領域
１０２ 周辺回路領域

Claims (20)

1. 半導体基板より上方に第１絶縁膜を形成する工程と、
   前記第１絶縁膜の上面を覆う第２絶縁膜を形成する工程と、
   前記第１絶縁膜の一部が露出すると共に、端面が前記第２絶縁膜の上面に対して上方向きに斜めとなるように、前記第２絶縁膜の一部を除去する工程と、
   前記第１絶縁膜の前記一部及び前記第２絶縁膜の上面を覆う第３絶縁膜を形成する工程と、
   開口が前記第１絶縁膜の前記一部と少なくとも部分的に重複し、前記第１絶縁膜、第２絶縁膜及び前記第３絶縁膜を連通すると共に、内壁に前記第２絶縁膜が露出する貫通孔を形成する工程と、
   前記貫通孔の内壁を覆うと共に、前記半導体基板と電気的に接続される下部電極を形成する工程と、
   前記第１絶縁膜及び前記第３絶縁膜を除去する工程と、
   前記下部電極及び前記第２絶縁膜を覆う容量絶縁膜を形成する工程と、
   前記容量絶縁膜を覆うと共に、前記下部電極及び前記容量絶縁膜とでキャパシタを構成する上部電極を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記貫通孔を形成する工程において、前記第２絶縁膜の一部を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記貫通孔を形成する工程において、前記第２絶縁膜の前記端面の断面が前記貫通孔の内壁に露出していることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記第２絶縁膜の一部を除去する工程において、前記第１絶縁膜の一部が露出する開口を前記第２絶縁膜に形成し、前記第２絶縁膜の前記端面は前記開口の内壁に形成され、
   前記貫通孔を形成する工程において、前記開口の前記内壁を除去して形成された貫通孔と、一方の側に隣接する貫通孔との間に前記第２絶縁膜が存在しないことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
5. 前記貫通孔を形成する工程において、複数の前記貫通孔は、前記第２絶縁膜の前記開口の前記内壁に沿って形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記第１絶縁膜を除去する工程において、前記開口からエッチング液を注入することを特徴とする請求項４に記載の半導体装置の製造方法。
7. 前記開口のアスペクト比は、０．７以上であることを特徴とする請求項４〜６のいずれか一項に記載の半導体装置の製造方法。
8. 半導体基板より上方に第１絶縁膜を形成する工程と、
   前記第１絶縁膜の上面を覆う第２絶縁膜を形成する工程と、
   前記第２絶縁膜の上面を覆う第３絶縁膜を形成する工程と、
   前記第１絶縁膜、第２絶縁膜及び前記第３絶縁膜を連通すると共に、内壁に前記第２絶縁膜が露出する貫通孔を形成する工程と、
   前記貫通孔の内壁に沿った筒状を有すると共に、前記半導体基板と電気的に接続される下部電極を形成する工程と、
   前記下部電極の筒状内に埋め込まれると共に、前記第３絶縁膜の上面を覆う第４絶縁膜を形成する工程と、
   前記第４絶縁膜から前記下部電極の一部及び前記第１絶縁膜が露出すると共に、前記第２絶縁膜の端面が上面に対して上方向きに斜めになるように、前記第４絶縁膜、第３絶縁膜及び前記第２絶縁膜の一部を除去する工程と、
   前記第１絶縁膜、前記第３絶縁膜及び前記第４絶縁膜を除去する工程と、
   前記下部電極及び前記第２絶縁膜を覆う容量絶縁膜を形成する工程と、
   前記容量絶縁膜を覆うと共に、前記下部電極及び前記容量絶縁膜とでキャパシタを構成する上部電極を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
9. 前記第４絶縁膜、第３絶縁膜及び前記第２絶縁膜の一部を除去する工程において、平面投影において、前記第２絶縁膜の前記端面が前記第４絶縁膜から突出していることを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記第２絶縁膜の前記端面は、前記第２絶縁膜のエッチング時において生成する反応物をマスクとして利用して形成することを特徴とする請求項１〜９のいずれか一項に記載の半導体装置の製造方法。
11. 前記第２絶縁膜は窒化シリコン膜であり、
    前記第２絶縁膜の前記端面は、フッ化炭素系化合物を含有するガスを用いて前記第２絶縁膜をエッチングすることにより形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記ガスは、四フッ化メタン及び三フッ化メタンのうちいずれかを含有することを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 半導体基板と、
    前記半導体基板と電気的に接続されると共に、シリンダ形状を有する第１下部電極と、
    前記半導体基板と電気的に接続されると共に、シリンダ形状を有する第２下部電極と、
    前記第１下部電極及び前記第２下部電極の外周面と接触しており、上面に対して上方向きに斜めに形成された端面の一部が前記第１下部電極と前記第２下部電極の間に存在するサポート膜と、
    前記第１下部電極、前記第２下部電極及び前記サポート膜を覆う容量絶縁膜と、
    前記容量絶縁膜を覆い、前記容量絶縁膜と前記第１下部電極及び前記容量絶縁膜と前記第２絶縁膜とでキャパシタを構成する上部電極と、を備えることを特徴とする半導体装置。
14. 前記サポート膜の厚さは１００ｎｍ〜２００ｎｍであることを特徴とする請求項１３に記載の半導体装置。
15. 前記第１下部電極及び前記第２下部電極が開口を上方に向けて直立している場合、前記サポート膜は、前記第１下部電極及び前記第２下部電極の上面から２００ｎｍ以下の領域において前記第１下部電極及び前記第２下部電極と接触していることを特徴とする請求項１３又は１４に記載の半導体装置。
16. 前記サポート膜は、前記第１下部電極及び前記第２下部電極の高さの半分以上の高さで前記第１下部電極及び前記第２下部電極と接触していることを特徴とする請求項１３〜１５のいずれか一項に記載の半導体装置。
17. 前記サポート膜は、前記サポート膜の前記端面を内壁に有する第１開口を有し、
    前記第１下部電極及び前記第２下部電極は、前記第１開口に沿って配列していることを特徴とする請求項１３〜１６のいずれか一項に記載の半導体装置。
18. 前記半導体基板と電気的に接続されると共に、シリンダ形状を有する第３下部電極をさらに備え、
    前記第３下部電極は、前記サポート膜の前記第１開口の前記内壁と接すると共に、前記第１電極に隣接しており、
    前記第１電極と前記第３電極との間に前記サポート膜は存在していないことを特徴とする請求項１３〜１７のいずれか一項に記載の半導体装置。
19. 前記半導体基板と電気的に接続されると共に、シリンダ形状を有する第４下部電極をさらに備え、
    前記サポート膜は、前記サポート膜の前記端面を内壁に有すると共に、前記第１開口に隣接する第２開口をさらに有し、
    前記第４下部電極は、前記サポート膜の前記第２開口の前記内壁と接すると共に、前記第３下部電極とは反対側において前記第１電極に隣接しており、
    前記第１電極と前記第４電極との間に前記サポート膜が存在することを特徴とする請求項１８に記載の半導体装置。
20. 前記半導体基板と電気的に接続されると共に、シリンダ形状を有する第５下部電極をさらに備え、
    前記第５下部電極は、前記サポート膜に取り囲まれていることを特徴とする請求項１３〜１９のいずれか一項に記載の半導体装置。

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