JP2012231075A - 半導体デバイス及びその製造方法 - Google Patents
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Abstract
【解決手段】非晶質炭素膜及び層間絶縁膜をメモリセル領域及び周辺回路領域にそれぞれ形成し、非晶質炭素膜及び層間絶縁膜上に絶縁膜を形成し、非晶質炭素膜上のキャパシタに対応した部分における絶縁膜を除去して、キャパシタの下部電極を両側から支持すると共に、メモリセル領域から周辺回路領域まで連続的に覆う絶縁膜パターンを形成する。続いて、非晶質炭素膜を用いたキャパシタを形成した後、絶縁膜パターン下部の非晶質炭素膜を除去する。
【選択図】図2
Description
前記第1の非晶質炭素膜及び前記層間絶縁膜を覆う第1の絶縁膜を形成する工程と、
前記メモリセル領域に形成されるキャパシタ部分に対応した部分の前記第1の絶縁膜を除去することによって、前記キャパシタ部分を少なくとも両側から挟み、且つ、前記周辺回路領域まで連続する第1の絶縁膜パターンを形成する工程と、
前記第1の絶縁膜を除去されたキャパシタ部分にキャパシタを形成した後、前記第1の非晶質炭素膜を除去する工程と、を含む半導体デバイスの製造方法が得られる。
101:メモリセル領域
102:周辺回路領域
1:シリコン基板
2:STI
3:活性領域
4:ゲート絶縁膜
5:ゲート電極
6:絶縁膜
7:サイドウォール絶縁膜
8、8a、8b:拡散層
9:第1の層間絶縁膜
10、10a、10b:第1のコンタクトプラグ
11:第2の層間絶縁膜
12:第2のコンタクトプラグ
13:第1の配線
14:絶縁膜
15:サイドウォール絶縁膜
16:第3の層間絶縁膜
17:第3のコンタクトプラグ
18:コンタクトパッド
19:カバー膜
20:第4の層間絶縁膜
21:第1のサポート膜
21A:開口部
22:第5の層間絶縁膜
23:第2のサポート膜
24:下部電極
25:容量絶縁膜
26:上部電極
27:キャパシタ27
28:第6の層間絶縁膜
29:第4のコンタクトプラグ
30:第2の配線
31:第5のコンタクトプラグ
32:第3の配線
33:絶縁膜
34:サイドウォール絶縁膜
35:第6のコンタクトプラグ
36:第1の非晶質炭素膜
37:第2の非晶質炭素膜
38:マスク膜
38A:開口部
39:シリンダホール
Claims (14)
- メモリセル領域と周辺回路領域とを含む半導体基板に、第1の非晶質炭素膜を前記メモリセル領域上に形成し、他方、前記周辺回路領域上に、第1の周辺層間絶縁膜を形成する工程と、
前記第1の非晶質炭素膜及び前記第1の周辺層間絶縁膜を覆う第1の絶縁膜を形成する工程と、
前記メモリセル領域に形成されるキャパシタ部分に対応した部分の前記第1の絶縁膜を除去することによって、前記キャパシタ部分を少なくとも両側から挟み、且つ、前記周辺回路領域まで連続する第1の絶縁膜パターンを形成する工程と、
前記第1の絶縁膜を除去されたキャパシタ部分にキャパシタを形成した後、前記第1の非晶質炭素膜を除去する工程と、を含む半導体デバイスの製造方法。 - 前記第1の絶縁膜パターンを形成後、前記第1の絶縁膜パターン及び前記第1の非晶質炭素膜上に、第2の非晶質炭素膜を形成する一方、前記周辺回路領域上の前記第1の絶縁膜パターン上に第2の周辺層間絶縁膜を形成する工程と、
前記第2の非晶質炭素膜及び前記第2の周辺層間絶縁膜を覆う第2の絶縁膜を形成する工程と、
前記メモリセル領域に形成されるキャパシタ部分に対応した部分の前記第2の絶縁膜を除去することによって、前記キャパシタ部分を少なくとも両側から挟み、且つ、前記周辺回路領域まで連続する第2の絶縁膜パターンを形成する工程と、を含み、
前記第1の非晶質炭素膜を除去する工程では、前記第2の非晶質炭素膜も除去されることを特徴とする請求項1記載の半導体デバイスの製造方法。 - 前記第1の絶縁膜パターンの前記第1の前記絶縁膜の除去部分は、予め定められた方向に直線的に溝状に延在し、他方、前記第2の絶縁膜パターンの前記第2の前記絶縁膜の除去部分は、前記予め定められた方向に対して交差する方向に直線的に溝状に延在していることを特徴とする請求項2記載の半導体デバイスの製造方法。
- 半導体基板上に第1の非晶質炭素膜を形成する工程と、
前記第1の非晶質炭素膜を覆うように第1の絶縁膜を形成する工程と、
前記第1の絶縁膜に第1のパターンを形成する工程と、
前記第1のパターンを埋め込むように第2の非晶質炭素膜を形成する工程と、
前記第2の非晶質炭素膜を覆うように第2の絶縁膜を形成する工程と、
前記第2の絶縁膜に第2のパターンを形成する工程と、
前記第2のパターンをマスクにして前記第2の絶縁膜から前記第1の非晶質炭素膜まで貫通するホールを形成する第1の工程と、
前記ホールの内壁を覆うように導電膜を形成する工程と、
前記導電膜を形成後に前記第1と第2の非晶質炭素膜を除去する第2の工程と、
を有していることを特徴とする半導体デバイスの製造方法。 - 前記第2のパターンを埋め込むようにマスク膜を形成する工程と、
前記マスク膜にマスクパターンを形成する工程と、
を有しており、前記第1の工程において、前記ホールが前記マスクパターンをマスクにして前記マスク膜から前記第1の非晶質炭素膜まで貫通するように形成されていることを特徴とする請求項4に記載の半導体デバイスの製造方法。 - 少なくとも前記第2のパターンの一部が前記第1のパターンと平面的に見て重なっていることを特徴とする請求項4又は5に記載の半導体デバイスの製造方法。
- 少なくとも前記マスクパターンの一部が前記第2のパターンと平面的に見て重なっていることを特徴とする請求項5又は6に記載の半導体デバイスの製造方法。
- 前記第1のパターンがホールであり、前記第2のパターンがホールであることを特徴とする請求項4乃至7のいずれか一項に記載の半導体デバイスの製造方法。
- 前記第1のパターンが溝であり、前記第2のパターンがホールであることを特徴とする請求項4乃至7のいずれか一項に記載の半導体デバイスの製造方法。
- 前記第1のパターンが溝であり、前記第2のパターンが前記第1のパターンと直交する溝であり、前記マスクパターンがホールであることを特徴とする請求項5乃至7のいずれか一項に記載の半導体デバイスの製造方法。
- 前記第1のパターンとマスクパターンが溝であり、前記第2のパターンが前記第1のパターン並びにマスクパターンと直交する溝であることを特徴とする請求項5乃至7のいずれか一項に記載の半導体デバイスの製造方法。
- 前記ホールの形成領域を取り囲むように前記第1の非晶質炭素膜に第1の溝を形成する工程と、
前記第1の溝を埋め込むように第3の絶縁膜を形成する工程と、
前記ホールの形成領域を取り囲むように前記第2の非晶質炭素膜に第2の溝を形成する工程と、
前記第2の溝を埋め込むように第4の絶縁膜を形成する工程と、
を有しており、前記第2の工程において、前記第3の絶縁膜が前記第1の絶縁膜に接続されており、さらに前記第4の絶縁膜が前記第2の絶縁膜に接続されていることを特徴とする請求項4乃至11のいずれか一項に記載の半導体デバイスの製造方法。 - メモリセル領域と、当該メモリセル領域の周辺に配置された周辺回路領域とを半導体基板上に備え、前記周辺回路領域と前記メモリセル領域の境界領域、及び、前記メモリセル領域に設けられた複数のシリンダ型キャパシタを有し、
前記各シリンダ型キャパシタは、深さ方向に形成された下部電極、当該下部電極上に設けられた容量絶縁膜、及び前記容量絶縁膜を覆うように設けられた上部電極を含むと共に、
前記各シリンダ型キャパシタの前記下部電極の少なくとも両側において接触し、前記メモリセル領域から前記周辺回路領域まで連続的に覆うように設けられたサポート部を有することを特徴とする半導体デバイス。 - 前記サポート部は、前記深さ方向の所定の位置で、前記各シリンダ型キャパシタの前記下部電極の両側と第1の方向において接触して、前記メモリセル領域から前記周辺回路領域まで連続的に延在する第1のサポート膜と、
前記第1のサポート膜よりも、前記半導体基板から離れた位置で、且つ、前記第1の方向に対して直交する第2の方向で前記下部電極の両側と接触し、前記メモリセル領域から前記周辺回路領域まで連続的に延在する第2のサポート膜と、有していることを特徴とする請求項13記載の半導体デバイス。
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