WO2014136724A1 - 半導体装置 - Google Patents

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WO2014136724A1
WO2014136724A1 PCT/JP2014/055304 JP2014055304W WO2014136724A1 WO 2014136724 A1 WO2014136724 A1 WO 2014136724A1 JP 2014055304 W JP2014055304 W JP 2014055304W WO 2014136724 A1 WO2014136724 A1 WO 2014136724A1
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support film
film pattern
pattern group
lower electrode
support
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PCT/JP2014/055304
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English (en)
French (fr)
Inventor
和幸 蠣▲崎▼
Original Assignee
ピーエスフォー ルクスコ エスエイアールエル
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Publication date
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    • H—ELECTRICITY
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    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a semiconductor device.
  • the capacitor is generally formed in a three-dimensional shape. Specifically, the surface area can be increased by using the lower electrode of the capacitor as a cylinder and using both the inner and outer side walls of the lower electrode as a capacitor.
  • Patent Document 1 proposes a technique for disposing a support film pattern as a support between adjacent lower electrodes in order to prevent the lower electrode from collapsing. More specifically, as shown in FIG. 2 of Patent Document 1, upper end portions between adjacent lower electrodes are connected by a support film pattern so that stress applied during wet etching of the capacitor interlayer sacrificial film can be dispersed. . Further, as shown in FIG. 13 of Patent Document 1, the support film pattern is a stronger support film pattern as a composite pattern of L (Line) / S (Space) patterns that run in two directions, the X direction and the Y direction. It has the structure which has.
  • JP 2010-147078 (FIGS. 2 and 13)
  • the support film pattern 300 in the memory mat is shown in a plan view on the right side of FIG. 1, and the cylinder-type lower electrode is not shown.
  • white portions indicate windows (slits) formed in a lattice pattern on the support film pattern 300.
  • a force as indicated by a white arrow in the right side of FIG. 1 acts on the support film pattern 300 of the memory mat.
  • the arrows on the right side of FIG. 1 indicate the displacement direction and the amount of displacement. That is, a displacement amount that increases toward the edge of the memory mat acts on the support film pattern 300 toward the center.
  • the direct cause of the inclination of the lower electrode 350 is due to the compression applied in the horizontal direction of the support film pattern 300 made of a nitride film material.
  • the support film pattern 300 did not act in the direction of compression when in close contact with the capacitor interlayer sacrificial film, but the compressive force was applied from the moment the adhesion was released by wet etching of the capacitor interlayer sacrificial film.
  • the inventor thought.
  • the reason why the inclination of the lower electrode 350 is large at the end of the memory mat is that the compressive force acts toward the center of the memory mat, and the end of the memory mat is also a place where the amount of displacement due to the compression is maximized.
  • the present inventor has studied to make the support film pattern 300 separated and independent in a polygonal shape, for example, a hexagonal honeycomb shape enough to enter an area of several ⁇ m square. .
  • FIG. 2 An example of the plan view is shown in FIG.
  • the support film pattern in the memory mat is separated and separated in a honeycomb shape by a separation line (indicated by a solid line in FIG. 2) forming a hexagon, whereby the inclination of the lower electrode at the end of the memory mat can be improved.
  • a pattern separated and formed by a polygon such as a hexagon is referred to as a support film pattern SPT.
  • FIG. 3 (a) when the support film pattern in the memory mat is separated and independent in a honeycomb shape, the separation is performed in a region divided into three sides at a portion corresponding to each vertex of the hexagonal support film pattern SPT.
  • the lower electrode LE located at the triple point (hereinafter referred to as separation emphasis) is supported (contacted) by the support film pattern SPT only about 1/3 of the entire circumference of the lower electrode.
  • the present inventor found the following things during several trial productions.
  • the separation width the width of the separation line
  • the support film pattern SPT is overlaid (the cylinder pattern is misaligned).
  • the lower electrode LE in the separation emphasis has a smaller perimeter supported by the support film pattern SPT (small contact area), and the lower electrode LE is supported by the support film pattern SPT.
  • FIG. 3B shows that when the separation width of the hexagonal support film pattern SPT is increased, most of the peripheral length is not supported (not contacted) by the support film pattern SPT, as in the lower electrode in the thick solid circle.
  • FIG. 3C shows that when the support film pattern SPT overlaps in the direction of the arrow, the lower electrode in the thick solid circle is not supported by the support film pattern SPT. .
  • the overlap is opposite to the arrow direction, most of the perimeter of the lower electrode in the broken-line circle is not supported by the support film pattern SPT.
  • an object of the present invention is to provide a semiconductor device in which the support film pattern is separated and independent without the lower electrode being detached from the support film pattern.
  • a support film pattern that is separated and independent is additionally formed in the vicinity of the middle of the lower electrode, and the support film pattern that is separated and separated by two stages is formed Supports the lower electrode.
  • the separation emphasis of the upper and lower support film patterns is not overlapped (not matched) in plan view.
  • both the upper stage and the lower stage are separated and independent with the support film pattern (remaining pattern) SPT-2 and SPT-1 having the same honeycomb shape (hexagonal shape) by the repeated pattern.
  • FIG. 4A is a plan view of the memory mat
  • FIG. 4B is a cross-sectional view taken along the line AA ′ in FIG.
  • FIG. 4A is easy to understand. Therefore, it is exaggerated and is not drawn so as to correspond to FIG. Further, in FIG. 4A, the support film patterns SPT-2 and SPT-1 that are separated and separated in two upper and lower stages have the same shape, but need not be the same.
  • a plurality of memory cells are provided in a memory mat, each of the plurality of memory cells includes a plurality of capacitors, and each of the capacitors is cylindrical.
  • a first support film pattern group which is a support film pattern which is formed of a plurality of polygons when viewed in plan in the memory mat and supports the side walls of the corresponding lower electrode, and the memory
  • the mat includes a second support film pattern group that is formed of a plurality of polygons in plan view and each supports a side wall of a corresponding lower electrode, and the second support film pattern group includes the second support film pattern group.
  • a semiconductor device is provided above the first support film pattern group so that the outer peripheral vertices of the polygons do not overlap each other in plan view.
  • a plurality of memory cells are provided in a memory mat, each of the plurality of memory cells has a plurality of capacitors, each of the capacitors has a cylindrical lower electrode,
  • a first support film pattern group which is a support film pattern which has a blank pattern which is a repetitive pattern in the memory mat and supports a corresponding lower electrode by a side wall; and the same as the first support film pattern group in the memory mat
  • a second support film pattern group which is a support film pattern located above the first support film pattern group, having a repeated pattern, and supporting a corresponding lower electrode by a side wall;
  • the blank pattern which is a repeated pattern of the group is identical to the blank pattern which is the repeated pattern of the second support film pattern group in a plan view.
  • each opening pattern is provided a semiconductor device is open pattern extending in more than two directions while curving.
  • a plurality of memory cells are provided in a memory mat, each of the plurality of memory cells has a plurality of capacitors, and each of the capacitors has a cylindrical lower electrode.
  • each is divided and separated by a separation line, and in the memory mat, each is divided and separated by a separation line.
  • the first support film pattern group is a support film pattern that supports the sidewall of the lower electrode.
  • a semiconductor device including a second support film pattern group that is located above the first support film pattern group and is a support film pattern that supports the side wall of the lower electrode.
  • each of the lower electrodes is at a separation point where the separation lines of the first support film pattern group intersect, and one support film pattern of the first support pattern group is disposed less than 1/2 of the side wall.
  • the separation of the second group of the second support film patterns intersects with the first group that is further supported by one support film pattern of the second support pattern group over 1/2 of the side wall. Emphasis is placed on the support film pattern of the first support pattern group for more than 1/2 lap of the side wall, and the support film pattern of the second support pattern group for less than 1/2 lap of the side wall.
  • the second group to be supported and the support film pattern of the first support film pattern group support half or more of the side wall with one support film pattern, and further, the half or more of the side wall of the second support film pattern group.
  • Support membrane And a third group that supports in over emissions, can be divided into.
  • each lower electrode is always supported by more than half of the side wall in one of the upper and lower support film patterns. become. Thereby, there is no defect that the lower electrode is detached from the support by the support film pattern, or the removed lower electrode short-circuits the other lower electrodes, which leads to an improvement in product yield.
  • FIG. 2 is a plan view showing a part of a memory mat in order to explain a technique proposed by the present inventor for measures for preventing tilting of the lower electrode shown in FIG. 1.
  • FIG. 3 is an enlarged plan view showing a part of a memory mat in order to explain a problem of the method of FIG. 2 for a plurality of examples.
  • FIG. 4 is a plan view (FIG. 4A) and a sectional view (FIG. 4B) showing a part of a memory mat for explaining the principle of the present invention.
  • 1 is a block diagram showing a schematic configuration of a DRAM as an example of a semiconductor device to which the present invention is applied.
  • FIG. 8 is a schematic cross-sectional view corresponding to the line A-A ′ of FIG. 7. It is typical sectional drawing explaining 1 process in the manufacturing method of the semiconductor device of one Embodiment of this invention.
  • FIG. 10 is a schematic cross-sectional view illustrating a process following FIG. 9 in the method for manufacturing the semiconductor device of one embodiment of the present invention.
  • FIG. 11 is a schematic cross-sectional view illustrating a process following FIG. 10 in the method for manufacturing the semiconductor device of one embodiment of the present invention.
  • FIG. 10 is a schematic cross-sectional view illustrating a process following FIG. 10 in the method for manufacturing the semiconductor device of one embodiment of the present invention.
  • FIG. 12 is a schematic cross-sectional view illustrating a process following FIG. 11 in the method for manufacturing the semiconductor device of one embodiment of the present invention.
  • FIG. 13 is a schematic cross-sectional view illustrating a process following FIG. 12 in the method for manufacturing the semiconductor device of one embodiment of the present invention.
  • FIG. 14 is a schematic cross-sectional view illustrating a process following FIG. 13 in the method for manufacturing a semiconductor device of one embodiment of the present invention.
  • FIG. 15 is a schematic cross-sectional view illustrating a process following FIG. 14 in the method for manufacturing the semiconductor device of one embodiment of the present invention.
  • FIG. 16 is a schematic cross-sectional view illustrating a process following the process in the method for manufacturing a semiconductor device of one embodiment of the present invention.
  • FIG. 17 is a schematic cross-sectional view illustrating a step following the step in the method for manufacturing a semiconductor device of one embodiment of the present invention. It is a top view which shows Example 1 of how to shift the 1st, 2nd support film pattern in the semiconductor device of one Embodiment of this invention.
  • FIG. 18B is a sectional view taken along line BB ′ of FIG. 18A. It is a top view which shows Example 2 of how to shift the 1st, 2nd support film pattern in the semiconductor device of one Embodiment of this invention. It is a top view which shows Example 3 of how to shift the 1st, 2nd support film pattern in the semiconductor device of one Embodiment of this invention.
  • a DRAM can be exemplified as a semiconductor device to which the present invention can be applied.
  • the present invention is not limited to DRAM and can be applied to various semiconductor devices.
  • the schematic configuration of the DRAM 100 will be described with reference to FIG.
  • the DRAM 100 includes a plurality of memory cell arrays 101 and peripheral circuits that allow access and refresh to the memory cell arrays 101.
  • the peripheral circuits are an internal clock generation circuit 102, a command decoder 103, a control circuit 104, a mode register 105, a row address buffer / refresh counter 106, a column address buffer / burst counter 107, a row decoder 108, a column decoder 109, and a sense amplifier group 110.
  • Each of the plurality of memory cell arrays 101 is composed of a plurality of subarrays.
  • the plurality of subarrays are respectively provided in a memory cell array region (memory mat) 201 arranged on the semiconductor substrate 200 as shown in FIG.
  • the sense amplifier group 110 is divided into subgroups so as to correspond to the respective subarrays.
  • a plurality of sense amplifiers included in each subgroup are provided in an SA (Sense Amplifier) unit 202 adjacent to each memory cell array region 201 (located above and below in FIG. 6).
  • SA Sense Amplifier
  • the row decoder 108 is hierarchized and includes a plurality of subword drivers.
  • the plurality of sub-word drivers are provided in a SWD (Sub-Word Driver) unit 203 adjacent to each memory cell array region 201 (located on the left and right in FIG. 6) so as to correspond to each sub-array.
  • SWD Sub-Word Driver
  • the area excluding the memory cell array area 201, the SA section 202, the SWD section 203, and the cross section 204 where the SA section 202 and the SWD section 203 intersect is used as a peripheral circuit area 205 for providing the remaining peripheral circuits.
  • a memory cell portion of a DRAM element will be described as an embodiment of a semiconductor device according to the present invention with reference to FIGS.
  • FIG. 7 is a conceptual diagram showing a planar structure of the memory cell portion of the DRAM element, and shows only some elements constituting the memory cell.
  • FIG. 8 is a schematic cross-sectional view corresponding to the line A-A ′ of FIG. 7.
  • the memory cell section is roughly composed of a memory cell MOS transistor Tr1 and a capacitor element (capacitance section) 30 connected to the MOS transistor Tr1 via a plurality of contact plugs.
  • the semiconductor substrate 1 is formed of silicon (Si) containing a P-type impurity having a predetermined concentration.
  • An element isolation region 3 is formed on the semiconductor substrate 1.
  • the element isolation region 3 is formed in a portion other than the active region K by embedding an insulating film such as a silicon oxide film (SiO 2 ) by the STI (Shallow Trench Isolation) method on the surface of the semiconductor substrate 1 and is adjacent to the active region K.
  • the area K is insulated and separated.
  • a plurality of elongated strip-shaped active regions K are arranged in an obliquely downward right direction with a predetermined interval.
  • Impurity diffusion layers are individually formed at both ends and the center of each active region K and function as source / drain regions of the MOS transistor Tr1.
  • the positions of the substrate contact portions 205a, 205b, and 205c are defined so as to be disposed immediately above the source / drain regions (impurity diffusion layers).
  • the arrangement of the active regions K as shown in FIG. 7 is a shape peculiar to the present embodiment, but the shape and alignment direction of the active regions K should not be specified.
  • the shape of the active region K shown in FIG. 7 may be the shape of an active region applied to other general transistors.
  • bit lines 6 are extended in a polygonal line shape (curved shape), and a plurality of bit lines 6 are arranged at predetermined intervals in the vertical (Y) direction in FIG.
  • linear word lines W extending in the vertical (Y) direction of FIG. 7 are arranged.
  • a plurality of individual word lines W are arranged at predetermined intervals in the horizontal (X) direction of FIG. 7, and the word lines W are configured to include the gate electrodes 5 shown in FIG. Has been.
  • the case where the MOS transistor Tr1 includes a groove-type gate electrode is shown as an example. Instead of a MOS transistor having a groove-type gate electrode, a planar-type MOS transistor or a MOS transistor in which a channel region is formed on a side surface of a groove provided in a semiconductor substrate can be used.
  • impurity diffusion layers 8 functioning as source / drain regions are formed in the active region K partitioned by the element isolation region 3 in the semiconductor substrate 1 so as to be separated from each other.
  • a groove-type gate electrode 5 is formed therebetween.
  • the gate electrode 5 is formed to protrude above the semiconductor substrate 1 by a multilayer film of a polycrystalline silicon film and a metal film.
  • the polycrystalline silicon film can be formed by containing impurities such as phosphorus at the time of film formation by the CVD method (Chemical Vapor Deposition).
  • an N-type or P-type impurity may be introduced into the polycrystalline silicon film formed so as not to contain impurities at the time of film formation by an ion implantation method in a later step.
  • a high melting point metal such as tungsten (W), tungsten nitride (WN), tungsten silicide (WSi), or a compound thereof can be used.
  • a gate insulating film 5 a is formed between the gate electrode 5 and the semiconductor substrate 1. Further, a sidewall 5 b made of an insulating film such as silicon nitride (Si 3 N 4 ) is formed on the side wall of the gate electrode 5, and a cap insulating film 5 c such as silicon nitride is also formed on the gate electrode 5.
  • the impurity diffusion layer 8 is formed by introducing, for example, phosphorus as an N-type impurity into the semiconductor substrate 1.
  • a substrate contact plug 9 is formed so as to be in contact with the impurity diffusion layer 8.
  • the substrate contact plugs 9 are respectively disposed at the positions of the substrate contact portions 205c, 205a, and 205b shown in FIG. 7, and are formed of, for example, polycrystalline silicon containing phosphorus.
  • the width of the substrate contact plug 9 in the lateral (X) direction has a self-aligned structure defined by the sidewall 5b provided in the adjacent gate wiring W.
  • a first interlayer insulating film 4 is formed so as to cover the cap insulating film 5 c and the substrate contact plug 9 on the gate electrode 5, and the bit line extends through the first interlayer insulating film 4.
  • a contact plug 4A is formed.
  • the bit line contact plug 4A is disposed at the position of the substrate contact portion 205a and is electrically connected to the substrate contact plug 9.
  • the bit line contact plug 4A is formed by stacking tungsten (W) or the like on a barrier film (TiN / Ti) made of a laminated film of titanium (Ti) and titanium nitride (TiN).
  • Bit wiring 6 is formed so as to be connected to bit line contact plug 4A.
  • the bit wiring 6 is composed of a laminated film made of tungsten nitride (WN) and tungsten (W).
  • a second interlayer insulating film 7 is formed so as to cover the bit wiring 6.
  • a capacitor contact plug 7A is formed so as to penetrate the first interlayer insulating film 4 and the second interlayer insulating film 7 and connect to the substrate contact plug 9.
  • the capacitor contact plug 7A is disposed at the position of the substrate contact portions 205b and 205c.
  • a capacitor contact pad 10 is formed and disposed, and is electrically connected to the capacitor contact plug 7A.
  • the capacitor contact pad 10 is formed of a laminated film made of tungsten nitride (WN) and tungsten (W).
  • a third interlayer insulating film 11 using silicon nitride is formed so as to cover the capacitor contact pad 10.
  • a capacitor element 30 is formed so as to penetrate the third interlayer insulating film 11 and connect to the capacitor contact pad 10.
  • the capacitor element 30 has a structure in which a capacitive insulating film (not shown) is sandwiched between the lower electrode 13 and the upper electrode 15, and the lower electrode 13 is electrically connected to the capacitive contact pad 10. Further, the upper and lower two-stage support portions are formed by the first and second support film patterns 14S1 and 14S2 formed so as to be in contact with the side surface of the intermediate portion in the height direction of the lower electrode 13 and the side surface of the upper end portion. . Accordingly, the lower electrode 13 is supported so as not to be detached from the support by the support film pattern during the manufacturing process (wet etching of the sacrificial interlayer film described later).
  • a capacitor element for storage operation is not disposed in a region (peripheral circuit region or the like) other than the memory cell portion of the DRAM element, and a fourth interlayer insulating film formed of silicon oxide or the like on the third interlayer insulating film 11 (Not shown) is formed.
  • a fifth interlayer insulating film 20 In the memory cell portion, a fifth interlayer insulating film 20, an upper wiring layer 21 made of aluminum (Al), copper (Cu), etc., and a surface protective film 22 are formed on the capacitor element 30.
  • FIGS. 9 to 17 are schematic cross-sectional views corresponding to the line A-A ′ of the memory cell portion (FIG. 7).
  • an element isolation region 3 in which an insulating film such as silicon oxide (SiO 2 ) is embedded is formed by the STI method. And formed in a portion other than the activation region K.
  • the groove pattern 2 for the gate electrode of the MOS transistor Tr1 is formed.
  • the groove pattern 2 is formed by etching using a pattern (not shown) in which silicon of the semiconductor substrate 1 is formed of a photoresist as a mask.
  • the silicon surface of the semiconductor substrate 1 is oxidized to form silicon oxide by thermal oxidation, thereby forming a gate insulating film 5a having a thickness of about 4 nm in the transistor formation region.
  • a gate insulating film a laminated film of silicon oxide and silicon nitride or a high-K film (high dielectric film) may be used.
  • a polycrystalline silicon film containing phosphorus (P) as an N-type impurity is deposited on the gate insulating film 5a by a CVD method using monosilane (SiH 4 ) and phosphine (PH 3 ) as source gases.
  • the deposited film thickness is set so that the inside of the groove pattern 2 for the gate electrode is completely filled with the polycrystalline silicon film.
  • a polycrystalline silicon film which does not contain impurities such as phosphorus may be formed, and desired impurities may be introduced into the polycrystalline silicon film by an ion implantation method in a later step.
  • a high melting point metal such as tungsten, tungsten nitride, tungsten silicide, or the like is deposited on the polycrystalline silicon film as a metal film by sputtering to a thickness of about 50 nm.
  • the polycrystalline silicon film and the metal film are formed on the gate electrode 5 through the steps described later.
  • a cap insulating film 5c made of silicon nitride is deposited to a thickness of about 70 nm by plasma CVD using monosilane and ammonia (NH 3 ) as source gases on the metal film constituting the gate electrode 5.
  • a photoresist (not shown) is applied on the cap insulating film 5c, and a photoresist pattern for forming the gate electrode 5 is formed by photolithography using a mask for forming the gate electrode 5.
  • the cap insulating film 5c is etched by anisotropic etching using the photoresist pattern as a mask. Subsequently, after removing the photoresist pattern, the metal film and the polycrystalline silicon film are etched using the cap insulating film 5c as a hard mask to form the gate electrode 5.
  • the gate electrode 5 functions as the word line W (FIG. 7).
  • phosphorus is ion-implanted as an N-type impurity to form an impurity diffusion layer 8 in the active region K not covered with the gate electrode 5.
  • a silicon nitride film is deposited to a thickness of about 20 to 50 nm on the entire surface by CVD, and etch back is performed to form a side wall 5b on the side wall of the gate electrode 5.
  • an interlayer insulating film (not shown) such as silicon oxide is formed by a CVD method so as to cover the cap insulating film 5c and the side wall 5b on the gate electrode, and the unevenness derived from the gate electrode 5 is flattened. Therefore, the surface is polished by a CMP (Chemical-Mechanical-Polishing) method. The polishing of the surface is stopped when the upper surface of the cap insulating film 5c on the gate electrode is exposed.
  • the substrate contact plug 9 is formed as shown in FIG. Specifically, first, etching is performed using a pattern formed of a photoresist as a mask so as to form openings at the positions of the substrate contact portions 205a, 205b, and 205c in FIG. 7, and the previously formed interlayer insulating film is removed. To do.
  • the opening can be provided between the gate electrodes 5 by self-alignment using the cap insulating film 5c formed of silicon nitride and the sidewall 5b.
  • polishing is performed by the CMP method, the polycrystalline silicon film on the cap insulating film 5c is removed, and the substrate contact filled in the opening is obtained.
  • the plug 9 is used.
  • a first interlayer insulating film 4 made of silicon oxide is formed with a thickness of, for example, about 600 nm so as to cover the cap insulating film 5c on the gate electrode and the substrate contact plug 9 by the CVD method. Thereafter, the surface of the first interlayer insulating film 4 is polished and planarized to a thickness of, for example, about 300 nm by CMP.
  • bit line contact plug 4A is formed by depositing a film of tungsten (W) laminated on a barrier film such as TiN / Ti so as to fill the inside of the opening and polishing the surface by CMP. . Thereafter, bit wiring 6 is formed so as to be connected to bit line contact 4A. Subsequently, a second interlayer insulating film 7 is formed with silicon oxide or the like so as to cover the bit wiring 6.
  • openings are formed at the positions of the substrate contact portions 205 b and 205 c in FIG. 7 so as to penetrate the first interlayer insulating film 4 and the second interlayer insulating film 7. Then, the surface of the substrate contact plug 9 is exposed.
  • a capacitor contact plug 7A is formed by depositing a film of tungsten (W) laminated on a barrier film such as TiN / Ti so as to fill the inside of the opening and polishing the surface by CMP.
  • a capacitor contact pad 10 is formed on the second interlayer insulating film 7 using a laminated film containing tungsten.
  • the capacitor contact pad 10 is placed in a size that is electrically connected to the capacitor contact plug 7A and is larger than the size of the bottom of the lower electrode of the capacitor element to be formed later.
  • a third interlayer insulating film 11 is deposited to a thickness of, for example, 60 nm using silicon nitride so as to cover the capacitor contact pad 10.
  • a thickness of, for example, 40 nm is formed as the first support film.
  • a silicon nitride film is formed.
  • a pattern similar to the first support film pattern SPT-1 separated and independent in a polygonal (hexagonal) honeycomb shape as described in FIG. A plurality of first support film patterns 14S1 made of are formed as a first support film pattern group.
  • a plasma oxide film is deposited as a second sacrificial interlayer film (sacrificial oxide film) 12-2 with a thickness of 1 ⁇ m, for example, and then a silicon nitride film is formed as a second support film with a thickness of 40 nm, for example.
  • the first and second sacrificial interlayer films (sacrificial oxide films) 12-1 and 12-2 may be collectively referred to as a fourth interlayer insulating film.
  • an opening (capacitor hole) 12A is formed by anisotropic dry etching at a position where the capacitor element is formed, and the surface of the capacitor contact pad 10 is exposed.
  • the lower electrode 13 of the capacitor element is formed. Specifically, titanium nitride is deposited with a film thickness that does not completely fill the inside of the opening 12A. A metal film other than titanium nitride can also be used as the material of the lower electrode.
  • the titanium nitride 13 on the second support film is removed by dry etching or CMP.
  • a protective film 13a such as silicon oxide is filled in the opening.
  • the second support film is patterned by anisotropic dry etching, and the second support film pattern SPT-2 separated and independent in the polygonal (hexagonal) honeycomb shape as described in FIG.
  • a plurality of second support film patterns 14S2 having the same pattern as the first support film pattern group are formed as a second support film pattern group.
  • the first and second sacrificial interlayer films 12-1 and 12-2 and the protective film 13a in the memory cell portion are removed.
  • the third interlayer insulating film 11 formed of silicon nitride functions as a stopper film (FIG. 4B) at the time of this wet etching, and prevents the elements and the like located in the lower layer from being etched.
  • the third interlayer insulating film 11 also has a function of supporting the side wall located below the lower electrode 13. Also in the region other than the memory cell portion, the third interlayer insulating film 11 can prevent the chemical solution from penetrating during the wet etching.
  • the first and second sacrificial interlayer films 12-1 and 12 are used. -2 is preferably removed because the protective film 13a is completely removed.
  • a capacitor insulating film (not shown) is formed so as to cover the side wall surface of the lower electrode 13.
  • a high dielectric film such as hafnium oxide (HfO 2 ), zirconium oxide (ZrO 2 ), aluminum oxide (Al 2 O 3 ), or a laminate thereof can be used.
  • the upper electrode 15 of the capacitor element is formed of titanium nitride or the like.
  • a capacitor element 30 is formed by sandwiching a capacitive insulating film (not shown) between the lower electrode 13 and the upper electrode 15.
  • the fifth interlayer insulating film 20 is formed of silicon oxide or the like.
  • a lead contact plug (not shown) for applying a potential to the upper electrode 15 of the capacitor element is formed.
  • the upper wiring layer 21 is formed of aluminum (Al), copper (Cu), or the like.
  • the protective film 22 on the surface is formed of silicon oxynitride (SiON) or the like, thereby completing the memory cell portion of the DRAM element.
  • the first support film pattern 14S1 described with reference to FIG. 15 and the second support film pattern 14S2 described with reference to FIG. 16 are shifted in plan view as a repetitive pattern in which the support film pattern is separated as a remaining pattern.
  • Various examples are conceivable depending on the design of the pattern of separation lines (extracted pattern). In the following, some preferred examples will be described as examples.
  • FIG. 18A is an enlarged view of a portion near the lower right corner portion of the memory mat MM and is shown in plan view.
  • 18B is a cross-sectional view taken along the line BB ′ of FIG. 18A.
  • the lower first support film pattern 14S1 is separated by a separation line to form a honeycomb-shaped (hexagonal) repetitive pattern group (first support film pattern group).
  • the second support film pattern 14S2 is separated by a separation line to form a honeycomb-shaped (hexagonal) repeated pattern group (second support film pattern group).
  • each punching pattern can be said to be a punching pattern extending in two or more directions while being bent.
  • being bent means that the corners of the support film pattern are actually rounded.
  • the first and second support film patterns are each composed of a repeating pattern group (first and second patterns) by a combination of octagonal patterns 14S1-1 and 14S2-1 and square patterns 14S1-2 and 14S2-2, respectively. 2 support pattern group), and in the same manner as in the first embodiment, the separation emphasis of the first and second support film patterns is shifted from each other.
  • the lower electrode since the lower electrode is not arranged at the separation emphasis (the apex portion of the pattern) in the square patterns 14S1-2 and 14S2-2, the lower electrode applied to the square patterns 14S1-2 and 14S2-2 is 1 / Support points less than 2 laps will not occur.
  • each of the first and second support film patterns 14S1 and 14S2 is an irregular octagonal (irregular polygon) repetitive pattern (first and second support pattern groups) in which one is concave and the other is convex. ).
  • the lower electrode (schematically shown on the right side of FIG. 20) arranged at the apex of the convex side of the irregular octagon other than the separation point where the separation line is divided in three directions.
  • the support is less than 1 ⁇ 2 circle, so the separation emphasis of the second support film pattern 14S2 is increased. It is necessary to confirm whether or not the place again hits a support of less than a half turn under a layout shifted from the separation emphasis of the first support film pattern 14S1.
  • Example 4 As shown in FIG. 21, the repetitive pattern is changed between the first and second support film patterns 14S1 and 14S2. That is, the first support film pattern 14S1 is a triangular (regular triangle) pattern repeating pattern (first support film pattern group), and the second support film pattern 14S2 is a hexagonal (regular hexagonal) pattern repeating pattern (second support film). Pattern group). Of course, the separation priority of the second support film pattern 14S2 is shifted from the separation priority of the first support film pattern 14S1.
  • one or more windows 14S1-W and 14S2-W are installed in the first and second support film patterns 14S1 and 14S2 (or in any one of the patterns).
  • first and second support film patterns 14S1 and 14S2 or in any one of the patterns.
  • only one first and second support film pattern is shown for convenience, but it goes without saying that it is formed as a repeated pattern.
  • the reason why the windows are installed is that when the size of each support film pattern becomes too large (several ⁇ m or more), the wet etching solution intrusion path (window is opened) during the wet etching of the sacrificial oxide film described in FIG. If not, the number of separation lines is reduced), which may cause under-etching.
  • each lower electrode is one of the first and second support film patterns in the upper and lower two stages. It is always supported by more than half of the side wall. This eliminates the possibility that the lower electrode tilts away from the support film pattern during the wet etching of the sacrificial oxide film to expose the inner wall and the outer wall of the lower electrode and short-circuits with the adjacent lower electrode. It leads to yield improvement.

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Abstract

　半導体装置は、筒状の下部電極を含む複数のキャパシタを有する複数のメモリセルをメモリマット内に備える。該半導体装置は、前記メモリマット内において平面視で見て多角形の複数のサポート膜パターンからなり、それぞれが対応する下部電極の側壁を支える第１サポート膜パターン群と、前記メモリマット内において平面視で見て多角形の複数のサポート膜パターンからなり、それぞれが対応する下部電極の側壁を支える第２サポート膜パターン群を備える。前記第２サポート膜パターン群は、前記第１サポート膜パターン群の上方に、互いの多角形の外周頂点が平面視で見て重ならないように形成されている。

Description

半導体装置
　本発明は半導体装置に関する。
　半導体装置の微細化の進展に伴い、ＤＲＡＭ（Dynamic Random Access Memory）素子を構成するメモリセルの面積も縮小している。そのため、メモリセルを構成するキャパシタにおいて十分な静電容量を確保するために、キャパシタを立体形状に形成することが一般に行われている。具体的にはキャパシタの下部電極をシリンダー型として、下部電極の内側と外側の両側壁をキャパシタとして利用することで表面積を拡大することが可能となる。
　しかしながら、メモリセルの面積縮小に伴い、キャパシタの下部電極の底部の面積も縮小しており、シリンダー型の下部電極によるキャパシタの外側の側壁を露出させる製造工程（キャパシタ層間犠牲膜のウェットエッチング。クラウンウェットエッチングなどとも呼称）において、下部電極が倒れて隣接する下部電極と短絡する現象（倒壊）が起き易くなっている。
　特許文献１では、この下部電極の倒壊を防止するために、隣り合う下部電極間に支えとなるサポート膜パターンを配置する技術が提案されている。より詳しくは、特許文献１の図２に示されている様に、隣接する下部電極間の上端部をサポート膜パターンで繋げてキャパシタ層間犠牲膜のウェットエッチング時に加わる応力を分散できる様にしている。更に特許文献１の図１３に示されている様にサポート膜パターンは、Ｘ方向、Ｙ方向の２方向に走るL(Line)/S(Space)パターンの合成パターンとして、より強固なサポート膜パターンを有する構造となっている。
特開2010-147078号公報（図２、図１３）
　しかしながら、本発明者は、特許文献１に開示されている様なサポート膜パターンを使った場合、新たな問題点を見出した。この問題点を、図１を参照して説明する。図１の右側にはメモリマットにおけるサポート膜パターン３００を平面図で示し、シリンダー型の下部電極は図示を省略している。この平面図において白抜きの部分はサポート膜パターン３００に格子状に形成された窓（スリット）を示している。一方、図１の左側には、図１の右側の円内部分の拡大断面構造、すなわちシリンダー型の下部電極３５０とこれを上端側でサポートしているサポート膜パターン３００を示している。このメモリマットのサポート膜パターン３００には、図１の右側の図に白抜きの矢印で示すような力が作用する。図１の右側の図の矢印は、変位方向と変位量の大きさを示している。つまり、サポート膜パターン３００には、メモリマットの端縁部に近いほど大きくなる変位量が中心部に向けて作用する。
　その結果、隣接する下部電極３５０の間を埋めているキャパシタ層間犠牲膜（図示せず）を除去するウェットエッチング工程に於いて、図１の左側の図に示す様に、メモリマット端付近に並ぶシリンダー型の下部電極３５０がメモリマットの内側に向けて大きく傾く現象を確認した。傾きの程度が悪い部位では、傾きの影響（曲がり方の微妙な違いが原因で、曲がり方はシリンダー径の微妙な違いにも拠る。）でシリンダー型の下部電極３５０間がショートに至っている箇所も確認できた。下部電極３５０間にショートが発生すると、製品不良に繋がる為、下部電極３５０の傾き対策が必要とされた。
　下部電極３５０が傾いた直接の原因は、窒化膜材料で作成されたサポート膜パターン３００の水平方向に加わる圧縮によるものである。このサポート膜パターン３００は、キャパシタ層間犠牲膜に密着した状態では、圧縮する方に作用していなかったが、キャパシタ層間犠牲膜のウェットエッチングで密着が解き放たれた瞬間から圧縮力が作用した、と本発明者は考えた。また、メモリマット端で下部電極３５０の傾きが大きいのは、メモリマットの中心に向かって圧縮力が作用し、メモリマット端は、その圧縮による変位量が最大になる箇所でもある為である。
　このメモリマット端の下部電極３５０の傾き対策として、本発明者は、サポート膜パターン３００を、数μm四方の領域に入るくらいの多角形状、例えば六角形のハニカム形状で分離独立させる事を検討した。その一例の平面視を図２に示す。図２において、メモリマット内のサポート膜パターンを、六角形を形成する分離線（図２中、実線で示す）によりハニカム形状で分離独立させる事で、メモリマット端の下部電極の傾きが改善できる事がわかった。以降では、六角形等の多角形で分離形成されたパターンをサポート膜パターンＳＰＴと呼ぶ。また、図２において各サポート膜パターンＳＰＴ内で多数の斜めの格子状に示されているのは、図１の右側の図に示された窓と同様の窓（スリット）を示す。スリットは、分離線の近くには形成されないことは言うまでもない。
　しかしながら、本発明者は、メモリマット内のサポート膜パターンをハニカム形状で分離独立させた場合でも新たな問題点を見出した。図３にその内容を示す。図３（ａ）に示すように、メモリマット内のサポート膜パターンをハニカム形状で分離独立させた場合、六角形のサポート膜パターンＳＰＴの各頂点に対応する部分で三方に分かれている領域における分離の三重点（以後、分離重点と呼称）に位置する下部電極ＬＥは、サポート膜パターンＳＰＴに下部電極全周の1/3周程度しかサポート（接触）されない。
　本発明者は、何回か試作を重ねた中で、以下のことを見出した。隣り合う２つのサポート膜パターンＳＰＴの間隔、つまり分離幅（分離線の幅）が若干大きくなった場合（図３（ｂ））や、サポート膜パターンＳＰＴの重ねズレ（対シリンダーパターンの目合わせズレ）が発生した場合（図３（ｃ））、分離重点にある下部電極ＬＥは、サポート膜パターンＳＰＴにサポートされる周囲長が更に小さくなり（接触面積小）、下部電極ＬＥがサポート膜パターンＳＰＴから外れる可能性が高い。図３（ｂ）は、六角形のサポート膜パターンＳＰＴの分離幅が大きくなると、太い実線の円内にある下部電極のように、周囲長のほとんどがサポート膜パターンＳＰＴにサポートされない（接触しない）ことを示している。図３（ｃ）は、矢印方向にサポート膜パターンＳＰＴの重ねズレが生じると、太い実線の円内にある下部電極は、その周囲長のほとんどがサポート膜パターンＳＰＴにサポートされないことを示している。一方、重ねズレが矢印方向と反対の場合には、破線の円内にある下部電極の周囲長のほとんどがサポート膜パターンＳＰＴにサポートされない。
　本発明者の試作結果によると、下部電極ＬＥのサポートされる周囲長が1/3未満になると、後述するキャパシタ犠牲層間膜のウェットエッチングで下部電極ＬＥがサポート膜パターンＳＰＴから外れる確率がかなり高い事が判った。
　そこで、本発明の課題は、下部電極がサポート膜パターンから外れることなく、サポート膜パターンを分離独立させた半導体装置を提供することにある。
　下部電極をその上部において分離独立されたサポート膜パターンによってサポートする構成に加えて、分離独立されたサポート膜パターンを下部電極の中腹付近に追加形成し、上下２段の分離独立されたサポート膜パターンで下部電極をサポートする。この場合、上段、下段の各サポート膜パターンの分離重点が平面視で重ならない（一致しない）様にする。具体的には、図４に示す様に、上段、下段共に、繰り返し模様である抜きパターンにより、同じハニカム形状（六角形）のサポート膜パターン（残しパターン）ＳＰＴ－２、ＳＰＴ－１で分離独立させるが、分離重点が平面視で見て重ならないように、一方のサポート膜パターンのレイアウトを、他方のサポート膜パターンに対していずれかの方向に少しずらした形とする。その結果、一方のサポート膜パターンの分離重点に位置する下部電極（図示省略）は、他方のサポート膜パターンの分離重点に位置しない。これにより、分離重点にある下部電極（図示省略）の当該サポート膜パターンによるサポート周囲長が1/3周未満となっても、他方のサポート膜パターンによるサポート周囲長が1/3周未満となる事がなく、下部電極が上下２段のサポート膜パターンの両方から外れる（両方でサポートされなくなる）おそれは回避できる。なお、図４（ａ）はメモリマットの平面図であり、図４（ｂ）は図４（ａ）のＡ－Ａ’線による断面図であるが、図４（ｂ）は理解し易くするために誇張して描かれており、図４（ａ）と対応するようには描かれていない。また、図４（ａ）では、上下２段の分離独立されたサポート膜パターンＳＰＴ－２、ＳＰＴ－１を同じ形状としているが、同じである必要は無い。
　本発明者の試作結果によると、上下２段のサポート膜パターンの分離重点が平面視で重なった場合でも、若干の効果が確認できたが、下部電極がサポート膜パターンによるサポートから外れるのを確実に防ぐには、上下２段のサポート膜パターンの分離重点をずらして上下２段のサポート膜パターンの内、どちらかは下部電極を1/2周以上でサポートすることが望ましいという結論に至った。
　以上のような知見に基づき、本発明の一態様によれば、複数のメモリセルをメモリマット内に備え、前記複数のメモリセルの各々は複数のキャパシタを有し、前記キャパシタの各々は筒状の下部電極を有し、前記メモリマット内に平面視で見て複数の多角形で構成され、それぞれが対応する下部電極の側壁を支えるサポート膜パターンである第１サポート膜パターン群と、前記メモリマット内に平面視で見て複数の多角形で構成され、それぞれが対応する下部電極の側壁を支えるサポート膜パターンである第２サポート膜パターン群を備え、該第２サポート膜パターン群は、前記第１サポート膜パターン群の上方に、互いの多角形の外周頂点が平面視で見て重ならないように形成されている半導体装置が提供される。
　本発明の別の態様によれば、複数のメモリセルをメモリマット内に備え、前記複数のメモリセルの各々は複数のキャパシタを有し、前記キャパシタの各々は筒状の下部電極を有し、前記メモリマット内で繰り返し模様である抜きパターンを有し、対応する下部電極を側壁で支えるサポート膜パターンである第１サポート膜パターン群と、前記メモリマット内で前記第１サポート膜パターン群と同じ繰り返し模様の抜きパターンを有し、対応する下部電極を側壁で支えながら前記第１サポート膜パターン群の上方に位置するサポート膜パターンである第２サポート膜パターン群を備え、前記第１サポート膜パターン群の繰り返し模様である抜きパターンは、平面視で見て前記第２サポート膜パターン群の繰り返し模様である抜きパターンと一致せず、しかも各抜きパターンは曲がりしながら２方向以上に延びる抜きパターンである半導体装置が提供される。
　本発明の更に別の態様によれば、複数のメモリセルをメモリマット内に備え、前記複数のメモリセルの各々は複数のキャパシタを有し、前記キャパシタの各々は筒状の下部電極を有し、前記メモリマット内で、それぞれが分離線で分割独立され、前記下部電極の側壁を支えるサポート膜パターンである第１サポート膜パターン群と、前記メモリマット内で、それぞれが分離線で分割独立され、前記第１サポート膜パターン群の上方に位置し、前記下部電極の側壁を支えるサポート膜パターンである第２サポート膜パターン群を備えた半導体装置が提供される。本半導体装置においては、前記各々の下部電極は、前記第１サポート膜パターン群の分離線が交合う分離重点にあり、側壁の1/2周未満を第１サポートパターン群の一つのサポート膜パターンで支えられた上、更に側壁の1/2周以上を第２サポートパターン群の一つのサポート膜パターンで支えられる第１のグループと、前記第２サポート膜パターンの群の分離線が交合う分離重点にあり、側壁の1/2周以上を第１サポートパターン群の一つのサポート膜パターンで支えられた上、更に側壁の1/2周未満を第２サポートパターン群の一つのサポート膜パターンで支えられる第２のグループと、側壁の1/2周以上を第１サポート膜パターン群の一つのサポート膜パターンで支えた上、更に側壁の1/2周以上を第２サポート膜パターン群の一つのサポート膜パターンで支える第３のグループと、に分けられる。
　本発明によれば、メモリマット端の傾きが対策されるだけでなく、各々の下部電極が上下２段のサポート膜パターンの内、どちらかで必ず側壁の1/2周以上でサポートされる様になる。これにより、下部電極がサポート膜パターンによるサポートから外れたり、外れた下部電極が他の下部電極間を短絡させたりする不良がなくなり、製品の歩留向上に繋がる。
メモリセルを構成するキャパシタの下部電極の傾きについて説明するための概略図である。 図１に示される下部電極の傾き防止対策について本発明者により提案された手法を説明するためにメモリマットの一部を示した平面図である。 図２の手法の問題点を複数の例について説明するためにメモリマットの一部を拡大して示した平面図である。 本発明の原理を説明するためにメモリマットの一部を示した平面図（図４（ａ））及び断面図（図４（ｂ））である。 本発明が適用される半導体装置の一例としてのＤＲＡＭの概略構成を示すブロック図である。 ＤＲＡＭチップの内部構成の一例を説明するための平面図である。 本発明の一実施形態の半導体装置に係るＤＲＡＭ素子のメモリセル部の平面構造を示す概念図である。 図７のＡ－Ａ’線に対応する模式的断面図である。 本発明の一実施形態の半導体装置の製造方法における一工程を説明する模式的断面図である。 本発明の一実施形態の半導体装置の製造方法における、図９に続く工程を説明する模式的断面図である。 本発明の一実施形態の半導体装置の製造方法における、図１０に続く工程を説明する模式的断面図である。 本発明の一実施形態の半導体装置の製造方法における、図１１に続く工程を説明する模式的断面図である。 本発明の一実施形態の半導体装置の製造方法における、図１２に続く工程を説明する模式的断面図である。 本発明の一実施形態の半導体装置の製造方法における、図１３に続く工程を説明する模式的断面図である。 本発明の一実施形態の半導体装置の製造方法における、図１４に続く工程を説明する模式的断面図である。 本発明の一実施形態の半導体装置の製造方法における、図１５に続く工程を説明する模式的断面図である。 本発明の一実施形態の半導体装置の製造方法における、図１６に続く工程を説明する模式的断面図である。 本発明の一実施形態の半導体装置における第１、第２サポート膜パターンのずらし方の実施例１を示す平面図である。 図１８ＡのＢ－Ｂ‘線断面図である。 本発明の一実施形態の半導体装置における第１、第２サポート膜パターンのずらし方の実施例２を示す平面図である。 本発明の一実施形態の半導体装置における第１、第２サポート膜パターンのずらし方の実施例３を示す平面図である。 本発明の一実施形態の半導体装置における第１、第２サポート膜パターンのずらし方の実施例４を示す平面図である。 本発明の一実施形態の半導体装置における第１、第２サポート膜パターンのずらし方の実施例５を示す平面図である。
　以下、図面を参照して本発明の実施形態について詳細に説明する。
　本発明の適用が可能な半導体装置としてＤＲＡＭを例示することができる。しかしながら、本発明はＤＲＡＭに限定されることなく種々の半導体装置に適用可能である。
　図５を参照して、ＤＲＡＭ１００の概略構成について説明する。ＤＲＡＭ１００は、複数のメモリセルアレイ１０１と、これらメモリセルアレイ１０１に対するアクセスやリフレッシュを可能にする周辺回路とを含む。
　周辺回路は、内部クロック発生回路１０２、コマンドデコーダ１０３、制御回路１０４、モードレジスタ１０５、ロウアドレスバッファ・リフレッシュカウンタ１０６、カラムアドレスバッファ・バーストカウンタ１０７、ロウデコーダ１０８、カラムデコーダ１０９、センスアンプ群１１０、データ制御回路１１１、ラッチ回路１１２、データ（ＤＱ）入出力回路１１３及びＤＬＬ（Delay Locked Loop）１１４を含む。
　ＤＲＡＭ１００の動作については、本発明の要旨と無関係なのでその説明を省略する。
　複数のメモリセルアレイ１０１の各々は、複数のサブアレイにより構成されている。複数のサブアレイは、図６に示すように半導体基板２００上に配列されたメモリセルアレイ領域（メモリマット）２０１にそれぞれ設けられる。
　図５に戻って、センスアンプ群１１０は、各サブアレイに対応するようサブグループに分割されている。各サブグループに含まれる複数のセンスアンプは、各メモリセルアレイ領域２０１に隣接する（図６の上下に位置する）ＳＡ（Sense Amplifier）部２０２に設けられる。
　ロウデコーダ１０８は、階層化されており、複数のサブワードドライバを含んでいる。複数のサブワードドライバは、各サブアレイに対応するよう、各メモリセルアレイ領域２０１に隣接する（図６の左右に位置する）ＳＷＤ（Sub-Word Driver）部２０３に設けられる。
　メモリセルアレイ領域２０１、ＳＡ部２０２、ＳＷＤ部２０３、及びＳＡ部２０２とＳＷＤ部２０３が交差するクロス部２０４を除く領域は、残りの周辺回路を設けるための周辺回路領域２０５として利用される。
　続いて、図７～図８を参照して、本発明による半導体装置の実施形態として、ＤＲＡＭ素子のメモリセル部について説明する。
　図７は、ＤＲＡＭ素子のメモリセル部の平面構造を示す概念図であり、メモリセルを構成する一部の要素のみを示している。図８は、図７のＡ－Ａ’線に対応する模式的断面図である。これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
　メモリセル部は、図８に示すように、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に複数のコンタクトプラグを介して接続されたキャパシタ素子（容量部）３０とから概略構成されている。
　図７、図８において、半導体基板１は所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法によりシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
　本実施形態では、図７に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されている。各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置が規定されている。
　なお、図７のような活性領域Ｋの配列は、本実施形態に特有の形状であるが、活性領域Ｋの形状や整列方向は特に規定されるべきものではない。図７に示す活性領域Ｋの形状は、その他一般的なトランジスタに適用される活性領域の形状としてもよい。
　図７の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線６が延設され、このビット配線６が図７の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図７の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図７の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図８に示されるゲート電極５を含むように構成されている。本実施形態では、ＭＯＳトランジスタＴｒ１が、溝型のゲート電極を備えている場合を一例として示した。溝型のゲート電極を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳトランジスタを使用することも可能である。
　図８の断面構造に示す如く、半導体基板１において素子分離領域３により区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層８が離間して形成され、個々の不純物拡散層８の間に、溝型のゲート電極５が形成されている。ゲート電極５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１の上部に突出するように形成されている。多結晶シリコン膜はＣＶＤ法（Chemical Vapor Deposition）での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型又はＰ型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属及びその化合物を用いることができる。
　また、図８に示すように、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。また、ゲート電極５の側壁には窒化シリコン（Ｓｉ３Ｎ４）などの絶縁膜によるサイドウォール５ｂが形成され、ゲート電極５上にも窒化シリコンなどのキャップ絶縁膜５ｃが形成されている。
　不純物拡散層８は、半導体基板１にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層８と接触するように基板コンタクトプラグ９が形成されている。基板コンタクトプラグ９は、図７に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール５ｂによって規定される、セルフアライン構造となっている。
　図８に示すように、ゲート電極５上のキャップ絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように第１の層間絶縁膜４が形成され、第１の層間絶縁膜４を貫通するようにビット線コンタクトプラグ４Ａが形成されている。ビット線コンタクトプラグ４Ａは、基板コンタクト部２０５ａの位置に配置され、基板コンタクトプラグ９と導通している。ビット線コンタクトプラグ４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ４Ａに接続するようにビット配線６が形成されている。ビット配線６は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。
　ビット配線６を覆うように、第２の層間絶縁膜７が形成されている。第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通して、基板コンタクトプラグ９に接続するように容量コンタクトプラグ７Ａが形成されている。容量コンタクトプラグ７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
　第２の層間絶縁膜７上には、容量コンタクトパッド１０が形成、配置されており、容量コンタクトプラグ７Ａと導通している。容量コンタクトパッド１０は、窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で形成されている。容量コンタクトパッド１０を覆うように、窒化シリコンを用いた第３の層間絶縁膜１１が形成されている。
　第３の層間絶縁膜１１を貫通して、容量コンタクトパッド１０と接続するようにキャパシタ素子３０が形成されている。
　キャパシタ素子３０は下部電極１３と上部電極１５の間に容量絶縁膜（図示せず）を挟んだ構造となっており、下部電極１３が容量コンタクトパッド１０と導通している。また下部電極１３の高さ方向の中間部の側面と上端部の側面と接触するように形成された第１、第２サポート膜パターン１４Ｓ１、１４Ｓ２によって、上下２段の支持部が形成されている。これにより、製造工程の途中（後述する犠牲層間膜のウエットエッチング）において下部電極１３がサポート膜パターンによるサポートから外れないように支持されている。
　ＤＲＡＭ素子のメモリセル部以外の領域（周辺回路領域等）には記憶動作用のキャパシタ素子は配置されず、第３の層間絶縁膜１１上には酸化シリコン等で形成した第４の層間絶縁膜（図示せず）が形成されている。
　メモリセル部においては、キャパシタ素子３０上には第５の層間絶縁膜２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層２１、表面保護膜２２が形成されている。
　次に、本実施形態の半導体装置の製造方法について、図９～図１７を参照して説明する。図９～図１７は、メモリセル部（図７）のＡ－Ａ’線に対応する模式的断面図である。
　図９に示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン（ＳｉＯ２）等の絶縁膜を埋設した素子分離領域３を、活性化領域Ｋ以外の部分に形成する。
　次に、ＭＯＳトランジスタＴｒ１のゲート電極用の溝パターン２を形成する。溝パターン２は半導体基板１のシリコンをフォトレジストで形成したパターン（図示せず）をマスクとしてエッチングすることによって形成する。
　次に図１０に示すように、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成する。ゲート絶縁膜としては、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ－Ｋ膜（高誘電体膜）を使用してもよい。
　この後に、ゲート絶縁膜５ａ上にモノシラン（ＳｉＨ４）及びフォスフィン（ＰＨ３）を原料ガスとしたＣＶＤ法により、Ｎ型の不純物としてリン（Ｐ）が含有された多結晶シリコン膜を堆積する。この際に、ゲート電極用の溝パターン２の内部が完全に多結晶シリコン膜で充填されるように堆積膜厚を設定する。なお、リン等の不純物を含まない多結晶シリコン膜を形成し、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入するようにしてもよい。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を５０ｎｍ程度の厚さに堆積させる。この多結晶シリコン膜及び金属膜が、後述する工程を経てゲート電極５に形成される。
　次に、ゲート電極５を構成することになる金属膜上に、モノシランとアンモニア（ＮＨ３）を原料ガスとして、プラズマＣＶＤ法により、窒化シリコンからなるキャップ絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。次に、キャップ絶縁膜５ｃ上にフォトレジスト（図示せず）を塗布し、ゲート電極５形成用のマスクを用い、フォトリソグラフィ法によりゲート電極５形成用のフォトレジストパターンを形成する。
　そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、キャップ絶縁膜５ｃをエッチングする。続いて、フォトレジストパターンを除去した後、キャップ絶縁膜５ｃをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極５を形成する。ゲート電極５はワード線Ｗ（図７）として機能する。
　次に図１１に示すように、Ｎ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域Ｋに不純物拡散層８を形成する。この後に、ＣＶＤ法により、全面に窒化シリコン膜を２０～５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極５の側壁にサイドウォール５ｂを形成する。
　次に、ゲート電極上のキャップ絶縁膜５ｃ及びサイドウォール５ｂを覆うように、ＣＶＤ法により酸化シリコン等の層間絶縁膜（図示せず）を形成した後に、ゲート電極５に由来する凹凸を平坦化するため、ＣＭＰ（Chemical Mechanical Polishing）法により、表面の研磨を行う。表面の研磨はゲート電極上のキャップ絶縁膜５ｃの上面が露出した時点で停止する。
　この後に、図１２に示したように基板コンタクトプラグ９を形成する。具体的には、まず、図７の基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置に開口を形成するように、フォトレジストで形成したパターンをマスクとしてエッチングを行い、先に形成した層間絶縁膜を除去する。開口は窒化シリコンで形成されているキャップ絶縁膜５ｃ、サイドウォール５ｂを利用してセルフアラインにてゲート電極５の間に設けることができる。この後に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積した後に、ＣＭＰ法にて研磨を行い、キャップ絶縁膜５ｃ上の多結晶シリコン膜を除去し、開口内に充填された基板コンタクトプラグ９とする。
　この後に、ＣＶＤ法により、ゲート電極上のキャップ絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように、酸化シリコンからなる第１の層間絶縁膜４を、例えば６００ｎｍ程度の厚みで形成する。その後、ＣＭＰ法により、第１の層間絶縁膜４の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。
　次に図１３に示したように、第１の層間絶縁膜４に対して、図７の基板コンタクト部２０５ａの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、ビット線コンタクトプラグ４Ａを形成する。この後に、ビット線コンタクト４Ａと接続するようにビット配線６を形成する。続いて、ビット配線６を覆うように、酸化シリコン等で第２の層間絶縁膜７を形成する。
　次に図１４に示したように、第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通するように、図７の基板コンタクト部２０５ｂ、２０５ｃの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、容量コンタクトプラグ７Ａを形成する。
　第２の層間絶縁膜７上に、タングステンを含む積層膜を用いて容量コンタクトパッド１０を形成する。容量コンタクトパッド１０は容量コンタクトプラグ７Ａと導通し、後に形成するキャパシタ素子の下部電極の底部のサイズよりも大きくなるようなサイズで配置する。この後に、容量コンタクトパッド１０を覆うように、窒化シリコンを用いて第３の層間絶縁膜１１を、例えば６０ｎｍの厚さで堆積する。
　次に図１５に示したように、第１犠牲層間膜（犠牲酸化膜）１２－１として、例えば１μｍの厚さでプラズマ酸化膜を堆積した後、第１サポート膜として、例えば４０ｎｍの厚さでシリコン窒化膜を形成する。続いて、フォトリソグラフィ及びドライエッチング等の手法を用いて、図４（ａ）で説明したような多角形（六角形）のハニカム形状で分離独立した第１サポート膜パターンＳＰＴ－１と同様のパターンから成る第１サポート膜パターン１４Ｓ１を複数個、第１サポート膜パターン群として形成する。レジスト除去後、第２犠牲層間膜（犠牲酸化膜）１２－２として、例えば１μｍの厚さでプラズマ酸化膜を堆積した後、第２サポート膜として、例えば４０ｎｍの厚さでシリコン窒化膜を形成する。第１、第２犠牲層間膜（犠牲酸化膜）１２－１、１２－２は、併せて第４の層間絶縁膜と呼ばれても良い。
　この後に、キャパシタ素子を形成する位置に開口（キャパシタ孔）１２Ａを異方性ドライエッチングにて形成し、容量コンタクトパッド１０の表面を露出させる。開口１２Ａを形成後に、キャパシタ素子の下部電極１３を形成する。具体的には、開口１２Ａの内部を完全には充填しない膜厚で窒化チタンを堆積する。下部電極の材料としては窒化チタン以外の金属膜も使用可能である。
　次に図１６に示したように、第２サポート膜上の窒化チタン１３をドライエッチング又はＣＭＰ法によって除去する。その際に、開口１２Ａ内部の下部電極を保護するために、酸化シリコン等の保護膜１３ａを開口内に充填しておく。この後に、異方性ドライエッチングにて第２サポート膜のパターニングを行い、図４（ａ）で説明したような多角形（六角形）のハニカム形状で分離独立した第２サポート膜パターンＳＰＴ－２と同様のパターンから成る第２サポート膜パターン１４Ｓ２を複数個、第２サポート膜パターン群として形成する。
　次に図１７に示したように、フッ酸（ＨＦ）を用いた湿式エッチングを行うことにより、メモリセル部の第１、第２犠牲層間膜１２－１、１２－２及び保護膜１３ａを除去して、下部電極１３の内壁及び外壁を露出させる。窒化シリコンで形成されている第３の層間絶縁膜１１は、この湿式エッチングの際のストッパー膜（図４（ｂ））として機能し、下層に位置する素子等がエッチングされるのを防止する。第３の層間絶縁膜１１はまた、下部電極１３の下部に位置する側壁を支える機能も有する。またメモリセル部以外の領域においても第３の層間絶縁膜１１は、湿式エッチングに際して薬液が浸透するのを防止することができる。
　また、保護膜１３ａとしては、ＳＯＧ膜などの酸化シリコン膜よりも十分大きな、例えば５倍程度のエッチング速度で湿式エッチングされる材料を用いると、第１、第２犠牲層間膜１２－１、１２－２を除去する際に、保護膜１３ａが完全に除去されることから好ましい。
　次に、下部電極１３の側壁表面を覆うように、容量絶縁膜（図示せず）を形成する。容量絶縁膜としては例えば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）や、それらの積層体等の高誘電体膜を使用できる。
　次に図８に示すように、キャパシタ素子の上部電極１５を窒化チタン等で形成する。下部電極１３と上部電極１５によって容量絶縁膜（図示省略）を挟むことにより、キャパシタ素子３０が形成される。
　この後、酸化シリコン等で第５の層間絶縁膜２０を形成する。メモリセル部では、キャパシタ素子の上部電極１５に電位を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。
　この後に、上層の配線層２１をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。さらに、表面の保護膜２２を酸窒化シリコン（ＳｉＯＮ）等で形成することによりＤＲＡＭ素子のメモリセル部が完成する。
　図１５で説明した第１サポート膜パターン１４Ｓ１と図１６で説明した第２サポート膜パターン１４Ｓ２の平面視でのずらし方には、サポート膜パターンを残しパターンとして分離している、繰り返し模様である分離線のパターン（抜きパターン）の設計により様々な例が考えられる。以下に、いくつかの好ましい例を実施例として説明する。
（実施例１）
　図１８Ａは、メモリマットMMの右下のコーナー部に近い部分を拡大して平面視で示す。図１８Ｂは、図１８ＡのＢ－Ｂ‘線断面図である。図１８Ａ、Ｂに示したように、下段側の第１サポート膜パターン１４Ｓ１を分離線で分離してハニカム形状（六角形）の繰り返しパターン群（第１サポート膜パターン群）とする。上段側も同じく第２サポート膜パターン１４Ｓ２を分離線で分離してハニカム形状（六角形）の繰り返しパターン群（第２サポート膜パターン群）とする。この時、第１サポート膜パターン１４Ｓ１の分離重点（分離線の交点）にある下部電極（サポートは側壁の1/2周未満）は、第２サポート膜パターン１４Ｓ２では1/2周以上をサポートされる様に第２サポート膜パターン１４Ｓ２の分離重点を第１サポート膜パターン１４Ｓ１の分離重点からずらすレイアウトとする。分離線のパターン、すなわち抜きパターンで言えば、各抜きパターンは曲がりながら２方向以上に延びる抜きパターンであると言える。ここで、曲がりながらというのは、サポート膜パターンの角が実際には丸みを帯びていることを意味する。
（実施例２）
　図１９に示したように、第１、第２サポート膜パターンをそれぞれ、八角形パターン１４Ｓ１－１、１４Ｓ２－１と四角形パターン１４Ｓ１－２，１４Ｓ２－２の組み合わせによる繰り返しパターン群（第１、第２サポートパターン群）とし、実施例１と同様、第１、第２サポート膜パターンのそれぞれの分離重点を相互にずらすレイアウトとする。図１９では、四角形パターン１４Ｓ１－２，１４Ｓ２－２には、分離重点（パターンの頂点部分）に下部電極が配置されていない為、四角形パターン１４Ｓ１－２，１４Ｓ２－２に掛かる下部電極で1/2周未満のサポート箇所は発生しない。一方、八角形パターン１４Ｓ１－１，１４Ｓ２－１側では、1/2周未満のサポート箇所が発生する為、第２サポート膜パターン（八角形パターン１４Ｓ２－１）の分離重点を第１サポート膜パターン（八角形パターン１４Ｓ１－１）の分離重点からずらすレイアウトは必要になる。
（実施例３）
　図２０に示したように、第１、第２サポート膜パターン１４Ｓ１，１４Ｓ２をそれぞれ、一方が凹、他方が凸の変則八角形（変則多角形）の繰り返しパターン（第１、第２サポートパターン群）とする。この場合、分離線が三方に分かれている分離重点以外の変則八角形の凸側の頂点に配置された下部電極（図２０の右側に概略的に示す）に注意する必要がある。即ち、変則八角形の凸側の頂点にある下部電極で頂点のなす角が１８０°未満の箇所が、1/2周未満のサポートとなっている為、第２サポート膜パターン１４Ｓ２の分離重点を第１サポート膜パターン１４Ｓ１の分離重点からずらしたレイアウト下で、その箇所が再び1/2周未満のサポートに当たるかどうかの確認が必要になる。
（実施例４）
　図２１に示したように、第１、第２サポート膜パターン１４Ｓ１，１４Ｓ２の間で繰り返しパターンを変える。すなわち、第１サポート膜パターン１４Ｓ１は三角形（正三角形）パターンの繰り返しパターン（第１サポート膜パターン群）とし、第２サポート膜パターン１４Ｓ２は六角形（正六角形）パターンの繰り返しパターン（第２サポート膜パターン群）としている。勿論、第２サポート膜パターン１４Ｓ２の分離重点を第１サポート膜パターン１４Ｓ１の分離重点からずらしている。
（実施例５）
　図２２に示したように、第１、第２サポート膜パターン１４Ｓ１，１４Ｓ２内（或いはいずれか一方のパターン内）に窓１４Ｓ１－Ｗ，１４Ｓ２－Ｗを１個以上設置する。図２２では、便宜上、第１、第２サポート膜パターンを１個のみ示しているが、繰り返しパターンとして形成されることは言うまでも無い。窓を設置した理由は、各々のサポート膜パターンのサイズがあまりにも大きくなった場合（数μm以上）、図１７で説明した犠牲酸化膜のウェットエッチングの際にウェットエッチング液の進入経路（窓がない場合は、分離線が該当）が減り、アンダーエッチングを引き起こす可能性があるからである。
（実施例の効果）
　上述した各実施例によれば、メモリマット端のキャパシタ素子の下部電極の傾きが対策されるだけでなく、各々の下部電極が上下２段の第１、第２サポート膜パターンの内、どちらかで必ず側壁の1/2周以上でサポートされる。これにより、下部電極の内壁及び外壁を露出させるための犠牲酸化膜のウェットエッチングの際に下部電極がサポート膜パターンから外れて傾き、隣接する下部電極との間でショートするおそれがなくなり、製品の歩留向上に繋がる。
　以上、本発明を、複数の実施例を参照して説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、請求項に記載された本発明の精神や範囲内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１３年３月５日に出願された日本出願特願２０１３－４２５７４を基礎とする優先権を主張し、その開示のすべてをここに取り込む。
　　１　　半導体基板
　　２　　ゲート電極用の溝パターン
　　３　　素子分離領域
　　４　　第１の層間絶縁膜
　　５　　ゲート電極
　　５ａ　　ゲート絶縁膜
　　５ｂ　　サイドウォール
　　５ｃ　　キャップ絶縁膜
　　６　　ビット配線
　　７　　第２の層間絶縁膜
　　７Ａ　　容量コンタクトプラグ
　　８　　不純物拡散層
　　９　　基板コンタクトプラグ
　　１０　　容量コンタクトパッド
　　１１　　第３の層間絶縁膜
　　１２－１　　第１犠牲層間膜（犠牲酸化膜）
　　１２－２　　第１犠牲層間膜（犠牲酸化膜）
　　１２Ａ　　開口（キャパシタ孔）
　　１３、ＬＥ　　下部電極
　　１３ａ　　保護膜
　　１５　　上部電極
　　２０　　第５の層間絶縁膜
　　２１　　上層配線層
　　２２　　表面保護膜
　　３０　　キャパシタ素子
　　２０５ａ、２０５ｂ、２０５ｃ　　基板コンタクト部
　　ＳＰＴ－１，１４Ｓ１　　第１サポート膜パターン
　　ＳＰＴ－２，１４Ｓ２　　第２サポート膜パターン
　　１４Ｓ１－１，１４Ｓ２－１　　八角形パターン
　　１４Ｓ１－２，１４Ｓ２－２　　四角形パターン
　　３００　　サポート膜パターン
　　３５０　　下部電極

Claims (20)

  1. 　複数のメモリセルをメモリマット内に備え、
    　前記複数のメモリセルの各々は複数のキャパシタを有し、
    　前記キャパシタの各々は、筒状の下部電極を有し、
    　前記メモリマット内において平面視で見て多角形の複数のサポート膜パターンからなり、それぞれが対応する下部電極の側壁を支える第１サポート膜パターン群と、
    　前記メモリマット内において平面視で見て多角形の複数のサポート膜パターンからなり、それぞれが対応する下部電極の側壁を支える第２サポート膜パターン群を備え、
    　前記第２サポート膜パターン群は、前記第１サポート膜パターン群の上方に、互いの多角形の外周頂点が平面視で見て重ならないように形成されている事を特徴とする半導体装置。
  2. 　前記第１サポート膜パターン群と前記第２サポート膜パターン群の各々のサポート膜パターンは、各々が属するサポート膜パターン群内に繰り返し模様の様に合同となる形が複数存在する事を特徴とする請求項１に記載の半導体装置。
  3. 　いずれの前記下部電極も前記第１サポート膜パターン群のいずれかのサポート膜パターンと前記第２サポート膜パターン群のいずれかのサポート膜パターンに側壁を支えられる事を特徴とする請求項１又は２に記載の半導体装置。
  4. 　前記第１サポート膜パターン群は、いずれの前記下部電極もその中腹部で側壁を支え、前記第２サポート膜パターン群は、前記第１サポート膜パターン群と離れて前記下部電極の上部付近で側壁を支える事を特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 　前記第１サポート膜パターン群とは離れて、前記下部電極の下部に位置する側壁を支えるストッパー膜を有する事を特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 　前記第１サポート膜パターン群に属する各々のサポート膜パターンの外周頂点に位置する下部電極で、前記外周頂点のなす角が１８０度未満であるものは、前記第２サポート膜パターン群のいずれかのサポート膜パターンで側壁を1/2周以上支えられる事を特徴とする請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 　前記第２サポート膜パターン群に属する各々のサポート膜パターンの外周頂点に位置する下部電極で、前記外周頂点のなす角が１８０度未満であるものは、前記第１サポート膜パターン群のいずれかのサポート膜パターンで下部電極の側壁を1/2周以上支えられる事を特徴とする請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 　複数のメモリセルをメモリマット内に備え、
    　前記複数のメモリセルの各々は複数のキャパシタを有し、
    　前記キャパシタの各々は筒状の下部電極を有し、
    　前記メモリマット内で繰り返し模様である抜きパターンを有し、対応する下部電極を側壁で支えるサポート膜パターンである第１サポート膜パターン群と、
    　前記メモリマット内で前記第１サポート膜パターン群と同じ繰り返し模様の抜きパターンを有し、対応する下部電極を側壁で支えながら前記第１サポート膜パターン群の上方に位置するサポート膜パターンである第２サポート膜パターン群を備え、
    　前記第１サポート膜パターン群の繰り返し模様である抜きパターンは、平面視で見て前記第２サポート膜パターン群の繰り返し模様である抜きパターンと一致せず、しかも各抜きパターンは曲がりながら２方向以上に延びる抜きパターンである事を特徴とする半導体装置。
  9. 　前記第１サポート膜パターン群の繰り返し模様である抜きパターンは、前記第１サポート膜パターン群を多角形となる複数の残しパターンに分離独立させ、前記第２サポート膜パターン群の繰り返し模様である抜きパターンは、前記第２サポート膜パターン群を多角形となる複数の残しパターンに分離独立させる事を特徴とする請求項８に記載の半導体装置。
  10. 　前記第１サポート膜パターン群と前記第２サポート膜パターン群の分離独立された多角形となる複数の残しパターンの各々の形状は、当該のサポート膜パターン群内に繰り返し模様の様に合同となる形状が複数存在する事を特徴とする請求項８又は９に記載の半導体装置。
  11. 　いずれの下部電極も前記第１サポート膜パターン群の分離独立された多角形となる複数の残しパターンのいずれかに側壁を支えられ、前記第２サポート膜パターン群の分離独立された多角形となる複数の残しパターンのいずれかにも側壁を支えられる事を特徴とする請求項８から請求項１０のいずれか１項に記載の半導体装置。
  12. 　前記第１サポート膜パターン群は、下部電極の中腹部に位置する側壁を支え、前記第２サポート膜パターン群は、前記第１サポート膜パターン群と離れて前記下部電極の上部付近で側壁を支える事を特徴とする請求項８から請求項１１のいずれか１項に記載の半導体装置。
  13. 　前記第１サポート膜パターン群とは離れて、前記下部電極の下部に位置する側壁を支えるストッパー膜を有する事を特徴とする請求項８から請求項１２のいずれか１項に記載の半導体装置。
  14. 　前記第１サポート膜パターン群の分離独立された多角形となる複数の残しパターンの各々は、側壁の全周を支えられない下部電極を有し、
    　前記第２サポート膜パターン群の分離独立された多角形となる複数の残しパターンの各々は、側壁の全周を支えられない下部電極を有する事を特徴とする請求項８から請求項１３のいずれか１項に記載の半導体装置。
  15. 　前記第１サポート膜パターン群の分離独立された多角形となる複数の残しパターンの各々は、残しパターンの外周を除く領域で側壁の全周を支えられない下部電極を有する事を特徴とする請求項８から請求項１４のいずれか１項に記載の半導体装置。
  16. 　前記第２サポート膜パターン群の分離独立された多角形となる複数の残しパターンの各々は、残しパターンの外周を除く領域で側壁の全周を支えられない下部電極を有する事を特徴とする請求項８から請求項１５のいずれか１項に記載の半導体装置。
  17. 　複数のメモリセルをメモリマット内に備え、
    　前記複数のメモリセルの各々は複数のキャパシタを有し、
    　前記キャパシタの各々は、筒状の下部電極を有し、
    　前記メモリマット内で、それぞれが分離線で分割独立され、前記下部電極の側壁を支えるサポート膜パターンである第１サポート膜パターン群と、
    　前記メモリマット内で、それぞれが分離線で分割独立され、前記第１サポート膜パターン群の上方に位置し、前記下部電極の側壁を支えるサポート膜パターンである第２サポート膜パターン群を備え、
    　前記各々の下部電極は、
    　前記第１サポート膜パターン群の分離線が交合う分離重点にあり、側壁の1/2周未満を第１サポートパターン群の一つのサポート膜パターンで支えられた上、更に側壁の1/2周以上を第２サポートパターン群の一つのサポート膜パターンで支えられる第１のグループと、
    　前記第２サポート膜パターンの群の分離線が交合う分離重点にあり、側壁の1/2周以上を第１サポートパターン群の一つのサポート膜パターンで支えられた上、更に側壁の1/2周未満を第２サポートパターン群の一つのサポート膜パターンで支えられる第２のグループと、
    　側壁の1/2周以上を第１サポート膜パターン群の一つのサポート膜パターンで支えた上、更に側壁の1/2周以上を第２サポート膜パターン群の一つのサポート膜パターンで支える第３のグループと、
    に分けられる事を特徴とする半導体装置。
  18. 　前記第１サポート膜パターン群と前記第２サポート膜パターン群の各々のサポート膜パターンの形状は、当該のサポート膜パターン群内に繰り返し模様の様に合同となる形状が複数存在する事を特徴とする請求項１７に記載の半導体装置。
  19. 　前記第１サポート膜パターン群は、当該の分離線側を除く領域で側壁の全周を支えられない下部電極を有する事を特徴とする請求項１７又は１８に記載の半導体装置。
  20. 　前記第２サポート膜パターン群は、当該の分離線側を除く領域で側壁の全周を支えられない下部電極を有する事を特徴とする請求項１７から請求項１９のいずれか１項に記載の半導体装置。
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