CN113078057A - 半导体结构及其制作方法 - Google Patents
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Abstract
本发明实施例提供一种半导体结构及其制作方法,半导体结构的制作方法包括:提供基板和阵列区,阵列区由平行排列的多条条状结构组成,基板与阵列区的材料相同,基板的厚度大于阵列区的厚度;刻蚀条状结构,形成多条分立的第一条状结构;在刻蚀阵列区的同一工艺步骤中,刻蚀部分厚度的基板,形成第一掩膜结构,第一掩膜结构具有侧平面,侧平面垂直于剩余基板的待刻蚀区域;提供第二掩膜层,第二掩膜层的开口图案暴露待刻蚀区域和侧平面,侧平面的正投影与开口图案构成直角;利用第二掩膜层和第一掩膜结构刻蚀待刻蚀区域,形成具有映射第一有源区,第一有源区具有对应直角的映射直角。本发明实施例有利于降低半导体结构的制作成本。
Description
技术领域
本发明实施例涉及半导体领域,特别涉及一种半导体结构及其制作方法。
背景技术
现有技术中,不同区域的结构通常采用独立的工艺步骤分别制作形成,且为了降低制作成本,同一区域的结构通常采用单张掩膜一次刻蚀形成。
然而,随着集成电路的日益缩小,掩膜的开口图案的尺寸逐渐缩小,在利用掩膜的开口图案进行刻蚀的工艺步骤中,映射在目标膜层上的图案可能发生畸变,畸变类型包括直角收缩为圆角。畸变可能导致半导体结构的性能下降。
发明内容
本发明实施例提供一种半导体结构及其制作方法,既可以降低制作成本,又能形成具有直角的有源区结构。
为解决上述问题,本发明实施例提供一种半导体结构的制作方法,包括:提供基板和阵列区,所述阵列区由平行排列的多条条状结构组成,所述基板与所述阵列区的材料相同,所述基板的顶面与所述阵列区的顶面平行,在垂直于所述基板顶面的方向上,所述基板的厚度大于所述阵列区的厚度;刻蚀所述条状结构,形成多条分立的第一条状结构;在刻蚀所述阵列区的同一工艺步骤中,刻蚀部分厚度的所述基板,形成第一掩膜结构,所述第一掩膜结构位于剩余所述基板上,所述第一掩膜结构具有侧平面,所述侧平面垂直于剩余所述基板的待刻蚀区域;提供第二掩膜层,在垂直于所述第二掩膜层顶面的方向上,所述第二掩膜层的开口图案暴露所述待刻蚀区域和所述侧平面,在所述第一掩膜结构顶面所在平面内,所述侧平面的正投影与所述第二掩膜层的开口图案的正投影构成至少一个直角;利用所述第二掩膜层和所述第一掩膜结构作为掩膜,刻蚀所述待刻蚀区域,形成第一有源区,所述第一有源区具有对应所述直角的映射直角;刻蚀所述第一条状结构,形成多条分立的第二条状结构,所述第二条状结构构成第二有源区。
另外,所述基板的厚度为所述阵列区的厚度的两倍。
另外,在刻蚀所述待刻蚀区域的同一工艺步骤中,刻蚀所述第一条状结构。
另外,在所述第一掩膜结构顶面所在平面内,所述侧平面的正投影至少垂直并贯穿所述开口图案的正投影的一条侧边。
另外,所述侧平面的正投影位于所述开口图案的正投影的相对两侧,所述侧平面的正投影至少垂直并贯穿所述开口图案的正投影的两条侧边,所述侧平面的正投影与所述开口图案的正投影构成两个直角。
另外,所述第一掩膜结构具有相对的两个所述侧平面,每一所述侧平面的正投影与所述开口图案的正投影构成至少一个直角。
另外,所述基板与至少一条所述第二条状结构连接。
另外,提供所述基板和所述阵列区的工艺步骤包括:提供相连接的所述基板和衬板,所述基板的顶面与所述衬板的顶面平行,所述基板的材料与所述衬板的材料相同,在垂直于所述基板顶面的方向上,所述基板的厚度等于所述衬板的厚度;提供初始掩膜层,所述初始掩膜层的开口图案包括平行排列的多条条状开口;利用所述初始掩膜层作为掩膜,刻蚀一半厚度的所述衬板,形成位于剩余所述衬板上的映射掩膜层,所述映射掩膜层的开口图案与所述初始掩膜层的开口图案相同;在形成所述映射掩膜层之后,去除所述初始掩膜层;在去除所述初始掩膜层之后,利用所述映射掩膜层作为掩膜,刻蚀剩余所述衬板,形成所述阵列区。
另外,在形成所述第一有源区之后,去除所述第一掩膜结构。
另外,在形成所述第一有源区之后,还包括:在所述第一有源区上形成栅极结构,在所述第一有源区顶面所在平面内,所述栅极结构的正投影至少与所述映射直角的正投影接触;以所述栅极结构作为掩膜,向所述第一有源区进行离子注入,形成位于所述栅极结构相对两侧的源区和漏区,所述第一有源区围成的具有所述映射直角的区域隔离所述源区和所述漏区。
另外,在形成所述栅极结构之前,还包括:形成隔离结构,所述隔离结构填充满所述第一有源区围成的具有所述映射直角的区域;形成所述栅极结构的工艺步骤包括:形成依次层叠的介质膜和导电膜,所述介质膜覆盖所述第一有源区部分顶面和所述隔离结构部分顶面;提供第三掩膜层,在所述第一有源区顶面所在平面内,所述第三掩膜层的正投影与所述第一有源区的正投影部分重合,以及与所述隔离结构的正投影具有重合区域,所述重合区域包含所述映射直角的正投影;利用所述第三掩膜层作为掩膜,依次刻蚀所述导电膜和所述介质膜,形成所述栅极结构。
相应地,本发明实施例还提供一种半导体结构,包括:第一有源区和第二有源区,所述第一有源区与所述第二有源区的材料相同,所述第一有源区具有映射直角,所述第二有源区由阵列排布的多条第二条状结构组成,至少四条所述第二条状结构的延伸方向重合,至少两条所述第二条状结构的延伸方向平行;顶部结构,所述顶部结构位于所述第一有源区上,所述顶部结构与所述第二有源区的材料相同,在垂直于所述第一有源区顶面的方向上,所述顶部结构的厚度等于所述第二有源区的厚度,所述顶部结构具有侧切面,所述侧切面为平面,构成所述映射直角的一个侧面与所述侧切面处于同一平面内,构成所述映射直角的另一个侧面垂直于所述侧切面所在平面。
另外,在垂直于所述第一有源区顶面的方向上,所述第一有源区的厚度等于所述顶部结构的厚度。
另外,所述第一有源区与至少一条所述第二条状结构相连接。
另外,半导体结构还包括:栅极结构,所述栅极结构位于所述第一有源区上,在所述第一有源区顶面所在平面上,所述栅极结构的正投影至少与所述映射直角的正投影相接触;源区和漏区,所述源区和所述漏区位于所述栅极结构相对两侧的所述第一有源区内,所述第一有源区围成的具有所述映射直角的区域隔离所述源区和所述漏区。
另外,半导体结构还包括:隔离结构,所述隔离结构填充满所述第一有源区围成的具有所述映射直角的区域,在所述第一有源区顶面所在平面内,所述栅极结构掩膜层的正投影与所述隔离结构的正投影具有重合区域,所述重合区域包含所述映射直角的正投影。
与现有技术相比,本发明实施例提供的技术方案具有以下优点:
上述技术方案中,利用形成第二有源区的第一道刻蚀工艺形成第一掩膜结构,无需进行额外的刻蚀工艺,同时,可在同一掩膜板的不同区域设置不同的开口图案,以利用同一刻蚀工艺和同一掩膜板分别形成第一条状结构和第一掩膜结构,无需提供独立的另一掩膜板,如此,有利于降低第一有源区的制作成本。
另外,可利用形成第二有源区的第二道刻蚀工艺形成第一有源区,无需进行额外的刻蚀工艺,有利于进一步降低第一有源区的制作成本。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明,除非有特别申明,附图中的图不构成比例限制。
图1至图17为本发明实施例提供的半导体结构的制作方法各步骤对应的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合附图对本发明的各实施例进行详细的阐述。然而,本领域的普通技术人员可以理解,在本发明各实施例中,为了使读者更好地理解本申请而提出了许多技术细节。但是,即使没有这些技术细节和基于以下各实施例的种种变化和修改,也可以实现本申请所要求保护的技术方案。
图1至图17为本发明实施例提供的半导体结构的制作方法各步骤对应的结构示意图。半导体结构的制作方法包含以下步骤:
参考图1和图2,提供依次堆叠的第一膜层10和第二膜层11、位于所述第二膜层11上的基板12和衬板13、以及堆叠于基板12上的牺牲层14和位于衬板13上的初始掩膜层15。
本实施例中,基板12和衬板13为同一基底的不同部分,基板12所在区域为周边电路区,衬板13所在区域为中心阵列区,基板12与衬板13相连接,基板12的材料与衬板13的材料相同,在垂直于基板12顶面的方向上,基板12的厚度等于衬板13的厚度;进一步地,基板12的顶面与衬板13的顶面平齐,基板12的底面与衬板13的底面平齐。
在其他实施例中,基板与衬板的结构关系、材料关系以及位置关系可进行如下之一的调整:其一,基板与衬板为独立的两个结构,即并非一体结构;其二,基板与衬板为分立的两个部件,即两者之间没有连接关系;其三,基板的材料与衬板的材料不同;其四,基板的厚度小于衬板的厚度,且大于衬板的厚度的一半。
关于“基板的材料与衬板的材料不同”,可包含如下细节:其一,基板由单一材料构成,或者,基板由多种材料均匀混合而成;其二,在垂直于基板顶面的方向上,基板可分为多层膜层,至少两层的材料不同。无论基板的材料和结构满足如下工艺要求:在同一工艺步骤中,当刻蚀剂刻蚀一半厚度的衬板时,仅刻蚀部分厚度的基板,即未将基板刻穿。
此外,当基板12的厚度不等于衬板13的厚度时,基板12与衬板13可以顶面平齐或底面平齐,又或者,两者的顶面和底面都不平齐。
本实施例中,初始掩膜层15由平行排列的多条初始条状结构组成,初始掩膜层15的开口图案包括平行排列的多条条状开口,初始掩膜层15的材料与第二膜层11的材料相同,例如二氧化硅;在其他实施例中,初始掩膜层的材料与第二膜层的材料不同。
本实施例中,牺牲层14包括在垂直于基板12顶面的方向上依次堆叠的多层膜层,设置牺牲层14的目的在于,在刻蚀衬板13的工艺步骤中保护基板12,避免基板12受到损伤或者被刻蚀,牺牲层14可包含氢氧化硅层;在其他实施例中,牺牲层为单层膜层。
参考图3,利用初始掩膜层15作为掩膜,刻蚀衬板13,形成具有预设厚度的剩余衬板13和位于剩余衬板13上的映射掩膜层13a。
预设厚度指的是后续需要形成的第二有源区的厚度,预设厚度可以根据实际需要在一定范围内进行调整,其中,“一定范围”指的是预设厚度应当大于等于基板12的厚度的一半,如此,才能通过刻蚀具有预设厚度的阵列区,以形成第二有源区的两道刻蚀工艺步骤,刻穿基板12,形成第一有源区。
本实施例中,预设厚度为刻蚀前的衬板13的一半厚度,被刻蚀的部分衬板13的剩余结构作为映射掩膜层13a,映射掩膜层13a的厚度等于剩余衬板13的厚度,映射掩膜层13a的开口图案与初始掩膜层15的开口图案相同。如此,可利用形成第二有源区的两道刻蚀工艺刚好刻穿基板12,避免刻蚀工艺对位于基板12下方的第二膜层11造成损伤。
参考图4和图5,在形成映射掩膜层13a之后,去除初始掩膜层15(参考图3)。
由于初始掩膜层15的材料与第二膜层11的材料相同,因此,将初始掩膜层15的开口图案映射到部分厚度的衬板13上,并在形成映射掩膜层13a之后,即刻穿衬板13之前去除初始掩膜层15,就可以实现既在剩余衬板13上刻蚀形成与初始掩膜层15相同的开口图案,又避免初始掩膜层15的去除工艺对第二膜层11造成损伤。
参考图6和图7,在去除初始掩膜层15(参考图3)之后,利用映射掩膜层13a(图4)作为掩膜,刻蚀剩余衬板13,形成阵列区13b。
本实施例中,阵列区13b暴露第二膜层11,阵列区13b的形状与初始掩膜层15的形状相同,阵列区13b由平行排列的多条条状结构组成。由于基板12与衬板13相连,因此在刻蚀衬板13形成阵列区13b之后,基板12也与阵列区13b相连接,换句话说,基板12至少与阵列区13b中的一条条状结构相连接。
此外,由于映射掩膜层13a的厚度是刻蚀前的衬板的13的厚度的一半,映射掩膜层13a的厚度与刻蚀后的剩余衬板13的厚度相同,因此,在刻蚀剩余衬板13a以暴露第二膜层11的过程中,刻蚀剂同步刻蚀映射掩膜层13a与被映射掩膜层13a暴露的剩余衬板13,当剩余衬板13被刻穿而暴露第二膜层11表面时,映射掩膜层13a被同步去除。
此外,在形成阵列区13b之后,去除牺牲层14(参考图4),以便于利用后续进行的一道刻蚀工艺,同时刻蚀基板12和阵列区13b,从而节约刻蚀工艺的成本;此外,还可以在同一块掩膜板的不同区域分别形成刻蚀阵列区13b的第一开口图案以及刻蚀基板12的第二开口图案,进而通过同一掩膜板和同一刻蚀工艺分别刻蚀基板12和阵列区13b,如此,有利于减少掩膜板的制作次数和块数,进而降低掩膜板的制作成本。
参考图8和图9,刻蚀阵列区13b的条状结构,形成多条分立的第一条状结构(未标示),以及刻蚀部分厚度的基板12,形成第一掩膜结构16。
本实施例中,在同一工艺步骤中,利用掩膜板的第一开口图案刻蚀条状结构,以及利用同一掩膜板的第二开口图案刻蚀基板12;在其他实施例中,利用具有第一开口图案的一掩膜板刻蚀条状结构,以及利用具有第二开口图案的另一掩膜板刻蚀基板。
被刻蚀的部分基板12的剩余结构作为第一掩膜结构16,第一掩膜结构16位于剩余基板12上,第一掩膜结构16具有侧平面,侧平面垂直于剩余基板12的待刻蚀区域12a。需要说明的是,由于刻蚀过程中的圆角畸变问题,当形成第一掩膜结构16的第二开口图案为直角矩形时,最终形成的第一掩膜结构16的横截面通常为圆角矩形。
本实施例中,第一掩膜结构16为条状结构物,第一掩膜结构16具有相对的两个侧平面;在其他实施例中,第一掩膜结构的侧平面的数量和位置可根据实际需要进行设置,举例来说,第一掩膜结构具有一个侧平面,或者,具有相邻的两个侧平面,。
由于是利用同一刻蚀工艺形成第一掩膜结构16和第一条状结构,因此,在垂直于第一掩膜结构16顶面的方向上,第一掩膜结构16的厚度等于第一条状结构的厚度,也就是说,第一掩膜结构16的厚度等于阵列区13b的厚度。
参考图10至图12,刻蚀第一条状结构,形成第二有源区13c,以及刻蚀剩余基板12(参考图9),形成第一有源区12b。
本实施例中,刻蚀第一条状结构,形成多条分立的第二条状结构,第二条状结构构成第二有源区13c。
在刻蚀第一条状结构的同一步骤中,提供第二掩膜层161,在垂直于第二掩膜层161顶面的方向上,第二掩膜层161的开口图案暴露待刻蚀区域12a(参考图9),以及暴露第一掩膜结构16的侧平面,在第一掩膜结构16顶面所在平面内,侧平面的正投影与第二掩膜层161的开口图案的正投影构成至少一个直角;利用第二掩膜层161和第一掩膜结构16作为掩膜,刻蚀待刻蚀区域12a,形成第一有源区12b,第一有源区12b具有对应直角的映射直角162。由于形成第二有源区13c的第二道刻蚀工艺还用于形成第一有源区12b,无需提供独立的另一刻蚀工艺,因此,有利于进一步节约工艺成本。
本实施例中,在第一掩膜结构16(参考图9)顶面所在平面内,侧平面的正投影至少垂直并贯穿第二掩膜层161的开口图案的正投影的一条侧边。由于第一掩膜结构16的圆角可能在刻蚀过程中扩大,即侧平面的在刻蚀过程中因侵蚀而缩短,因此,为保证侧平面的正投影垂直侧边,需要预留一定的尺寸,使得在刻蚀剩余基板12的过程中,被侵蚀的侧平面的正投影始终接触并垂直侧边,形成具有映射直角162的第一有源区12b。
进一步地,侧平面的正投影位于开口图案的正投影的相对两侧,侧平面的正投影至少垂直并贯穿开口图案的正投影的两条侧边,侧平面的正投影与开口图案的正投影构成两个直角。如此,可同时形成两个映射直角162。
本实施例中,第一掩膜结构16具有相对的两个侧平面,每一侧平面的正投影垂直并贯穿开口图案的正投影的两条侧边,如此,可同时形成四个映射直角162;在其他实施例中,每一侧平面的正投影与开口图案的正投影构成至少一个直角。
本实施例中,第二掩膜层161的开口图案暴露位于第一掩膜结构16相对两侧的两个待刻蚀区域12a,如此,可通过一个开口图案刻蚀两个待刻蚀区域12a,形成具有映射直角162的两个空白区域,空白区域由第一有源区12b包围而成,从而降低第二掩膜层161的制作难度;同时,第二掩膜层161的开口图案可以视为刻蚀不同待刻蚀区域12a的开口的合并图案,由于开口的合并,原有的可能畸变为圆角的部分直角被消除,圆角畸变问题在一定程度上被解决。
此外,由于第一掩膜结构16的厚度与剩余基板12的厚度相同,因此,在刻蚀待刻蚀区域12a的过程中,位于相对的两个待刻蚀区域12a之间的第一掩膜结构16被同步去除,剩余的第一掩膜结构16作为顶部结构16a,顶部结构16a具有通过第二掩膜层161的直边刻蚀形成的侧切面20,侧切面20为平面。
在其他实施例中,参考图13和图14,第二掩膜层包含两个分立的开口子图案,每一开口子图案暴露一待刻蚀区域和一垂直于该待刻蚀区域的侧平面,通过第二掩膜层的两个开口子图案刻蚀位于第一掩膜结构相对两侧的两个待刻蚀区域,形成两个具有映射直角的空白区域。
其中,暴露第一掩膜结构16的侧平面指的是暴露包含侧平面的至少部分第一掩膜结构16,由于第二掩膜层161的开口图案的直角在刻蚀映射的过程中会畸变为圆角,为保证侧平面的正投影与未发生畸变的侧边相交形成直角,第一掩膜结构16在垂直于侧平面的方向上应具有一定的宽度,或者说,第二掩膜层161的开口图案的正投影与第一掩膜结构的正投影的重合区域应具有一定的宽度,保证畸变后的圆角的正投影落入第一掩膜结构16的正投影的范围内,从而完全刻蚀待刻蚀区域,使得去除待刻蚀区域形成的第一有源区具有映射直角。
若第一掩膜结构16的宽度较窄,或者,第二掩膜层的正投影与第一掩膜结构的正投影的重合区域的宽度较窄,则圆角的正投影可能仅部分落入第一掩膜结构的正投影内,从而导致去除待刻蚀区域形成的空白区域具有圆角。
参考图15和图16,形成隔离结构17和栅极结构18。
本实施例中,在形成第一有源区12b之后,在第一有源区12b上形成栅极结构18,在第一有源区12b顶面所在平面内,栅极结构18的正投影至少与映射直角162的正投影接触;在形成栅极结构18之后,利用栅极结构18作为掩膜,向第一有源区12b进行离子注入,形成位于栅极结构18相对两侧的源区181和漏区182,所述第一有源区12b围成的具有映射直角162的区域隔离源区181和漏区182。
需要说明的是,源区181和漏区182的虚线圆圈标识仅用于表征两者的相对位置关系,并不代表两者的范围局限于虚线圆圈内。
由于形成栅极结构18时,第一有源区12b上具有剩余的第一掩膜结构16,因此,栅极结构18的位置受剩余顶部结构16a的限定,具体地,栅极结构18环绕剩余顶部结构16a;在其他实施例中,在形成第一有源区之后,去除顶部结构。
本实施例中,在形成栅极结构18之前,还需要形成填充满空白区域的隔离结构17,以使栅极结构18能够形成于第一有源区12b以外的平面上;此外,在利用掩膜板形成栅极结构18的过程中,由于掩膜板的正投影会发生收缩畸变,实际形成的栅极结构18的长宽往往小于掩膜板的长宽,若掩膜板的正投影刚好与映射直角162的正投影接触,则实际形成的栅极结构18往往无法与映射直角162的正投影接触,因此,本案中,形成栅极结构18的掩膜层的正投影包含映射直角162,从而保证实际形成的栅极结构18有效隔断第一有源区12b的正投影,保证离子注入形成的源区和漏区被隔离结构17有效隔离,避免源区和漏区连通而产生的漏电流。
具体地,形成栅极结构18的工艺步骤包括:形成依次层叠的介质膜和导电膜,介质膜覆盖第一有源区12b部分顶面和隔离结构17部分顶面;提供第三掩膜层,在第一有源区12b顶面所在平面内,第三掩膜的正投影与第一有源区12b的正投影部分重合,以及与隔离结构17的正投影具有重叠区域,重叠区域包含映射直角162的正投影;利用第三掩膜层作为掩膜,依次刻蚀导电膜和介质膜,形成栅极结构18。
以下通过反例对比说明形成映射直角以及重合区域包含映射直角的目的:
参考图17,若空白区域呈现圆角,和/或栅极结构18发生收缩,则可能形成位于隔离结构17和栅极结构18之间的暴露区19,暴露区19为第一有源区12b的一部分;当利用栅极结构18作为掩膜形成源区181和漏区182时,由于栅极结构18未覆盖暴露区19的表面,因此,暴露区19也会掺杂有掺杂离子,进而连通位于栅极结构18相对两侧的源区181和漏区182,造成漏电流。
本实施例中,利用形成第二有源区的第一道刻蚀工艺形成第一掩膜结构,无需进行额外的刻蚀工艺,同时,可在同一掩膜板的不同区域设置不同的开口图案,以利用同一刻蚀工艺和同一掩膜板分别形成第一条状结构和第一掩膜结构,无需提供独立的另一掩膜板,如此,有利于降低第一有源区的制作成本。
相应地,本发明实施例还提供一种半导体结构,可采用上述半导体结构的制作方法制成。
参考图15和图16,半导体结构包括:第一有源区12b和第二有源区13c,第一有源区12b与第二有源区13c的材料相同,第一有源区12b具有映射直角162,第二有源区13c由阵列排布的多条第二条状结构组成,至少四条第二条状结构的延伸方向重合,至少两条第二条状结构的延伸方向平行;顶部结构16a,顶部结构16a位于第一有源区12b上,顶部结构16a与第二有源区12b的材料相同,在垂直于第一有源区12b顶面的方向上,顶部结构16a的厚度等于第二有源区13c的厚度,顶部结构16a具有侧切面20,侧切面20为平面,构成映射直角162的一个侧面与侧切面20处于同一平面内,构成映射直角162的另一个侧面垂直于侧切面20所在平面。
本实施例中,在垂直于第一有源区12b顶面的方向上,第一有源区12b的厚度等于顶部结构16a的厚度,第一有源区12b底面与第二有源区13c底面处于同一平面内,第一有源区12b与第二有源区13c的至少一条第二条状结构连接。
进一步地,半导体结构还包括:栅极结构18,栅极结构18位于第一有源区12b上,在第一有源区12b顶面所在平面上,栅极结构18的正投影至少与映射直角162的正投影相接触;源区181和漏区182,源区181和漏区182位于栅极结构18相对两侧的第一有源区12b内,第一有源区12b围成的具有映射直角162的区域隔离源区181和漏区182。
此外,半导体结构还包括:隔离结构17,隔离结构17填充满第一有源区12b围成的具有映射直角162的区域,在第一有源区12b顶面所在平面内,栅极结构18的正投影与隔离结构17的正投影具有重合区域,重合区域包含映射直角162的正投影。
本实施例提供了一种新的半导体结构,该半导体具有映射直角,有利于减小半导体结构的漏电流。
本领域的普通技术人员可以理解,上述各实施方式是实现本发明的具体实施例,而在实际应用中,可以在形式上和细节上对其作各种改变,而不偏离本发明的精神和范围。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各自更动与修改,因此本发明的保护范围应当以权利要求限定的范围为准。
Claims (16)
1.一种半导体结构的制作方法,其特征在于,包括:
提供基板和阵列区,所述阵列区由平行排列的多条条状结构组成,所述基板与所述阵列区的材料相同,所述基板的顶面与所述阵列区的顶面平行,在垂直于所述基板顶面的方向上,所述基板的厚度大于所述阵列区的厚度;
刻蚀所述条状结构,形成多条分立的第一条状结构;在刻蚀所述阵列区的同一工艺步骤中,刻蚀部分厚度的所述基板,形成第一掩膜结构,所述第一掩膜结构位于剩余所述基板上,所述第一掩膜结构具有侧平面,所述侧平面垂直于剩余所述基板的待刻蚀区域;
提供第二掩膜层,在垂直于所述第二掩膜层顶面的方向上,所述第二掩膜层的开口图案暴露所述待刻蚀区域和所述侧平面,在所述第一掩膜结构顶面所在平面内,所述侧平面的正投影与所述第二掩膜层的开口图案的正投影构成至少一个直角;
利用所述第二掩膜层和所述第一掩膜结构作为掩膜,刻蚀所述待刻蚀区域,形成第一有源区,所述第一有源区具有对应所述直角的映射直角;
刻蚀所述第一条状结构,形成多条分立的第二条状结构,所述第二条状结构构成第二有源区。
2.根据权利要求1所述的半导体结构的制作方法,其特征在于,所述基板的厚度为所述阵列区的厚度的两倍。
3.根据权利要求1或2所述的半导体结构的制作方法,其特征在于,在刻蚀所述待刻蚀区域的同一工艺步骤中,刻蚀所述第一条状结构。
4.根据权利要求1所述的半导体结构的制作方法,其特征在于,在所述第一掩膜结构顶面所在平面内,所述侧平面的正投影至少垂直并贯穿所述开口图案的正投影的一条侧边。
5.根据权利要求4所述的半导体结构的制作方法,其特征在于,所述侧平面的正投影位于所述开口图案的正投影的相对两侧,所述侧平面的正投影至少垂直并贯穿所述开口图案的正投影的两条侧边,所述侧平面的正投影与所述开口图案的正投影构成两个直角。
6.根据权利要求1所述的半导体结构的制作方法,其特征在于,所述第一掩膜结构具有相对的两个所述侧平面,每一所述侧平面的正投影与所述开口图案的正投影构成至少一个直角。
7.根据权利要求1所述的半导体结构的制作方法,其特征在于,所述基板与至少一条所述第二条状结构连接。
8.根据权利要求7所述的半导体结构的制作方法,其特征在于,提供所述基板和所述阵列区的工艺步骤包括:
提供相连接的所述基板和衬板,所述基板的顶面与所述衬板的顶面平行,所述基板的材料与所述衬板的材料相同,在垂直于所述基板顶面的方向上,所述基板的厚度等于所述衬板的厚度;
提供初始掩膜层,所述初始掩膜层的开口图案包括平行排列的多条条状开口;利用所述初始掩膜层作为掩膜,刻蚀一半厚度的所述衬板,形成位于剩余所述衬板上的映射掩膜层,所述映射掩膜层的开口图案与所述初始掩膜层的开口图案相同;
在形成所述映射掩膜层之后,去除所述初始掩膜层;
在去除所述初始掩膜层之后,利用所述映射掩膜层作为掩膜,刻蚀剩余所述衬板,形成所述阵列区。
9.根据权利要求1所述的半导体结构的制作方法,其特征在于,在形成所述第一有源区之后,去除所述第一掩膜结构。
10.根据权利要求1或9所述的半导体结构的制作方法,其特征在于,在形成所述第一有源区之后,还包括:
在所述第一有源区上形成栅极结构,在所述第一有源区顶面所在平面内,所述栅极结构的正投影至少与所述映射直角的正投影接触;
以所述栅极结构作为掩膜,向所述第一有源区进行离子注入,形成位于所述栅极结构相对两侧的源区和漏区,所述第一有源区围成的具有所述映射直角的区域隔离所述源区和所述漏区。
11.根据权利要求10所述的半导体结构的制作方法,其特征在于,在形成所述栅极结构之前,还包括:形成隔离结构,所述隔离结构填充满所述第一有源区围成的具有所述映射直角的区域;形成所述栅极结构的工艺步骤包括:
形成依次层叠的介质膜和导电膜,所述介质膜覆盖所述第一有源区部分顶面和所述隔离结构部分顶面;
提供第三掩膜层,在所述第一有源区顶面所在平面内,所述第三掩膜层的正投影与所述第一有源区的正投影部分重合,以及与所述隔离结构的正投影具有重合区域,所述重合区域包含所述映射直角的正投影;
利用所述第三掩膜层作为掩膜,依次刻蚀所述导电膜和所述介质膜,形成所述栅极结构。
12.一种半导体结构,其特征在于,包括:
第一有源区和第二有源区,所述第一有源区与所述第二有源区的材料相同,所述第一有源区具有映射直角,所述第二有源区由阵列排布的多条第二条状结构组成,至少四条所述第二条状结构的延伸方向重合,至少两条所述第二条状结构的延伸方向平行;
顶部结构,所述顶部结构位于所述第一有源区上,所述顶部结构与所述第二有源区的材料相同,在垂直于所述第一有源区顶面的方向上,所述顶部结构的厚度等于所述第二有源区的厚度,所述顶部结构具有侧切面,所述侧切面为平面,构成所述映射直角的一个侧面与所述侧切面处于同一平面内,构成所述映射直角的另一个侧面垂直于所述侧切面所在平面。
13.根据权利要求12所述的半导体结构,其特征在于,在垂直于所述第一有源区顶面的方向上,所述第一有源区的厚度等于所述顶部结构的厚度。
14.根据权利要求12或13所述的半导体结构,其特征在于,所述第一有源区与至少一条所述第二条状结构相连接。
15.根据权利要求12所述的半导体结构,其特征在于,还包括:
栅极结构,所述栅极结构位于所述第一有源区上,在所述第一有源区顶面所在平面上,所述栅极结构的正投影至少与所述映射直角的正投影相接触;
源区和漏区,所述源区和所述漏区位于所述栅极结构相对两侧的所述第一有源区内,所述第一有源区围成的具有所述映射直角的区域隔离所述源区和所述漏区。
16.根据权利要求15所述的半导体结构,其特征在于,还包括:
隔离结构,所述隔离结构填充满所述第一有源区围成的具有所述映射直角的区域,在所述第一有源区顶面所在平面内,所述栅极结构的正投影与所述隔离结构的正投影具有重合区域,所述重合区域包含所述映射直角的正投影。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20220158074A1 (en) * | 2020-11-16 | 2022-05-19 | Samsung Electronics Co., Ltd. | Etching method for forming vertical structure, electronic device including vertical structure formed by the etching method, and method of manufacturing the electronic device |
WO2022198886A1 (zh) * | 2021-03-23 | 2022-09-29 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
CN115942739A (zh) * | 2023-01-19 | 2023-04-07 | 合肥晶合集成电路股份有限公司 | Sram器件及其制作方法 |
US11710642B2 (en) | 2021-03-23 | 2023-07-25 | Changxin Memory Technologies, Inc. | Semiconductor structure and manufacturing method thereof |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5899717A (en) * | 1995-12-20 | 1999-05-04 | Lg Semicon Co., Ltd. | Method for fabricating semiconductor device |
US20020000603A1 (en) * | 1998-07-21 | 2002-01-03 | Kiyohiko Sakakibara | Non-volatile semiconductor memory device and method for producing the same |
US20040188745A1 (en) * | 2003-03-25 | 2004-09-30 | Kim Young-Pil | Semiconductor device test patterns and related methods for precisely measuring leakage currents in semiconductor cell transistors |
US20050173750A1 (en) * | 2004-02-06 | 2005-08-11 | Samsung Electronics Co., Ltd. | Semiconductor device with improved overlay margin and method of manufacturing the same |
CN101055842A (zh) * | 2003-05-21 | 2007-10-17 | 株式会社瑞萨科技 | 半导体装置的制造方法 |
CN101335269A (zh) * | 2007-06-28 | 2008-12-31 | 海力士半导体有限公司 | 半导体装置的晶体管及其制造方法 |
CN101764122A (zh) * | 2008-12-24 | 2010-06-30 | 三星电子株式会社 | 具有窄导线图案的半导体装置及其形成方法 |
US20140138690A1 (en) * | 2012-11-21 | 2014-05-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
US20140328125A1 (en) * | 2008-08-11 | 2014-11-06 | Jae-Ho Min | Methods of forming fine patterns in semiconductor devices |
WO2014181815A1 (ja) * | 2013-05-09 | 2014-11-13 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
US20170025420A1 (en) * | 2015-07-20 | 2017-01-26 | Samsung Electronics Co., Ltd. | Method of forming active patterns, active pattern array, and method of manufacturing a semiconductor device |
CN111524794A (zh) * | 2019-02-02 | 2020-08-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6787469B2 (en) * | 2001-12-28 | 2004-09-07 | Texas Instruments Incorporated | Double pattern and etch of poly with hard mask |
CN101246305B (zh) * | 2007-02-12 | 2010-08-11 | 中芯国际集成电路制造(上海)有限公司 | 图形化方法 |
US9287131B2 (en) * | 2014-02-21 | 2016-03-15 | Globalfoundries Inc. | Methods of patterning line-type features using a multiple patterning process that enables the use of tighter contact enclosure spacing rules |
CN105336667B (zh) * | 2014-06-20 | 2018-10-23 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件的制造方法 |
US9418868B1 (en) * | 2015-03-13 | 2016-08-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating semiconductor device with reduced trench distortions |
CN104698747B (zh) * | 2015-03-30 | 2019-05-31 | 上海华力微电子有限公司 | 一种提高二维图形解析度的工艺方法 |
CN110875313B (zh) * | 2018-08-30 | 2024-06-21 | 长鑫存储技术有限公司 | 有源区阵列及其形成方法、半导体器件及其形成方法 |
CN210607188U (zh) * | 2019-11-08 | 2020-05-22 | 长鑫存储技术有限公司 | 存储器 |
CN113078057B (zh) * | 2021-03-23 | 2022-09-23 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
-
2021
- 2021-03-23 CN CN202110310445.XA patent/CN113078057B/zh active Active
- 2021-08-12 WO PCT/CN2021/112300 patent/WO2022198886A1/zh active Application Filing
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5899717A (en) * | 1995-12-20 | 1999-05-04 | Lg Semicon Co., Ltd. | Method for fabricating semiconductor device |
US20020000603A1 (en) * | 1998-07-21 | 2002-01-03 | Kiyohiko Sakakibara | Non-volatile semiconductor memory device and method for producing the same |
US20040188745A1 (en) * | 2003-03-25 | 2004-09-30 | Kim Young-Pil | Semiconductor device test patterns and related methods for precisely measuring leakage currents in semiconductor cell transistors |
CN101055842A (zh) * | 2003-05-21 | 2007-10-17 | 株式会社瑞萨科技 | 半导体装置的制造方法 |
US20050173750A1 (en) * | 2004-02-06 | 2005-08-11 | Samsung Electronics Co., Ltd. | Semiconductor device with improved overlay margin and method of manufacturing the same |
CN101335269A (zh) * | 2007-06-28 | 2008-12-31 | 海力士半导体有限公司 | 半导体装置的晶体管及其制造方法 |
US20140328125A1 (en) * | 2008-08-11 | 2014-11-06 | Jae-Ho Min | Methods of forming fine patterns in semiconductor devices |
CN101764122A (zh) * | 2008-12-24 | 2010-06-30 | 三星电子株式会社 | 具有窄导线图案的半导体装置及其形成方法 |
US20140138690A1 (en) * | 2012-11-21 | 2014-05-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
WO2014181815A1 (ja) * | 2013-05-09 | 2014-11-13 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
US20170025420A1 (en) * | 2015-07-20 | 2017-01-26 | Samsung Electronics Co., Ltd. | Method of forming active patterns, active pattern array, and method of manufacturing a semiconductor device |
CN111524794A (zh) * | 2019-02-02 | 2020-08-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20220158074A1 (en) * | 2020-11-16 | 2022-05-19 | Samsung Electronics Co., Ltd. | Etching method for forming vertical structure, electronic device including vertical structure formed by the etching method, and method of manufacturing the electronic device |
US11895922B2 (en) * | 2020-11-16 | 2024-02-06 | Samsung Electronics Co., Ltd. | Etching method for forming vertical structure, electronic device including vertical structure formed by the etching method, and method of manufacturing the electronic device |
WO2022198886A1 (zh) * | 2021-03-23 | 2022-09-29 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
US11710642B2 (en) | 2021-03-23 | 2023-07-25 | Changxin Memory Technologies, Inc. | Semiconductor structure and manufacturing method thereof |
CN115942739A (zh) * | 2023-01-19 | 2023-04-07 | 合肥晶合集成电路股份有限公司 | Sram器件及其制作方法 |
CN115942739B (zh) * | 2023-01-19 | 2023-07-14 | 合肥晶合集成电路股份有限公司 | Sram器件及其制作方法 |
Also Published As
Publication number | Publication date |
---|---|
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