CN105336667B - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该方法包括：S101：提供包括半导体衬底、栅极和有源区的前端器件，形成层间介电层；S102：利用第一掩膜板在层间介电层上形成覆盖相邻有源区之间的至少部分区域的第一掩膜层；S103：利用第二掩膜板形成覆盖层间介电层且在相邻的有源区的上方具有开口的第二掩膜层，其中所述开口的至少一部分区域位于第一掩膜层的正上方；S104：利用第二掩膜层以及第一掩膜层对层间介电层进行刻蚀以形成预定图案，所述预定图案为所述第二掩膜层的图案减去其与所述第一掩膜层重叠的区域所对应的图案。该方法通过采用第一掩膜板与第二掩膜板配合来形成有源区接触孔，可以使构图工艺易于控制，有利于提高良率。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
在半导体技术领域中，局部互连采用相对较薄的导电层(例如氮化钛)提供集成电路中元器件之间的短距离局部互连，该导电层通常比传统的用于形成电性连接的金属具有更高的电阻。
随着半导体技术的发展，越来越多的设计限制需要被考虑，并且，在互连结构中的导线会消耗更多的空间，这将增加制造集成电路的步骤并且会降低电路在电性互连级的密度。例如，在某些半导体器件的制造方法中，由于设计的限制，可能会需要两道或三道构图工艺来实现特定图案(例如接触孔)的构图，而由于两道或三道构图工艺将用到两个或三个掩膜板，会导致相关工艺难以被很好地控制，可能出现图案交叠、图案末端成圆角等问题。
在一种半导体器件的制造方法中，在层间介电层(IL)内形成用于连接有源区(指源极和漏极)12的接触孔(简称有源区接触孔)时需要用到第一掩膜板101，形成用于连接栅极11的接触孔(简称栅极接触孔)需要用到第二掩膜板102，其原理图如图1所示。其中，该半导体器件的制造方法存在如下问题：(1)形成的接触孔的图案末端容易形成圆角(即，标号1所示的位置容易形成圆角)；(2)利用第一掩膜板形成的接触孔可能与利用第二掩膜板形成的接触孔发生桥接(即，标号2所示的位置容易发生桥接)；(3)相邻的有源区接触孔之间的距离难以很好的控制(即，标号3所示的距离比较难控制)。
在另一种半导体器件的制造方法中，在层间介电层(IL)内形成用于连接有源区22的接触孔(简称有源区接触孔)时需要用到第一掩膜板201和第二掩膜板202，形成用于连接栅极21的接触孔(简称栅极接触孔)需要用到第三掩膜板203，其原理图如图2所示。其中，该半导体器件的制造方法也存在如下问题：(1)形成的接触孔的图案末端容易形成圆角(即，标号1所指位置容易形成圆角)；(2)利用第三掩膜板形成的接触孔可能与利用第二掩膜板形成的接触孔发生桥接(即，标号2所示的位置容易发生桥接)；(3)相邻的有源区接触孔之间的距离难以很好的控制(即，标号3所示的距离比较难控制)。
由此可见，上述的半导体器件的制造方法，在进行局部互连时，在用到两道或三道构图工艺来实现对有源区接触孔以及栅极接触孔的构图时，存在工艺难以很好地控制，可能出现图案交叠、图案末端成圆角等问题，会造成制得半导体器件的良率下降。因此，为解决上述技术问题，有必要提出一种新的半导体器件的制造方法。
发明内容
针对现有技术的不足，本发明提供一种新的半导体器件的制造方法，以提高制得的半导体器件的良率。
本发明实施例的半导体器件的制造方法，包括：
步骤S101：提供包括半导体衬底的前端器件，在所述前端器件上形成层间介电层；
步骤S102：利用第一掩膜板在所述层间介电层上形成作为切割掩膜的第一掩膜层；
步骤S103：利用第二掩膜板在所述层间介电层上形成至少一部分区域与所述第一掩膜层重叠的第二掩膜层；
步骤S104：利用所述第二掩膜层以及所述第一掩膜层对所述层间介电层进行刻蚀以形成预定图案，其中所述预定图案为所述第二掩膜层的图案减去其与所述第一掩膜层重叠的区域所对应的图案。
可选地，所述步骤S102包括：
步骤S1021：在所述层间介电层上形成第一掩膜材料层以及位于所述第一掩膜材料层之上的光刻胶层；
步骤S1022：利用第一掩膜板对所述光刻胶层进行曝光、显影处理，以形成图形化的光刻胶层；
步骤S1023：利用所述图形化的光刻胶层对所述第一掩膜材料层进行刻蚀，以形成第一掩膜层。
可选地，所述步骤S103包括：
步骤S1031：形成覆盖所述层间介电层以及所述第一掩膜层的第二掩膜材料层；
步骤S1032：利用第二掩膜板对所述第二掩膜材料层进行图形化，以形成至少一部分区域与所述第一掩膜层重叠的第二掩膜层。
可选地，在所述步骤S102中，所述第一掩膜层的材料包括氮化钛。
在一个示例中，在所述步骤S101中，所述前端器件还包括位于所述半导体衬底上的栅极和有源区；在所述步骤S102中，所述第一掩膜板覆盖相邻的有源区之间的至少一部分区域；在所述步骤S103中，所述第二掩膜层覆盖所述层间介电层且在所述相邻的有源区的上方具有开口，其中所述开口的至少一部分区域位于所述第一掩膜层的正上方；在所述步骤S104中，所述预定图案为位于所述第一掩膜层两侧的有源区接触孔。
可选地，在所述步骤S101中，所述前端器件还包括形成于所述半导体衬底之上的鳍型结构。
可选地，在所述步骤S104之后还包括步骤S105：
在所述有源区接触孔内形成金属硅化物。
可选地，在所述步骤S105之后还包括步骤S106：
形成覆盖所述层间介电层的第三掩膜材料层，利用第三掩膜板对所述第三掩膜材料层进行图形化以形成在所述栅极的上方具有开口的第三掩膜层。
可选地，在所述步骤S106之后还包括步骤S107：
利用所述第三掩膜层进行刻蚀以在所述层间介电层内形成栅极接触孔，去除所述第三掩膜层。
可选地，在所述步骤S107之后还包括步骤S108：
在所述有源区接触孔内形成连接有源区的第一金属插塞，并在所述栅极接触孔内形成连接栅极的第二金属插塞。
可选地，所述步骤S108包括：
步骤S1081：在所述有源区接触孔和所述栅极接触孔内同时沉积金属；
步骤S1082：通过CMP工艺去除过量的金属，以形成所述第一金属插塞和所述第二金属插塞。
可选，在所述步骤S1081中，所述金属包括钨。
本发明的半导体器件的制造方法，采用第一掩膜板作为切割掩膜板与第二掩膜板配合来形成有源区接触孔，可以使构图工艺更易于控制，有利于提高半导体器件的良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有的一种半导体器件的制造方法的原理图；
图2为现有的另一种半导体器件的制造方法的原理图；
图3为本发明实施例的一种半导体器件的制造方法的原理图；
图4A至图4I为本发明实施例的一种半导体器件的制造方法的相关步骤形成的结构的示意图；
其中，在图4A至图4I中，上图为用于示意剖切线位置的原理图，下图为沿上图中各个剖切线的剖视图；
图5为本发明实施例的半导体器件的制造方法的一种流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明实施例涉及半导体技术领域，提供一种半导体器件的制造方法，在实现局部互连的步骤中，采用切割掩膜板(cut mask)配合用于形成有源区接触孔的掩膜板来完成有源区接触孔的制造，可以提高局部互连设计的灵活度(即，使工艺易于控制)，避免出现图案交叠、图案末端成圆角、图案间距离难以控制等问题，可以提高局部互连结构的良率，进而提高半导体器件的良率。
下面，参照图3、图4A至4I和图5来描述本发明实施例的半导体器件的制造方法。其中，图3为本发明实施例的一种半导体器件的制造方法的原理图；图4A至图4I为本发明实施例的一种半导体器件的制造方法的相关步骤形成的结构的示意图；在图4A至图4I中，上图为用于示意剖切线位置的原理图，下图为沿上图中各个剖切线的剖视图；图5为本发明实施例的半导体器件的制造方法的一种流程图。
参照图3，其示出了本实施例的半导体器件的制造方法的一种原理图。该原理包括：在形成与图1或图2所示的接触孔(包括有源区接触孔和栅极接触孔)相同的接触孔时，首先，利用切割掩膜板(也称第一掩膜板)301在层间介电层上形成切割掩膜层(也称第一掩膜层)；然后，利用第二掩膜板302在切割掩膜层的阻挡作用之下在层间介电层内形成位于切割掩膜层两侧的用于连接有源区32的有源区接触孔；最后，利用第三掩膜板303形成用于连接栅极31的栅极接触孔。
在本实施例中，切割掩膜层两侧的有源区接触孔通常分别对应不同的半导体器件。第二掩膜板302上的每一个构图图案(指用于形成接触孔的图案)与上述的相邻的两个有源区接触孔相对应，如图3所示。如果不提前在利用第二掩膜板302构图形成的掩膜层(也称第二掩膜层)的下方形成切割掩膜层，则构图后第二掩膜板302上的每一个构图图案对应一个狭长的有源区接触孔，该接触孔将对应于图1或图2中的相邻的两个有源区接触孔以及它们之间的未连接的区域。
可见，本实施例的半导体器件的制造方法，与图1或图2所示的半导体器件的制造方法(即，将对接触孔的构图简单分解成两道或三道构图工艺从而利用两个或三个掩膜板来实现)所形成的半导体器件的结构完全相同。
在本实施例中，由于切割掩膜层的存在，在利用第二掩膜板构图时，在切割掩膜板对应的位置无法形成接触孔的图案，因此，在构图工艺之后，第二掩膜板302上的每一个构图图案与相邻的两个有源区接触孔对应。由于采用切割掩膜板配合第二掩膜板来形成该相邻的两个有源区接触孔，因此，可以使得相关构图工艺易于控制，避免出现该两个有源区接触孔发生桥接以及单个的有源区接触孔的末端形成圆角的问题，从而可以提高互连结构的良率。此外，由于采用切割掩膜板配合第二掩膜板来形成该相邻的两个有源区接触孔，可以很好地控制该相邻的两个有源区接触孔之间的距离，不会出现图案桥接的问题，因此可以在一定程度上适当减小相邻的两个有源区接触孔之间的距离，从而可以提高整个半导体器件中的器件密度，降低整个半导体器件的尺寸。
结合图4A至图4I，对本发明实施例的半导体器件的制造方法的一个示例性方法详细介绍如下。本实施例的半导体器件的制造方法，包括如下步骤：
步骤A1：提供包括半导体衬底100以及位于半导体衬底100上的栅极101和有源区102的前端器件，在所述前端器件上形成层间介电层(IL)103，如图4A所示。
其中，前端器件是指在半导体器件的制程中已经在半导体衬底上形成了晶体管等组件的半导体器件。在一个实例中，半导体衬底100上形成有鳍型结构(Fin)1001。前端器件还包括位于鳍型结构1001之间的浅沟槽隔离1002。
步骤A2：利用第一掩膜板(也称“切割掩膜板”)401在层间介电层103上形成覆盖相邻的有源区之间的至少一部分区域的第一掩膜层(也称“切割掩膜层”)2011，形成结构如图4C所示。
其中，第一掩膜层(也称“切割掩膜层”)2011的材料可以为氮化钛(TiN)或其他合适的材料。
在一个实例中，步骤A2包括如下步骤：
步骤A21：在层间介电层103上形成第一掩膜材料层20110和位于第一掩膜材料层20110之上的光刻胶层，利用第一掩膜板401对第一光刻胶层进行图形化以形成图形化的光刻胶层2012，如图4B所示。
其中，“图形化”是指形成拟形成的图形。在本步骤中，图形化主要是指对光刻胶层进行曝光和显影。其中，光刻胶层与第一掩膜材料层20110之间还可以包括底部抗反射层等膜层，此处并不进行限制。
步骤A22：利用图形化的光刻胶层2012对所述第一掩膜材料层20110进行刻蚀以形成位于相邻的有源区之间并与栅极101正交的第一掩膜层(即，切割掩膜层)2011，去除所述图形化的光刻胶2012，如图4C所示。
其中，如果光刻胶层与第一掩膜材料层20110之间还包括底部抗反射层等其他膜层，在本步骤中将其他膜层一并去除。
步骤A3：形成覆盖层间介电层103以及第一掩膜层2011的第二掩膜材料层，利用第二掩膜板402对所述第二掩膜材料层进行图形化以形成在相邻的有源区的上方具有开口的第二掩膜层202，其中，所述开口的至少一部分区域(例如中间区域)位于所述第一掩膜层201的正上方，如图4D所示。
示例性地，在本步骤中，在对第二掩膜材料层进行图形化时采用计算机模拟技术(OPC)。
其中，开口对应于第二掩膜板402上的每一个构图图案(指用于形成接触孔的图案)。第二掩膜层202可以为光刻胶或其他合适的材料。在第二掩膜层202的下方、层间介电层的上方，还可以包括牺牲层、底部抗反射层等其他膜层，此处并进行限定。
步骤A4：利用所述第二掩膜层202对所述层间介电层103进行刻蚀，以在第一掩膜层201的两侧分别形成有源区接触孔104，其中，位于如图4E所示。
在形成有源区接触孔104之后，去除第二掩膜层202。如果在第二掩膜层202的下方、层间介电层的上方还包括牺牲层、底部抗反射层等其他膜层，将这些其他膜层一并去除。
在本步骤中，由于第二掩膜层202的开口的中间区域位于所述第一掩膜层201的正上方，在进行刻蚀时，第一掩膜层201所在区域不会被刻蚀(即，第一掩膜层201起阻挡作用)，因此，第二掩膜层202的一个开口可以对应地在层间介电层103内形成两个相邻的有源区接触孔104，该两个相邻的有源区接触孔分别位于第一掩膜层(即，切割掩膜层)201的两侧，且对应于不同的晶体管。
在本实施例中，采用第一掩膜板401作为切割掩膜板与第二掩膜板402配合来形成相邻的有源区接触孔，可以使得相关构图工艺更易于控制，避免相邻的有源区接触孔发生桥接的问题以及有源区接触孔的末端形成圆角的问题，从而可以提高互连结构的良率。此外，由于不会出现图案桥接的问题，因此可以适当减小相邻的有源区接触孔之间的距离，从而提高整个半导体器件中的器件密度，降低整个半导体器件的尺寸。
在本实施例中，第一掩膜板作为切割掩膜板使用，在第一掩膜层两侧分别形成的有源区接触孔，实际上是第二掩膜层的图案(与第二掩膜板的图案相对应)减去第一掩膜层的图案(与作为切割掩膜板的第一掩膜板的图案相对于)所形成的图案。除了上述的有源区接触孔外，还可以利用切割掩膜板与另一掩膜板配合，形成其他图案(例如位于非有源区的接触孔等)，该其他图案为该另一掩膜板的图案减去切割掩膜板的图案所对应的图案。其中，利用切割掩膜板与另一掩膜板配合形成的图案，可以称作预定图案。
步骤A5：在有源区接触孔104内形成金属硅化物1041，并去除第一掩膜层201，如图4F所示。
其中，金属硅化物1041的材料可以为NiPt或其他合适的材料。金属硅化物1041的作用在于降低接触电阻。
步骤A6：形成覆盖层间介电层103(包括层间介电层103内的有源区接触孔104)的第三掩膜材料层，利用第三掩膜板403对所述第三掩膜材料层进行图形化以形成在栅极的上方具有开口的第三掩膜层203，如图4G所示。
本步骤中，在形成第三掩膜材料层之前，还可以形成覆盖层间介电层103的牺牲层或底部抗反射层等膜层，在此并不进行限制。
步骤A7：利用第三掩膜层203进行刻蚀以在所述层间介电层103内形成栅极接触孔105，并去除第三掩膜层203，如图4H所示。
其中，刻蚀的方法可以为干法刻蚀或湿法刻蚀。
如果在第三掩膜层203的下方、层间介电层103的上方还包括牺牲层、底部抗反射层等其他膜层，在去除第三掩膜层203时将这些其他膜层一并去除。
步骤A8：在有源区接触孔104内形成连接有源区的第一金属插塞1061，并在栅极接触孔105内形成连接栅极的第二金属插塞1062，如图4I所示。
在一个实例中，形成第一金属插塞1061和第二金属插塞1062的方法包括：
步骤A81：在有源区接触孔104和栅极接触孔105内同时沉积金属。
其中，该金属可以为钨(W)或其他合适的材料。
步骤A82：通过CMP(化学机械抛光)工艺去除过量的金属，以形成第一金属插塞1061和第二金属插塞1062。
本实施例的半导体器件的制造方法，采用第一掩膜板作为切割掩膜板与第二掩膜板配合来形成有源区接触孔，可以使得相关构图工艺更易于控制，避免相邻的有源区接触孔发生桥接的问题以及有源区接触孔的末端形成圆角的问题，从而可以提高互连结构的良率进而提高整个半导体器件的良率。并且，由于不会出现图案桥接的问题，因此可以适当减小相邻的有源区接触孔之间的距离，从而提高整个半导体器件中的器件密度，降低整个半导体器件的尺寸。此外，通过第一掩膜板作为切割掩膜板与第二掩膜板配合形成有源区接触孔，并通过第三掩膜板形成栅极接触孔，可以保证工艺的良率。
简言之，本实施例的半导体器件的制造方法，在进行局部互连工艺时，采用第一掩膜板作为切割掩膜板与第二掩膜板配合来形成有源区接触孔，可以使构图工艺更易于控制，并且可以避免相邻的有源区接触孔发生桥接以及有源区接触孔的末端形成圆角等问题，因而可以提高半导体器件的良率。
图5示出了本发明实施例提出的半导体器件的制造方法的一种示意性流程图。具体包括：
步骤S101：提供包括半导体衬底的前端器件，在所述前端器件上形成层间介电层；
步骤S102：利用第一掩膜板在所述层间介电层上形成作为切割掩膜的第一掩膜层；
步骤S103：利用第二掩膜板在所述层间介电层上形成至少一部分区域与所述第一掩膜层重叠的第二掩膜层；
步骤S104：利用所述第二掩膜层以及所述第一掩膜层对所述层间介电层进行刻蚀以形成预定图案，其中所述预定图案为所述第二掩膜层的图案减去其与所述第一掩膜层重叠的区域所对应的图案。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供包括半导体衬底的前端器件，在所述前端器件上形成层间介电层；
步骤S102：利用第一掩膜板在所述层间介电层上形成作为切割掩膜的第一掩膜层；
步骤S103：利用第二掩膜板在所述层间介电层上形成至少一部分区域与所述第一掩膜层重叠的第二掩膜层；
步骤S104：利用所述第二掩膜层以及所述第一掩膜层对所述层间介电层进行刻蚀以形成预定图案，使得构图工艺易于控制，从而提高互连结构的良率，其中所述预定图案为所述第二掩膜层的图案减去其与所述第一掩膜层重叠的区域所对应的图案。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102包括：
步骤S1021：在所述层间介电层上形成第一掩膜材料层以及位于所述第一掩膜材料层之上的光刻胶层；
步骤S1022：利用第一掩膜板对所述光刻胶层进行曝光、显影处理，以形成图形化的光刻胶层；
步骤S1023：利用所述图形化的光刻胶层对所述第一掩膜材料层进行刻蚀，以形成第一掩膜层。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S103包括：
步骤S1031：形成覆盖所述层间介电层以及所述第一掩膜层的第二掩膜材料层；
步骤S1032：利用第二掩膜板对所述第二掩膜材料层进行图形化，以形成至少一部分区域与所述第一掩膜层重叠的第二掩膜层。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述第一掩膜层的材料包括氮化钛。
5.如权利要求1至4任一项所述的半导体器件的制造方法，其特征在于，
在所述步骤S101中，所述前端器件还包括位于所述半导体衬底上的栅极和有源区；
在所述步骤S102中，所述第一掩膜板覆盖相邻的有源区之间的至少一部分区域；
在所述步骤S103中，所述第二掩膜层覆盖所述层间介电层且在所述相邻的有源区的上方具有开口，其中所述开口的至少一部分区域位于所述第一掩膜层的正上方；
在所述步骤S104中，所述预定图案为位于所述第一掩膜层两侧的有源区接触孔。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述前端器件还包括形成于所述半导体衬底之上的鳍型结构。
7.如权利要求5所述的半导体器件的制造方法，其特征在于，在所述步骤S104之后还包括步骤S105：
在所述有源区接触孔内形成金属硅化物。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，在所述步骤S105之后还包括步骤S106：
形成覆盖所述层间介电层的第三掩膜材料层，利用第三掩膜板对所述第三掩膜材料层进行图形化以形成在所述栅极的上方具有开口的第三掩膜层(203)。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，在所述步骤S106之后还包括步骤S107：
利用所述第三掩膜层进行刻蚀以在所述层间介电层内形成栅极接触孔，去除所述第三掩膜层。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，在所述步骤S107之后还包括步骤S108：
在所述有源区接触孔内形成连接有源区的第一金属插塞，并在所述栅极接触孔内形成连接栅极的第二金属插塞。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，所述步骤S108包括：
步骤S1081：在所述有源区接触孔和所述栅极接触孔内同时沉积金属；
步骤S1082：通过CMP工艺去除过量的金属，以形成所述第一金属插塞和所述第二金属插塞。
12.如权利要求11所述的半导体器件的制造方法，其特征在于，在所述步骤S1081中，所述金属包括钨。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110828460B (zh) * 2018-08-14 2022-07-19 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
US20220254785A1 (en) * 2019-09-27 2022-08-11 Fujian Jinhua Integrated Circuit Co., Ltd. Electrical Contact Structure
CN113066715B (zh) * 2021-03-19 2022-07-05 长鑫存储技术有限公司 光罩组件、图形化掩膜及其形成方法、有源区的形成方法
CN113078057B (zh) * 2021-03-23 2022-09-23 长鑫存储技术有限公司 半导体结构及其制作方法
US11710642B2 (en) 2021-03-23 2023-07-25 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102522370A (zh) * 2011-12-22 2012-06-27 上海宏力半导体制造有限公司 接触孔的形成方法
CN103779265A (zh) * 2012-10-18 2014-05-07 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780596B1 (ko) * 2006-06-30 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 콘택플러그 제조 방법
KR20130011122A (ko) * 2011-07-20 2013-01-30 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
US8895379B2 (en) * 2012-01-06 2014-11-25 International Business Machines Corporation Integrated circuit having raised source drains devices with reduced silicide contact resistance and methods to fabricate same
US20140306290A1 (en) * 2013-04-11 2014-10-16 International Business Machines Corporation Dual Silicide Process Compatible with Replacement-Metal-Gate
US9177810B2 (en) * 2014-01-29 2015-11-03 International Business Machines Corporation Dual silicide regions and method for forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102522370A (zh) * 2011-12-22 2012-06-27 上海宏力半导体制造有限公司 接触孔的形成方法
CN103779265A (zh) * 2012-10-18 2014-05-07 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法

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