CN105336704B - 一种半导体器件的制造方法和电子装置 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法和电子装置，涉及半导体技术领域。本发明的半导体器件的制造方法包括如下步骤：形成包括与控制栅相对应的第一图案和与选择栅相对应的第二图案的第二掩膜；在与同一选择栅相对应的两个相邻的第二图案之间形成第三掩膜；利用第一图案、第二图案和第三掩膜对第一硬掩膜层进行图形化；利用图形化的第一掩膜层进行刻蚀以形成控制栅和选择栅。该方法由于第二图案与第一图案在同一图形化工艺中形成，因此可以很好地控制选择栅与单元区之间的距离，能够改善单元的阈值电压均一性并减小干扰，从而可以提高半导体器件的性能和良率。本发明的电子装置，包括采用上述方法制得的半导体器件，因而同样具有上述优点。

Description

一种半导体器件的制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法和电子装置。
背景技术
在半导体技术领域中，NAND器件通常包括位于单元区(cell)的控制栅1021和位于周边区的选择栅1022，如图1A所示，并且通常还包括位于控制栅的下方的浮栅(图1A未示出)。在NAND的制造工艺中，位于NAND器件的单元区(cell)的栅极(包括控制栅和浮栅)与位于周边区的选择栅通常使用不同的掩膜工艺来制造。位于单元区的栅极由于尺寸比较小通常采用自对准双重图形技术(SADP)制造，位于周边区的选择栅由于尺寸比较大通常采用普通掩膜工艺制造。
在现有的半导体器件的制造方法中，先采用自对准双重图形技术形成用于对位于半导体衬底100上的浮栅材料层101、控制栅材料层102进行刻蚀以形成位于单元区的栅极的第一掩膜105，然后采用普通掩膜工艺形成用于刻蚀形成位于周边区的选择栅的第二掩膜106，形成的结构如图1B所示。其中，形成第一掩膜105的工艺与形成第二掩膜106的工艺之间完全独立。
在上述半导体器件的制造方法中，由于控制栅与选择栅分别采用各自独立的掩膜工艺来制造，所以会导致控制栅与选择栅之间的交叠控制非常困难。即使采用先进光刻工艺，用于制造控制栅的掩膜层与用于制造选择栅的掩膜层之间的交叠变化(variation)也是不可避免的。也就是说，现有的半导体器件的制造方法无法很好地控制选择栅与单元区(cell)之间的距离。而无法很好地控制选择栅与单元区(cell)之间的距离，将会影响单元的阈值电压(Vt)均一性并对器件造成干扰(disturb)，从而影响半导体器件的良率和性能。
由此可见，现有的半导体器件的制造方法存在着难以很好地控制选择栅与单元区之间的距离的问题，会影响单元的阈值电压均一性并对器件造成干扰，从而影响半导体器件的良率和性能。因此，为解决上述技术问题，有必要提出一种新的半导体器件的制造方法。
发明内容
针对现有技术的不足，本发明提出一种半导体器件及其制造方法和电子装置，可以很好地控制选择栅与单元区之间的距离，能够改善单元的阈值电压均一性并减小干扰，从而可以提高半导体器件的性能和良率。
本发明的一个实施例提供一种半导体器件的制造方法，包括如下步骤：
步骤S101：提供形成有自下而上包括浮栅材料层、控制栅材料层、第一硬掩膜层和核心材料层的叠层结构的半导体衬底，在所述叠层结构上形成包括与控制栅相对应的部分和与选择栅相对应的部分的图形化的第一掩膜；
步骤S102：利用所述第一掩膜对所述核心材料层进行图形化以形成包括与控制栅相对应的部分和与选择栅相对应的部分的图形化的核心材料层；
步骤S103：在所述核心材料层上沉积掩膜材料层并对所述掩膜材料层进行刻蚀以形成包括与控制栅相对应的第一图案和与选择栅相对应的第二图案的图形化的第二掩膜，去除所述核心材料层；
步骤S104：在所述第二掩膜的与同一选择栅相对应的两个相邻的所述第二图案之间形成第三掩膜；
步骤S105：利用所述第二掩膜和所述第三掩膜对所述第一硬掩膜层进行图形化以形成包括用于刻蚀控制栅的掩膜图案和用于刻蚀选择栅的掩膜图案的图形化的第一硬掩膜层；
步骤S106：利用所述第一硬掩膜层对所述控制栅材料层和所述浮栅材料层进行刻蚀以形成控制栅和选择栅。
可选地，在所述步骤S101中，所述第一硬掩膜层和所述核心材料层的材料包括先进图形化薄膜。
可选地，在所述步骤S101中，所述第一掩膜包括光刻胶。
可选地，在所述步骤S103中，所述掩膜材料层包括氧化硅或氮化硅。
可选地，在所述步骤S103中，所述第一图案与所述第二图案的宽度相同。
可选地，在所述步骤S104中，所述第三掩膜包括光刻胶。
可选地，在所述步骤S105中，对所述第一硬掩膜层进行图形化的方法包括刻蚀。
可选地，在所述步骤S106中，还同时形成位于所述控制栅下方的浮栅。
可选地，在所述步骤S101中，所述叠层结构还包括位于所述控制栅材料层与所述第一硬掩膜层之间的增强型氧化层以及位于所述第一硬掩膜层和所述核心材料层之间的刻蚀阻挡层。
本发明的另一个实施例提供一种电子装置，其包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件的制造方法包括如下步骤：
步骤S101：提供形成有自下而上包括浮栅材料层、控制栅材料层、第一硬掩膜层和核心材料层的叠层结构的半导体衬底，在所述叠层结构上形成包括与控制栅相对应的部分和与选择栅相对应的部分的图形化的第一掩膜；
步骤S102：利用所述第一掩膜对所述核心材料层进行图形化以形成包括与控制栅相对应的部分和与选择栅相对应的部分的图形化的核心材料层；
步骤S103：在所述核心材料层上沉积掩膜材料层并对所述掩膜材料层进行刻蚀以形成包括与控制栅相对应的第一图案和与选择栅相对应的第二图案的图形化的第二掩膜，去除所述核心材料层；
步骤S104：在所述第二掩膜的与同一选择栅相对应的两个相邻的所述第二图案之间形成第三掩膜；
步骤S105：利用所述第二掩膜和所述第三掩膜对所述第一硬掩膜层进行图形化以形成包括用于刻蚀控制栅的掩膜图案和用于刻蚀选择栅的掩膜图案的图形化的第一硬掩膜层；
步骤S106：利用所述第一硬掩膜层对所述控制栅材料层和所述浮栅材料层进行刻蚀以形成控制栅和选择栅
本发明的半导体器件的制造方法，通过在形成与控制栅相对应的第一图案的同时形成与选择栅相对应的第二图案，可以很好地控制选择栅与单元区之间的距离，能够改善单元的阈值电压均一性并减小干扰，从而可以提高半导体器件的性能和良率。本发明的电子装置，包括采用上述方法制得的半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A为现有技术中的NAND器件的一种SEM图；
图1B为现有技术中的一种半导体器件的制造方法的形成用于刻蚀选择栅的第二掩膜的步骤所形成的结构的剖视图；
图2A、图2B、图2C、图2D、图2E、图2F和图2G为本发明实施例一的半导体器件的制造方法的相关步骤形成的结构的剖视图；
图3为本发明实施例一的半导体器件的制造方法的一种流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明实施例提供一种半导体器件的制造方法，用于制造包括NAND器件的半导体器件。该方法采用自对准工艺形成选择栅，可以很好地控制选择栅与单元区的距离，防止距离发生变化(variation)，能够改善单元的阈值电压均一性并减小干扰问题。此外，该方法还可以改善选择栅的粗糙度(roughness)。
下面，参照图2A至图2G和图3来描述本发明实施例提出的半导体器件的制造方法。其中，图2A至图2G为本发明实施例的半导体器件的制造方法的相关步骤形成的结构的剖视图；图3为本发明实施例的半导体器件的制造方法的一种流程图。需要说明的是，图2A至图2G均为沿着位线(BL)方向的剖视图。
本发明实施例的一种半导体器件的制造方法，主要包括如下步骤：
步骤A1：提供半导体衬底200，在半导体衬底200上形成自下而上包括浮栅材料层201、控制栅材料层202、第一硬掩膜层203和核心材料层204的叠层结构，然后在该叠层结构上形成图形化的第一掩膜300，其中第一掩膜300包括与控制栅相对应的部分3001和与选择栅相对应的部分3002，如图2A所示。
其中，叠层结构还可以包括其他膜层，例如位于浮栅材料层201与半导体衬底200之间的浮栅介电层，位于浮栅材料层201与控制栅材料层202之间的栅间介电层，位于控制栅材料层202与第一硬掩膜层203之间的增强型氧化层，位于第一硬掩膜层203和核心材料层204之间的刻蚀阻挡层等，在此并不进行限定。
其中，半导体衬底200可以为单晶硅衬底、SOI衬底或其他合适的衬底。浮栅材料层201和控制栅材料层202可以为多晶硅或其他合适的材料。第一硬掩膜层203和核心材料层204可以为先进图形化薄膜(APF)或其他合适的材料。第一掩膜300可以为光刻胶或其他合适的材料。
步骤A2：利用第一掩膜300对核心材料层204进行图形化，其中图形化的核心材料层包括与控制栅相对应的部分2041和与选择栅相对应的部分2042，如图2B所示。
其中，图形化的方法可以为刻蚀或其他合适的方法。
步骤A3：在图形化的核心材料层204上沉积掩膜材料层2050，如图2C所示。然后，对掩膜材料层2050进行刻蚀以形成包括与控制栅相对应的第一图案2051和与选择栅相对应的第二图案2052的图形化的第二掩膜205，再去除核心材料层204，如图2D所示。
在本实施例中，每个选择栅对应相邻的两个第二图案2052，每个控制栅对应一个第一图案，具体对应关系可以参见图2D至图2G。
其中，掩膜材料层2050的材料可以为氧化硅或氮化硅，还可以为其他合适的材料。示例性地，第一图案2051与第二图案2052的宽度相同，以保证图形的均一性从而提高良率。
步骤A4：在第二掩膜的与同一选择栅相对应的两个相邻的第二图案2052之间形成第三掩膜206，如图2E所示。其中，第二图案2052与第三掩膜206用于刻蚀形成用于刻蚀控制栅的掩膜图案。
其中，第三掩膜206可以为光刻胶或其他合适的材料。
由于第二图案2052与第一图案2051在同一工艺中形成，因此可以很好地控制第一图案与第二图案之间的距离；由于第三掩膜206形成在第二图案2052之间，因此第三掩膜206与第一图案之间的距离也可以很好地控制。
显然，在本实施例中形成第三掩膜206的方法为自对准工艺，可以很好地控制第三掩膜206的位置，而不会出现如图1B所示的现有的半导体器件的制造方法中难以很好地控制第二掩膜106(与本实施例的第三掩膜206以及位于其两侧的第二图案2052相对应)与第一掩膜105(与本实施例的第一图案2051相对应)之间的距离的问题。
步骤A5：利用第二掩膜205(即，第一图案2051和第二图案2052)和第三掩膜206对第一硬掩膜层203进行图形化，其中图形化后的第一硬掩膜层203包括用于刻蚀控制栅的掩膜图案2031和用于刻蚀选择栅的掩膜图案2032，如图2F所示。
其中，第一图案2051用于形成用于刻蚀控制栅的掩膜图案2031，第二图案2052和第三掩膜206用于形成用于刻蚀选择栅的掩膜图案2032。
示例性地，对第一硬掩膜层203进行图形化的方法为刻蚀或其他合适的方法。
由于在本实施例中可以很好地控制第三掩膜206与第一图案2051之间的距离，因此可以很好地控制用于刻蚀控制栅的掩膜图案2031和用于刻蚀选择栅的掩膜图案2032之间的距离，保证二者时间不会出现交叠变化。
步骤A6：利用图形化的第一硬掩膜层203对控制栅材料层202和浮栅材料层201进行刻蚀以形成控制栅2021和选择栅2022，然后去除第一硬掩膜203，如图2G所示。
其中，所述刻蚀可以为干法刻蚀或湿法刻蚀。在本步骤中，通常还同时形成位于所述控制栅下方的浮栅2023，如图2G所示。
由于本实施例的方法可以很好地控制用于刻蚀控制栅的掩膜图案2031和用于刻蚀选择栅的掩膜图案2032之间的距离，因此，可以很好地控制选择栅与控制栅(也即单元区)之间的距离，防止距离发生变化，因而能够改善单元的阈值电压均一性并减小干扰。
此外，由于第二图案2052与第一图案2051为相同材料，还可以改善选择栅的粗糙度(roughness)。
至此，完成了本发明实施例的半导体器件的制造方法的关键步骤的结构。接下来可以根据现有的各种方法来完成整个半导体器件的制造，在此并不进行限定。
本发明实施例的半导体器件的制造方法，通过在形成与控制栅相对应的第一图案的同时形成与选择栅相对应的第二图案，并利用第一图案、第二图案和形成于与同一选择栅相对应的两个相邻的第二图案之间的第三掩膜对第一硬掩膜层进行图形化，然后利用图形化的第一掩膜层对相关膜层进行刻蚀以形成控制栅和选择栅，可以很好地控制选择栅与单元区之间的距离，因而能够改善单元的阈值电压均一性并减小干扰，从而可以提高半导体器件的性能和良率。
图3示出了本发明实施例的半导体器件的制造方法的一种流程图，用于简要示出上述方法的典型流程。具体包括：
步骤S101：提供形成有自下而上包括浮栅材料层、控制栅材料层、第一硬掩膜层和核心材料层的叠层结构的半导体衬底，在所述叠层结构上形成包括与控制栅相对应的部分和与选择栅相对应的部分的图形化的第一掩膜；
步骤S102：利用所述第一掩膜对所述核心材料层进行图形化以形成包括与控制栅相对应的部分和与选择栅相对应的部分的图形化的核心材料层；
步骤S103：在所述核心材料层上沉积掩膜材料层并对所述掩膜材料层进行刻蚀以形成包括与控制栅相对应的第一图案和与选择栅相对应的第二图案的图形化的第二掩膜，去除所述核心材料层；
步骤S104：在所述第二掩膜的与同一选择栅相对应的两个相邻的所述第二图案之间形成第三掩膜；
步骤S105：利用所述第二掩膜和所述第三掩膜对所述第一硬掩膜层进行图形化以形成包括用于刻蚀控制栅的掩膜图案和用于刻蚀选择栅的掩膜图案的图形化的第一硬掩膜层；
步骤S106：利用所述第一硬掩膜层对所述控制栅材料层和所述浮栅材料层进行刻蚀以形成控制栅和选择栅。
实施例二
本发明实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件根据实施例一所述的半导体器件的制造方法制造的半导体器件。该电子组件，可以为晶体管等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括上述半导体器件的中间产品。
本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供形成有自下而上包括浮栅材料层、控制栅材料层、第一硬掩膜层和核心材料层的叠层结构的半导体衬底，在所述叠层结构上形成包括与控制栅相对应的部分和与选择栅相对应的部分的图形化的第一掩膜；
步骤S102：利用所述第一掩膜对所述核心材料层进行图形化以形成包括与控制栅相对应的部分和与选择栅相对应的部分的图形化的核心材料层；
步骤S103：在所述核心材料层上沉积掩膜材料层并对所述掩膜材料层进行刻蚀以形成包括与控制栅相对应的第一图案和与选择栅相对应的第二图案的图形化的第二掩膜，去除所述核心材料层；
步骤S104：在所述第二掩膜的与同一选择栅相对应的两个相邻的所述第二图案之间形成第三掩膜，所述两个相邻的所述第二图案与所述第三掩膜用于刻蚀形成用于刻蚀控制栅的掩膜图案；
步骤S105：利用所述第二掩膜和所述第三掩膜对所述第一硬掩膜层进行图形化以形成包括用于刻蚀控制栅的掩膜图案和用于刻蚀选择栅的掩膜图案的图形化的第一硬掩膜层；
步骤S106：利用所述第一硬掩膜层对所述控制栅材料层和所述浮栅材料层进行刻蚀以形成控制栅和选择栅。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述第一硬掩膜层和所述核心材料层的材料包括先进图形化薄膜。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述第一掩膜包括光刻胶。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述掩膜材料层包括氧化硅或氮化硅。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述第一图案与所述第二图案的宽度相同。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述第三掩膜包括光刻胶。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，对所述第一硬掩膜层进行图形化的方法包括刻蚀。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S106中，还同时形成位于所述控制栅下方的浮栅。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述叠层结构还包括位于所述控制栅材料层与所述第一硬掩膜层之间的增强型氧化层以及位于所述第一硬掩膜层和所述核心材料层之间的刻蚀阻挡层。
10.一种电子装置，其特征在于，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件的制造方法包括如下步骤：
步骤S101：提供形成有自下而上包括浮栅材料层、控制栅材料层、第一硬掩膜层和核心材料层的叠层结构的半导体衬底，在所述叠层结构上形成包括与控制栅相对应的部分和与选择栅相对应的部分的图形化的第一掩膜；
步骤S102：利用所述第一掩膜对所述核心材料层进行图形化以形成包括与控制栅相对应的部分和与选择栅相对应的部分的图形化的核心材料层；
步骤S103：在所述核心材料层上沉积掩膜材料层并对所述掩膜材料层进行刻蚀以形成包括与控制栅相对应的第一图案和与选择栅相对应的第二图案的图形化的第二掩膜，去除所述核心材料层；
步骤S104：在所述第二掩膜的与同一选择栅相对应的两个相邻的所述第二图案之间形成第三掩膜，所述两个相邻的所述第二图案与所述第三掩膜用于刻蚀形成用于刻蚀控制栅的掩膜图案；
步骤S105：利用所述第二掩膜和所述第三掩膜对所述第一硬掩膜层进行图形化以形成包括用于刻蚀控制栅的掩膜图案和用于刻蚀选择栅的掩膜图案的图形化的第一硬掩膜层；
步骤S106：利用所述第一硬掩膜层对所述控制栅材料层和所述浮栅材料层进行刻蚀以形成控制栅和选择栅。
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