CN105428256B - 一种半导体器件及其制造方法和电子装置 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。本发明的半导体器件包括下部衬底、形成于下部衬底上的包括MEMS器件和电感的前端器件以及与下部衬底键合并与下部衬底共同形成用于容置前端器件的空腔的上部衬底，还包括设置于上部衬底的朝向前端器件的表面的部分区域的吸附层，其中吸附层与电感在竖直方向上不存在重叠。该半导体器件由于吸附层与电感在竖直方向上不存在重叠，因此可以降低电感与吸附层的耦合效应，提高电感的品质因子，从而提高半导体器件的性能。本发明的半导体器件的制造方法用于制造上述半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置包括上述半导体器件，同样具有上述优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
在半导体技术领域中，MEMS(微机电系统)因其自身的优势得到了越来越广泛的应用。在MEMS器件的具体应用中，有一些包括MEMS器件的半导体器件需要在真空环境下工作，所以需要采用如图1A所示的结构来制造，即，在形成有包括MEMS器件1101和电感1102的前端器件的下部衬底110的上方键合(bonding)上部衬底120以在包括MEMS器件1101和电感1102等器件在内的前端器件的上方形成空腔130，并且，为了保证空腔130的真空度，通常在上部衬底120上形成朝向前端器件的吸附层1201以吸附衬底释放的气体。其中，吸附层1201与电感1102以及MEMS器件等其他前端器件完全重叠，如图1A所示。
图1B进一步具体示意了吸附层1201与电感1102等器件在空间上的位置关系。由图1B可知，在现有的上述半导体器件中，位于下部衬底上的包括电感1102和MEMS器件1101在内的前端器件均被位于上部衬底上的吸附层1201所覆盖。
由于吸附层1201的材料通常为金属钛，是导电材料，所以电感1102与吸附层1201在空间上的重叠会导致电感1102与吸附层1201之间发生耦合效应，造成处于空腔130这一密闭封装环境中的电感1102的品质因子(Q-factor)下降。而电感1102的品质因子下降，会进而导致整个半导体器件的稳定性和良率下降。
因此，为解决现有技术中的上述半导体器件中的电感1102的品质因子比较低的问题，有必要提出一种新的半导体器件结构及其制造方法。
发明内容
针对现有技术的不足，本发明提供一种半导体器件及其制造方法和电子装置，以提高制得的半导体器件中的电感的品质因子以及使用该半导体器件的电子装置的性能。
本发明的一个实施例提供一种半导体器件，包括下部衬底、形成于所述下部衬底上的包括MEMS器件和电感的前端器件以及与所述下部衬底键合并与所述下部衬底共同形成用于容置所述前端器件的空腔的上部衬底，还包括设置于所述上部衬底的朝向所述前端器件的表面的部分区域的吸附层，其中所述吸附层与所述电感在竖直方向上不存在重叠。
可选地，所述吸附层的朝向所述空腔的表面为具有凸起的粗糙表面。
可选地，所述上部衬底的朝向所述前端器件的一侧形成有作为所述空腔的一部分的沟槽，所述吸附层设置于所述沟槽的底壁和/或侧壁上。
可选地，所述吸附层的材料包括钛。
可选地，所述前端器件还包括ASIC器件。
本发明的另一个实施例提供一种半导体器件的制造方法，所述方法包括：
步骤S101：提供用于与形成有包括MEMS器件和电感的前端器件的下部衬底键合的上部衬底，通过刻蚀在所述上部衬底内形成与所述前端器件的位置相对应的沟槽；
步骤S102：形成位于所述沟槽的内壁的部分区域的吸附层；
步骤S103：将所述上部衬底与所述下部衬底键合以形成用于容置所述前端器件的空腔，其中所述吸附层与所述电感在竖直方向上不存在重叠。
可选地，在所述步骤S102中，所述吸附层的表面为具有凸起的粗糙表面。
可选地，所述步骤S102包括如下步骤：
步骤S1021：形成覆盖所述沟槽的底部与侧壁的吸附材料层；
步骤S1022：对所述吸附材料层进行表面粗糙化处理；
步骤S1023：对所述吸附材料层进行刻蚀以形成位于所述沟槽的内壁的部分区域的吸附层。
可选地，在所述步骤S102与所述步骤S103之间还包括步骤S1023：对所述上部衬底进行预清洗。
可选地，在所述步骤S102中，所述吸附层的材料包括钛。
在一个实例中，在所述步骤S101中，所提供的所述上部衬底的上表面形成有硬掩膜层和位于其上的键合材料层，并且所述步骤S101包括如下步骤：
步骤S1011：提供所述上部衬底，在所述键合材料层上形成覆盖拟形成的沟槽的侧壁区域且在拟形成的沟槽的上方具有开口的第一掩膜，对所述键合材料层进行刻蚀以去除所述键合材料层未被所述第一掩膜覆盖的部分；
步骤S1012：形成覆盖所述键合材料层位于拟形成的沟槽的侧壁区域的部分且在拟形成的沟槽的上方具有开口的第二掩膜，对所述硬掩膜层进行刻蚀以去除所述硬掩膜层未被所述第二掩膜覆盖的部分；
步骤S1013：对所述上部衬底进行刻蚀以形成所述沟槽。
可选地，所述步骤S102包括如下步骤：
步骤S1021’：形成覆盖所述第二掩膜和所述沟槽的吸附材料层；
步骤S1022’：通过剥离工艺去除所述第二掩膜以及所述吸附材料层覆盖所述第二掩膜的部分；
步骤S1023’：形成在所述沟槽的与所述电感对应的区域的上方具有开口的第三掩膜，对所述吸附材料层的剩余部分进行刻蚀以形成位于所述沟槽的内壁的部分区域的吸附层，去除所述第三掩膜。
可选地，在所述步骤S102中，在所述步骤S1021’与所述步骤S1022’之间还包括如下步骤：对所述吸附材料层进行表面粗糙化处理
可选地，在所述步骤S101中，所述键合材料层的材料包括锗，所述硬掩膜层的材料包括氧化硅。
本发明的再一个实施例提供一种电子装置，包括电子组件以及与所述电子组件电连接的半导体器件，其中，所述半导体器件包括下部衬底、形成于所述下部衬底上的包括MEMS器件和电感的前端器件、以及与所述下部衬底键合并与所述下部衬底共同形成用于容置所述前端器件的空腔的上部衬底，还包括设置于所述上部衬底的朝向所述前端器件的表面的部分区域的吸附层，其中所述吸附层与所述电感在竖直方向上不存在重叠。
本发明的半导体器件，由于吸附层与电感在竖直方向上不存在重叠，因此可以降低电感与吸附层之间的耦合效应，提高电感的品质因子，从而提高半导体器件的性能。本发明的半导体器件的制造方法，用于制造上述半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A为现有的一种半导体器件的结构的剖视图；
图1B为现有的半导体器件中吸附层与电感的位置关系的示意图；
图2A为本发明实施例一的半导体器件的结构的剖视图；
图2B为本发明实施例一的半导体器件中吸附层与电感的位置关系的示意图；
图2C为本发明实施例一的半导体器件中的吸附层的剖视图；
图2D为本发明实施例二的半导体器件中的吸附层的剖视图；
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J和图3K为本发明实施例三的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图4为本发明实施例三的一种半导体器件的制造方法的流程图；
图5A、图5B、图5C、图5D、图5E和图5F为本发明实施例四的一种半导体器件的制造方法的相关步骤形成的结构的剖视图
图6为本发明实施例四的一种半导体器件的制造方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面，参照图2A和图2B来描述本发明实施例提出的半导体器件的结构。其中，图2A为本发明的一个实施例的半导体器件的结构的剖视图；图2B为本发明的一个实施例的半导体器件中吸附层与电感的位置关系的示意图。
如图2A所示，本发明实施例的半导体器件包括下部衬底(bottom wafer)210、形成于下部衬底210上的包括MEMS器件2101和电感2102的前端器件、以及与下部衬底210键合并共同形成用于容置该前端器件的空腔230的上部衬底(top wafer)220，还包括设置于所述上部衬底120的朝向该前端器件的表面的部分区域的吸附层2201，其中所述吸附层2201与所述电感2102在竖直方向上不存在重叠。此处，竖直方向是指垂直于下部衬底210的形成有前端器件的表面的方向。
具体地，吸附层2201与电感2102在竖直方向上的位置关系如图2B所示，吸附层2201与电感2102不存在重叠，吸附层2201仅覆盖MEMS器件2101等其他前端器件。
在本实施例中，吸附层2201的材料可以为钛或其他合适的材料。吸附层2201可以吸收空腔230内的气体，使空腔接近真空状态。其中，吸附层2201的朝向空腔230的表面通常为平整的平面，如图2C所示。
除MEMS器件2101、电感2102之外，前端器件还可以包括其他各种可行的器件，例如ASIC器件，在此并不进行限定。
示例性地，上部衬底120的朝向前端器件的一侧形成有作为所述空腔230的一部分的沟槽2301，吸附层2201设置于沟槽2301的底面上，如图2A所示。沟槽的侧壁上也可以形成有吸附层2201，以进一步提高吸附气体的能力。此外，吸附层2201也可以仅设置于沟槽2301的侧壁上。
其中，上部衬底220和下部衬底210可以为各种可行的衬底，例如硅衬底。在该半导体器件中，上部衬底220主要作为盖板，用于形成空腔230。
本实施例的半导体器件，由于吸附层2201与电感2102在竖直方向上不存在重叠，因此可以降低电感2102与吸附层2201之间的耦合效应，提高电感2102的品质因子，从而提高半导体器件的稳定性和良率。
实施例二
在实施例一所述结构的半导体器件中，由于吸附层2201的表面面积相对于现有技术有了很大幅度的减小，因此，在某些情况下，很可能造成吸附层2201对空腔230内的气体的吸附能力不足，导致空腔230的真空度难以满足MEMS器件的要求，进而导致MEMS器件的品质因子下降。
为解决这一问题，本发明实施例对实施例一所述的半导体器件进行了改进。本发明实施例的半导体器件的结构与上述实施例一中图2A及图2B示出的结构基本相同，其不同之处在于，半导体器件中的吸附层2201的结构发生了变化，采用一种不同于图3所示的吸附层结构。
具体地，本实施例对吸附层2201的表面结构进行了改进，通过表面粗糙化处理使得吸附层2201的朝向空腔230的表面形成有凸起22011，如图2D所示。也就是说，在本发明实施例的半导体器件中，吸附层2201的朝向空腔230的表面为具有多个凸起22011的粗糙表面。
本实施例的半导体器件，由于吸附层2201与电感2102在竖直方向上不存在重叠，因此可以降低电感2102与吸附层2201之间的耦合效应，提高电感2102的品质因子；由于吸附层2201朝向空腔230的表面为具有凸起22011的粗糙表面，可以增大吸附层2201的有效吸附面积，因此可以提高吸附层2201的吸附能力，从而保证空腔230的真空度，提高MEMS器件的品质因子。基于上述设计，本发明实施例的半导体器件的整体性能相对于现有技术可以得到提升。
实施例三
下面，参照图3A至图3K以及图4来描述本发明实施例提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图3A至图3K为本发明实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图4为本发明实施例的一种半导体器件的制造方法的流程图。
本实施例的半导体器件的制造方法，包括如下步骤：
步骤A1：提供上表面形成有硬掩膜层221和位于其上的键合材料层222的上部衬底220，在所述键合材料层222上形成覆盖拟形成的沟槽的侧壁区域且在拟形成的沟槽的上方具有开口的第一掩膜300，如图3A所示。
接着，利用第一掩膜300对键合材料层222进行刻蚀，去除键合材料层2220未被第一掩膜300覆盖的部分，然后去除第一掩膜300，如图3B所示。
示例性地，上部衬底220可以为各种可行的衬底，例如硅衬底。硬掩膜层221的材料可以为氧化硅或其他合适的材料。键合材料层222的材料可以为锗(Ge)或其他合适的材料。其中，键合材料层222的作用之一是在后续工艺中将上部衬底220与下部衬底230进行键合。
第一掩膜300可以为光刻胶或其他合适的材料。示例性地，第一掩膜300的材料为光刻胶，形成第一掩膜300的方法为涂胶后进行光刻。
其中，上部衬底220用于与形成有包括MEMS器件2101和电感2102的前端器件的下部衬底210键合，下部衬底210的具体结构可以参照后续步骤以及附图3J。拟形成的沟槽是指后续形成于上部衬底220上的沟槽2301，沟槽2301将构成后续形成的用于容置前端器件的空腔230的一部分，即沟槽2301与前端器件的位置相对应。
步骤A2：形成覆盖键合材料层222的位于拟形成的沟槽的侧壁区域的部分的顶部与侧壁且在拟形成的沟槽区域具有开口的第二掩膜400，如图3C所示。
接着，利用第二掩膜400对硬掩膜层221进行刻蚀，去除硬掩膜层221未被第二掩膜400覆盖的部分，如图3D所示。其中，在该步骤中，还可以一并刻蚀去除第一掩膜300的对准图形。该对准图形通常与键合材料层222位于同一层且采用相同的材料。
其中，第二掩膜400可以为光刻胶或其他形式的掩膜。示例性地，第二掩膜400的材料为光刻胶，形成第二掩膜400的方法为涂胶后进行光刻。
对硬掩膜层221进行刻蚀的方法可以为干法刻蚀或其他合适的方法。
步骤A3：利用第二掩膜400及硬掩膜层221对上部衬底220进行刻蚀以形成沟槽2301，如图3E所示。
其中，对上部衬底220进行刻蚀的方法可以采用深反应离子刻蚀(Deep ReactiveIon Etch；DRIE)或其他合适的方法。
在本发明中，通过形成覆盖键合材料层222位于拟形成的沟槽的侧壁区域的部分的顶部与侧壁且在拟形成的沟槽区域具有开口的第二掩膜400，利用第二掩膜400对硬掩膜层221及上部衬底220进行刻蚀，可以保证键合材料层222位于拟形成的沟槽的侧壁区域的部分(用于后续的键合工艺)具有良好的形貌，保证后续的键合工艺的良率，从而提高半导体器件的良率。如果不形成第二掩膜400，直接用第一掩膜300一并对键合材料层222、硬掩膜层221和上部衬底220进行刻蚀，键合材料层222位于拟形成的沟槽的侧壁区域的部分将在后续对硬掩膜层和上部衬底刻蚀的过程中被刻蚀，难以保证其具有良好的形貌。
经过上述步骤A1至步骤A3，在上部衬底220内形成了沟槽2301。上述步骤A1至A3可以保证形成的沟槽2301具有良好的形状，从而在一定程度上提高良率。在本实施例中，还可以采用其他可行的方法在上部衬底220内形成沟槽2301，例如：选用上表面没有形成硬掩膜层和键合材料层的单一上部衬底，直接对该上部衬底进行刻蚀以在其中形成沟槽。当然，采用上表面形成有硬掩膜层和位于其上的键合材料层的上部衬底并采用上述步骤A1至步骤A3的方法，可以保证键合材料层位于拟形成的沟槽的侧壁区域的部分具有良好的形貌，因此能够保证后续的键合工艺的良率，从而提高半导体器件的良率。
步骤A4：形成覆盖第二掩膜400和沟槽2301的吸附材料层22010，如图3F所示。
其中，吸附材料层22010的材料可以为钛或其他合适的材料。形成吸附材料层22010的方法可以为沉积法或其他合适的方法。
步骤A5：通过剥离(lift off)工艺去除第二掩膜400以及吸附材料层22010覆盖第二掩膜400的部分，如图3G所示。
其中，步骤A4和步骤A5整体上采用的为lift-off工艺，通过将形成其他图案时采用的lift-off工艺应用到本实施例中，可以确保工艺的良率。
步骤A6：形成在所述沟槽2301的与位于下部衬底上的电感对应的区域的上方具有开口的第三掩膜500，如图3H所示；对吸附材料层22010的剩余部分进行刻蚀以形成位于沟槽2301的内壁的部分区域的吸附层2201，如图3I所示；然后，去除第三掩膜500，如图3J所示。
其中，第三掩膜500可以为光刻胶或其他合适的掩膜。进行刻蚀所需用的方法可以为湿法刻蚀或其他合适的刻蚀方法。
步骤A7：通过键合工艺将上部衬底220与形成有包括MEMS器件2101和电感2102的前端器件的下部衬底210键合，其中，所述上部衬底220与所述下部衬底210在与所述沟槽相对应的区域形成用于容置该前端器件的空腔230，并且所述吸附层2201与所述电感2102在竖直方向上不存在重叠，如图3K所示。
在本实施例中，形成有包括MEMS器件2101和电感2102的前端器件的下部衬底210，可以采用各种可行的技术方案来制造，在此并不进行限定。
至此，完成了本实施例的半导体器件的制造方法的关键步骤的介绍。经过上述步骤A1至A7，可以制得上述实施例一所述的半导体器件。在本实施例中，在步骤A1至步骤A7之间还可以包括其他步骤，并且，在步骤A7之后也可以包括其他步骤，在此并不进行限定。
在一个实例中，在步骤A4与步骤A5之间还可以包括步骤A45：
对吸附材料层22010进行表面粗糙化处理(surface roughness treatment)。
其中，进行表面粗糙化处理的方法可以为采用干法刻蚀进行粗造化、采用湿法刻蚀进行粗糙化等各种可行的方法，在此并不进行限定。
经过表面粗糙化处理，可以使得吸附材料层22010的表面为具有多个凸起22011的粗糙表面，具体结构可以参照图2D。因此，经过步骤A6形成的吸附层2201的表面将为具有多个凸起22011的粗糙表面，最终经过步骤A7形成的半导体器件将为本发明实施例二所述的结构。
本发明实施例的半导体器件的制造方法，可以保证在制得的半导体器件中的吸附层与电感在竖直方向上不存在重叠，因此可以降低电感与吸附层之间的耦合效应，提高电感的品质因子，从而提高半导体器件的性能。
进一步地，该方法通过增加对吸附材料层进行表面粗糙化处理的步骤，可以使得形成的吸附层2201的朝向空腔230的表面为具有凸起22011的粗糙表面，因而可以增大吸附层2201的有效吸附面积，提高其吸附能力，从而保证空腔230的真空度，提高MEMS器件的品质因子，并最终提高整个半导体器件的性能。
图4示出了本发明实施例提出的一种半导体器件的制造方法的示意性流程图，用于简要示出该制造方法的典型流程。
步骤S101：提供用于与形成有包括MEMS器件和电感的前端器件的下部衬底键合的上部衬底，通过刻蚀在所述上部衬底内形成与所述前端器件的位置相对应的沟槽；
步骤S102：形成位于所述沟槽的内壁的部分区域的吸附层；
步骤S103：将所述上部衬底与所述下部衬底键合以形成用于容置所述前端器件的空腔，其中所述吸附层与所述电感在竖直方向上不存在重叠。
实施例四
下面，参照图5A至图5F以及图6来描述本发明实施例提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图5A至图5F为本发明实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图6为本发明实施例的一种半导体器件的制造方法的流程图。
本实施例的半导体器件的制造方法，用于制造实施例二所述的半导体器件，主要包括如下步骤：
步骤B1：提供上部衬底220，通过刻蚀在上部衬底220内形成沟槽2301，如图5A所示。
其中，刻蚀的方法可以为干法刻蚀或湿法刻蚀等各种可行的方法，在此并不进行限定。
在本实施例中，上部衬底220用于与形成有包括MEMS器件2101和电感2102的前端器件的下部衬底210键合，下部衬底210的具体结构可以参照后续步骤以及附图5F。
步骤B2：形成覆盖沟槽2301的底部与侧壁以及上部衬底220的上表面的吸附材料层22010，如图5B所示。
其中，吸附材料层22010的材料可以为钛或其他合适的材料。形成吸附材料层22010的方法可以为沉积法或其他合适的方法。
步骤B3：对吸附材料层22010进行表面粗糙化处理(surface roughnesstreatment)，如图5C所示。
其中，经过表面粗糙化处理，吸附材料层22010的表面形成了凸起22011，如图5C所示。
在本实施例中，进行表面粗糙化处理的方法可以为采用干法刻蚀进行粗造化、采用湿法刻蚀进行粗糙化等各种可行的方法，在此并不进行限定。
步骤B4：对吸附材料层22010进行刻蚀，以形成位于沟槽2301的内壁的部分区域的吸附层2201，如图5D所示。
由于吸附材料层22010的表面形成有凸起22011，因此，吸附层2201的表面为具有凸起22011的粗糙表面，如图5D所示。
其中，刻蚀的方法可以为干法刻蚀或湿法刻蚀等，在此并不机械能限定。
步骤B5：对上部衬底220进行预清洗，如图5E所示。
其中，预清洗是为了在将上部衬底与下部衬底进行键合之前，去除位于上部衬底上的杂质，以提高器件的良率。在某些情况下，步骤B5可以省略。
步骤B6：通过键合工艺将上部衬底220与形成有包括MEMS器件2101和电感2102的前端器件的下部衬底210键合，其中，所述上部衬底220与所述下部衬底210在与所述沟槽2301相对应的区域形成用于容置该前端器件的空腔230，并且所述吸附层2201与所述电感2102在竖直方向上不存在重叠，如图5F所示。
在本实施例中，形成有包括MEMS器件2101和电感2102的前端器件的下部衬底210，可以采用各种可行的技术方案来制造，在此并不进行限定。
至此，完成了本实施例的半导体器件的制造方法的关键步骤的介绍。经过上述步骤B1至B6，可以制得上述实施例二所述的半导体器件。
本发明实施例的半导体器件的制造方法，可以保证在制得的半导体器件中的吸附层与电感在竖直方向上不存在重叠，因此可以降低电感与吸附层之间的耦合效应，提高电感的品质因子；并且，该方法通过对吸附材料层进行表面粗糙化处理，可以使得形成的吸附层2201的朝向空腔230的表面为具有凸起22011的粗糙表面，因而可以增大吸附层2201的有效吸附面积，提高其吸附能力，从而保证空腔230的真空度，提高MEMS器件的品质因子。因此，本发明实施例的半导体器件的制造方法可以提高制得的半导体器件的性能。
图6示出了本发明实施例提出的一种半导体器件的制造方法的示意性流程图，用于简要示出该制造方法的典型流程，包括：
步骤T101：提供上部衬底，通过刻蚀在所述上部衬底内形成沟槽；
步骤T102：形成覆盖所述沟槽的底部与侧壁的吸附材料层；
步骤T103：对所述吸附材料层进行表面粗糙化处理；
步骤T104：对所述吸附材料层进行刻蚀以形成位于所述沟槽的内壁的部分区域的吸附层；
步骤T105：将所述上部衬底与所述下部衬底键合以形成用于容置所述前端器件的空腔，其中所述吸附层与所述电感在竖直方向上不存在重叠。
实施例五
本发明实施例提供一种电子装置，其包括电子组件以及与该电子组件电连接的半导体器件。其中，所述半导体器件为实施例一或实施例二所述的半导体器件，或根据实施例三或实施例四所述的半导体器件的制造方法制造的半导体器件。
示例性地，该半导体器件包括下部衬底、形成于所述下部衬底上的包括MEMS器件和电感的前端器件以及与所述下部衬底键合并与所述下部衬底共同形成用于容置所述前端器件的空腔的上部衬底，还包括设置于所述上部衬底的朝向所述前端器件的表面的部分区域的吸附层，其中所述吸附层与所述电感在竖直方向上不存在重叠。
进一步地，所述吸附层的朝向所述空腔的表面为具有突起的粗糙表面。
本发明实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该分频电路的中间产品。其中，该电子组件可以为任何可行的组件，在此并不进行限定。
本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (15)
1.一种半导体器件，其特征在于，包括下部衬底、形成于所述下部衬底上的包括MEMS器件和电感的前端器件以及与所述下部衬底键合并与所述下部衬底共同形成用于容置所述前端器件的空腔的上部衬底，还包括设置于所述上部衬底的朝向所述前端器件的表面的部分区域的吸附层，其中所述吸附层与所述电感在竖直方向上不存在重叠。
2.如权利要求1所述的半导体器件，其特征在于，所述吸附层的朝向所述空腔的表面为具有凸起的粗糙表面。
3.如权利要求1所述的半导体器件，其特征在于，所述上部衬底的朝向所述前端器件的一侧形成有作为所述空腔的一部分的沟槽，所述吸附层设置于所述沟槽的底面和/或侧壁上。
4.如权利要求1所述的半导体器件，其特征在于，所述吸附层的材料包括钛。
5.如权利要求1所述的半导体器件，其特征在于，所述前端器件还包括ASIC器件。
6.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供用于与形成有包括MEMS器件和电感的前端器件的下部衬底键合的上部衬底，通过刻蚀在所述上部衬底内形成与所述前端器件的位置相对应的沟槽；
步骤S102：形成位于所述沟槽的内壁的部分区域的吸附层；
步骤S103：将所述上部衬底与所述下部衬底键合以形成用于容置所述前端器件的空腔，其中所述吸附层与所述电感在竖直方向上不存在重叠。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述吸附层的表面为具有凸起的粗糙表面。
8.如权利要求6所述的半导体器件的制造方法，其特征在于，所述步骤S102包括如下步骤：
步骤S1021：形成覆盖所述沟槽的底部与侧壁的吸附材料层；
步骤S1022：对所述吸附材料层进行表面粗糙化处理；
步骤S1023：对所述吸附材料层进行刻蚀以形成位于所述沟槽的内壁的部分区域的吸附层。
9.如权利要求6所述的半导体器件的制造方法，其特征在于，在所述步骤S102与所述步骤S103之间还包括步骤S1023：对所述上部衬底进行预清洗。
10.如权利要求6所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述吸附层的材料包括钛。
11.如权利要求6所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所提供的所述上部衬底的上表面形成有硬掩膜层和位于其上的键合材料层，并且所述步骤S101包括如下步骤：
步骤S1011：提供所述上部衬底，在所述键合材料层上形成覆盖拟形成的沟槽的侧壁区域且在所述拟形成的沟槽的上方具有开口的第一掩膜，对所述键合材料层进行刻蚀以去除所述键合材料层未被所述第一掩膜覆盖的部分，去除所述第一掩膜；
步骤S1012：形成覆盖所述键合材料层位于所述拟形成的沟槽的侧壁区域的部分的顶部与侧壁且在拟形成的沟槽的上方具有开口的第二掩膜，对所述硬掩膜层进行刻蚀以去除所述硬掩膜层未被所述第二掩膜覆盖的部分；
步骤S1013：对所述上部衬底进行刻蚀以形成所述沟槽。
12.如权利要求11所述的半导体器件的制造方法，其特征在于，所述步骤S102包括如下步骤：
步骤S1021’：形成覆盖所述第二掩膜和所述沟槽的吸附材料层；
步骤S1022’：通过剥离工艺去除所述第二掩膜以及所述吸附材料层覆盖所述第二掩膜的部分；
步骤S1023’：形成在所述沟槽的与所述电感对应的区域的上方具有开口的第三掩膜，对所述吸附材料层的剩余部分进行刻蚀以形成位于所述沟槽的内壁的部分区域的吸附层，去除所述第三掩膜。
13.如权利要求12所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，在所述步骤S1021’与所述步骤S1022’之间还包括如下步骤：对所述吸附材料层进行表面粗糙化处理。
14.如权利要求11所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述键合材料层的材料包括锗，所述硬掩膜层的材料包括氧化硅。
15.一种电子装置，其特征在于，包括电子组件以及与所述电子组件电连接的半导体器件，其中，所述半导体器件包括下部衬底、形成于所述下部衬底上的包括MEMS器件和电感的前端器件、以及与所述下部衬底键合并与所述下部衬底共同形成用于容置所述前端器件的空腔的上部衬底，还包括设置于所述上部衬底的朝向所述前端器件的表面的部分区域的吸附层，其中所述吸附层与所述电感在竖直方向上不存在重叠。
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