CN103779265A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，涉及半导体技术领域。本发明实施例的半导体器件的制造方法，仅需要进行一次金属填充和CMP工艺就可以实现局域互连，简化了制造工艺。并且，通过改变接触通孔刻蚀顺序以及引入蚀刻停止层和起平坦作用的第三介质层，优化了接触通孔刻蚀工艺，提高了形成接触通孔时的对准精度，提高了产品良率。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
在半导体技术领域中，随着半导体制造工艺的迅速发展，半导体器件（芯片）的面积越来越小，同时，在一个半导体芯片上的半导体器件的数量也越来越多。在半导体电路中，半导体器件之间的信号传输需要高密度的金属互连线，在进行金属互连时需要进行接触孔的刻蚀。然而，由于在半导体器件中，栅极（比如金属栅极）与源/漏极之间一般存在高度差，这给接触通孔刻蚀工艺带来了极大的挑战。
在半导体器件的工艺制程中，双大马士革工艺是在局域互连时的一种常用技术手段。所谓双大马士革工艺，就是在介质层上刻蚀出接触通孔并进行金属等材料填充的一种常用技术。目前，半导体业界内在半导体器件的制造过程中常用的一种双大马士革制造工艺是将源极与漏极上的接触通孔（记作第一接触通孔）与栅极上的接触通孔（记作第二接触通孔）分开形成的，具体工艺步骤简要介绍如下：
步骤E1：提供一拟进行局域互连的半导体衬底，该半导体衬底包括栅极、源极、漏极、以及位于源极和漏极上方且位于相邻的栅极之间的层间介电层。一般而言，该半导体衬底是经过栅极（如金属栅）平坦化的半导体衬底，即栅极是暴露的。
步骤E2：对半导体衬底的源区和漏区进行刻蚀并在源极和漏极上方分别形成第一接触通孔的下半部分。该第一接触通孔的下半部分贯穿层间介电层，并位于源极和漏极的上方。
步骤E3：在第一接触通孔的下半部分内填充金属，并进行CMP去除多余的金属。
步骤E4：在半导体衬底上形成一层介质层，该介质层覆盖整个半导体衬底，包括栅极以及第一接触通孔的下半部分。
步骤E5：同时对栅极和源极、漏极位置处进行刻蚀，在介质层上刻蚀出位于栅极上方的第二接触通孔，以及正对源极和漏极的第一接触通孔的上半部分。其中，第一接触通孔的上半部分与在前述步骤E2中形成的第一接触通孔的下半部分位置相对，并且互相贯通，共同构成第一接触通孔。
显然，在步骤E5中，形成第一接触通孔（实际只形成了第一接触通孔的上半部分，位于介质层中的部分）和第二接触通孔，刻蚀的介质层的厚度是一致的。因此，解决了栅极与源/漏极之间存在高度差导致接触通孔刻蚀困难的问题（形成第一接触通孔和第二接触通孔，需要刻蚀的厚度不一致）。
步骤E6：在第二接触通孔以及第一接触通孔的上半部分内填充金属，并进行CMP处理以去除多余的金属。至此，实现了半导体器件的局域互连。
虽然上述现有技术解决了栅极与源/漏极之间存在高度差导致接触孔刻蚀困难的问题。然而，在使用上述现有技术制造半导体器件时，一般会存在如下几个方面的问题：首先，需要进行两次金属CMP工艺，造成工艺比较复杂；其次，在E3步骤中，进行CMP时，由于栅极（比如金属栅极）和第一接触通孔的下半部分中的金属是同时暴露的，因而很容易形成微电池效应，对栅极尤其是金属栅极造成损害，即造成栅极的不良；并且，该工艺对第一接触通孔与第二接触通孔的对准精度，尤其是第一接触通孔的上、下两部分的对准精度要求很高（在刻蚀第一接触通孔的上部分时，需要间隔一层介质层，因此对准比较困难），如果控制不好，很容易造成不良。显然，现有技术存在工艺复杂，以及半导体器件的良率不易控制和保证的问题。
因此，需要提出一种新的半导体器件的制造方法，以在进行局域互连时简化工艺，提高半导体器件的良率。
发明内容
针对现有技术的不足，本发明提供了一种半导体器件的制造方法，该方法包括如下步骤：
步骤S101：提供半导体衬底，所述半导体衬底上形成有第一和第二栅极、源极和漏极，以及位于所述源极和漏极的上方并位于所述栅极之间的第一层间介电层；
步骤S102：在所述半导体衬底上依次形成覆盖所述半导体衬底的蚀刻停止层、第二层间介电层和硬掩膜层；
步骤S103：对所述硬掩膜层进行刻蚀，在所述硬掩膜层上对应要形成第一接触沟槽和第二接触沟槽的位置分别形成开口，其中，所述第一接触沟槽位于所述源极或漏极的上方，所述第二接触沟槽位于所述漏极或源极以及所述栅极的上方；
步骤S104：在所述半导体衬底上形成覆盖所述半导体衬底的第三介电层；
步骤S105：在所述第三介电层上形成接触通孔图案掩膜，对要形成第一接触通孔和第二接触通孔的位置对应的所述第三介电层和所述第二层间介电层进行连续刻蚀，其中，对所述第二层间介电层的刻蚀停止于所述蚀刻停止层的上方，所述第一接触通孔位于所述源极或漏极的上方，所述第二接触通孔位于所述漏极或源极的上方；
步骤S106：去除所述第三介电层；
步骤S107：对所述半导体衬底进行刻蚀，形成所述第一接触通孔、第二接触通孔和第二接触沟槽，其中，所述第一接触通孔暴露出所述源极或漏极，所述第二接触通孔暴露出所述漏极或源极；所述第二接触沟槽直接停止于所述蚀刻停止层的上方；
步骤S108：刻蚀掉所述蚀刻停止层位于所述第二接触沟槽底部的部分；
步骤S109：在所述第一接触沟槽、第一接触通孔和第二接触沟槽、第二接触通孔内填充金属，并通过CMP工艺去除多余的金属。
其中，在所述步骤S101中，所述第一栅极和第二栅极为金属栅极。
其中，在所述步骤S102中，所述蚀刻停止层的材料为氮化硅，所述第二层间介电层的材料为二氧化硅。
其中，所述步骤S103包括：
步骤S1031：在所述硬掩膜层的上方形成第一图形化的光刻胶，所述第一图形化的光刻胶覆盖所述半导体衬底要形成第一接触沟槽和第二接触沟槽的位置以外的区域；
步骤S1032：以所述第一图形化的光刻胶为掩膜对所述硬掩膜层进行刻蚀，刻蚀掉所述硬掩膜层未被所述第一图形化的光刻胶所覆盖的部分；
步骤S1033：去除所述第一图形化的光刻胶。
其中，在所述步骤S104中，形成的所述第三介电层为流动性介电层。
其中，所述步骤S105包括：
步骤S1051：在所述第三介电层上形成第二图形化的光刻胶，所述第二图形化的光刻胶覆盖所述半导体衬底要形成所述第一接触通孔和第二接触通孔的位置以外的区域；
步骤S1052：以所述第二图形化的光刻胶为掩膜，先刻蚀所述第三介电层，再刻蚀位于所述第三介电层下方的所述第二层间介电层；
步骤S1053：去除所述第二图形化的光刻胶。
其中，所述步骤S107包括：
以所述硬掩膜层为掩膜对所述半导体衬底进行刻蚀，刻蚀掉所述第二层间介电层位于要形成所述第二接触沟槽位置处的部分，形成所述第二接触沟槽；同时刻蚀掉所述蚀刻停止层和所述第一层间介电层位于所述要形成所述第一接触通孔和第二接触通孔位置处的部分，暴露出所述源极和漏极，形成所述第一接触通孔和第二接触通孔。
其中，在所述步骤S108中，所述刻蚀掉所述蚀刻停止层位于所述第二接触沟槽底部的部分，是以所述硬掩膜层为掩膜。
其中，在所述步骤S109中，所填充的金属为铜或钨。
其中，在所述步骤S107和步骤S108之间，还包括：对所述半导体衬底进行金属硅化物工艺处理，在所述源极和漏极上形成金属硅化物的步骤。
本发明实施例的半导体器件的制造方法，仅需要进行一次金属填充和CMP工艺就可以实现局域互连，简化了制造工艺。并且，通过改变接触通孔刻蚀顺序以及引入蚀刻停止层和起平坦作用的第三介质层，优化了接触通孔刻蚀工艺，提高了形成接触通孔时的对准精度，提高了产品良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1L为本发明实施例的一种半导体器件的制造方法的各步骤完成后形成的结构的剖面图；
图2为本发明实施例提出的一种半导体器件的制造方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该规格书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
除非另外定义，在此使用的所有术语(包括技术和科学术语)具有与本发明领域的普通技术人员所通常理解的相同的含义。还将理解，诸如普通使用的字典中所定义的术语应当理解为具有与它们在相关领域和/或本规格书的环境中的含义一致的含义，而不能在理想的或过度正式的意义上解释，除非这里明示地这样定义。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的半导体器件的制造方法。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面，参照图1A-1L和图2来描述本发明提出的半导体器件的制造方法的一个示例性方法的详细步骤。其中，图1A-图1L为本发明实施例的一种半导体器件的制造方法的各步骤完成后形成的结构的剖面图；图2为本发明实施例提出的一种半导体器件的制造方法的流程图。
本发明实施例提供的半导体器件的制造方法，包括利用双大马士革工艺形成局域互连的方法，具体包括如下步骤：
步骤1、提供一半导体衬底100，所述半导体衬底上形成有第一栅极1011和第二栅极1012、源极102、漏极103以及位于所述半导体衬底上的不同的栅极之间的第一层间介电层104，如图1A所示。其中，第一层间介电层104位于所述半导体衬底上的不同的栅极之间，且其高度与所述栅极101一致。
其中，栅极（包括第一栅极1011和第二栅极1012）可以为普通栅极，也可以为金属栅极等，此处不作限定。示例性的，所述栅极为金属栅极，所述半导体衬底为经过金属栅平坦化的半导体衬底。
在本发明实施例以及权利要求中，栅极、源极和漏极仅表示半导体器件中需要进行互连的部分，而不对它们的实际位置关系进行限定。即，第一栅极1011或第二栅极1012、源极102、漏极103可以属于同一MOS器件，也可以属于不同的MOS器件。图1A至图1H中的第一栅极1011或第二栅极1012、源极102、漏极103仅仅是为了示意，其位置关系并不构成对本发明实施例及权利要求中所述的栅极、源极和漏极的实际位置关系的限定。
本发明实施例中，各示意图（图1A至图1H）仅示出了半导体器件的一部分，该部分包括一个源极、一个漏极和两个栅极；在本发明实施例的半导体器件中，还可以包括更多的MOS器件（NMOS和/或PMOS等）以及其他部件，因与本发明实施例的发明点无关，故不作限定和阐述。
作为示例，在本实施例中，所述半导体衬底100选用单晶硅材料构成。在所述半导体衬底中形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，所述隔离结构将半导体衬底分为NMOS区和PMOS区。所述半导体衬底中还形成有各种阱(well)结构，为了简化，图示中予以省略。上述形成阱(well)结构、隔离结构、栅极结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。
步骤2、在半导体衬底100上依次形成蚀刻停止层105、第二层间介电层106以及硬掩膜层107，形成后的图形如图1B所示。
蚀刻停止层105、第二层间介电层106以及硬掩膜层107均覆盖整个所述半导体衬底100。
其中，蚀刻停止层105主要作为后续要形成的第二接触沟槽的刻蚀阻挡层，其材料与第二层间介质层106的材料不同。优选的，第二层间介质层106与第一层间介电层104为同一材料。第一层间介电层104、蚀刻停止层105与第二层间介质层106的材料，本领域的技术人员可以根据需要进行选择，在此并不作限定。其中，硬掩膜层107的材料可以为氮化硅（SiN）。优选的，蚀刻停止层105为氮化硅（SiN），第二层间介电层106的材料为二氧化硅（SiO2）。
步骤3、刻蚀硬掩膜层107以在硬掩膜层107上对应要形成第一接触沟槽和第二接触沟槽的位置分别形成开口。
其中，第一接触沟槽位于所述源极或漏极的上方，第二接触沟槽位于所述漏极或源极以及所述栅极的上方。示例性的，本实施例中以第一接触沟槽位于漏极103的上方、第二接触沟槽位于源极102以及第二栅极1012的上方为例进行说明（下同）。
具体地，该工艺可以包括如下步骤：
步骤301：在硬掩膜层107的上方形成一图形化的光刻胶601（记作第一图形化的光刻胶），所述图形化的光刻胶601覆盖半导体衬底100要形成第一接触沟槽和第二接触沟槽的位置以外的区域，如图1C所示。
步骤302：以所述图形化的光刻胶601为掩膜，刻蚀硬掩膜层107，刻蚀掉所述硬掩膜未被所述第一图形化的光刻胶覆盖的部分，在硬掩膜层107上对应要形成第一接触沟槽和第二接触沟槽的位置形成开口，包括硬掩膜层第一开口10811和硬掩膜层第二开口10821，形成的图形如图1D所述。
其中，所采用的刻蚀方法可以为干法刻蚀，可以为湿法刻蚀，也可以为干法刻蚀加湿法刻蚀等，在此亦不进行限定。
步骤303：去除所述图形化的光刻胶601。去除图形化的光刻胶601可以采用的方法为等离子体去除、湿法剥离等。
步骤4、在所述半导体衬底100上形成一层第三介电层700，其中，该第三介电层700覆盖整个半导体衬底100，即填充硬掩膜层第一开口10811和硬掩膜层第二开口10821，并覆盖硬掩膜层107，形成的图形如图1E所示。
其中，第三介电层700的作用在于降低半导体衬底的表面台阶，也就是使半导体衬底100的表面平坦化。因此，形成的所述第三介电层700的表面呈平面，也就说形成第三介电层700后，半导体衬底100的表面不再具有台阶。其中，形成第三介电层700的方法，可以为涂覆、沉积等。第三介电层700的材料可以为氧化硅、氮化硅、或其他合适的材料。优选的，第三介电层700采用类似流动性的物质。
步骤5、在所述第三介电层上形成接触通孔图案掩膜，对要形成第一接触通孔和第二接触通孔的位置处的第三介电层700和第二层间介电层106进行刻蚀，形成第二接触沟槽位于源极（或源极）上方的部分10822’和第一接触沟槽10812，对所述第三介电层700和第二层间介电层106的刻蚀停止于蚀刻停止层105的上方。其中，所述第一接触通孔位于所述源极或漏极的上方，所述第二接触通孔位于所述漏极或源极的上方。
具体地，可以通过如下步骤实现：
步骤501：在半导体衬底100（具体为第三介电层700）上形成图形化的光刻胶602（记作第二图形化的光刻胶），所述图形化的光刻胶602覆盖半导体衬底100要形成第一接触孔的位置以外的区域，如图1F所示。其中，所述第二图形化的光刻胶作为接触通孔图案掩膜。
步骤502：以所述图形化的光刻胶602为掩膜，先刻蚀第三介电层700，再刻蚀所述第三介电层下方的第二层间介电层106，形成第二接触沟槽位于源极102上方的部分10822’和第一接触沟槽10812，如图1G所述。
其中，对所述第二层间介电层106的刻蚀停止于蚀刻停止层105的上方。具体而言，在本发明实施例中，停止于蚀刻停止层105的上方，包括直接停止于蚀刻停止层105的上方（即蚀刻停止层105上方的所有其他膜层均被刻蚀去除）和间接停止于蚀刻停止层105的上方（即在蚀刻停止层105上方还存在其他膜层，直接停止于蚀刻停止层105上方的其他膜层上）两种情况。也就是说，在本发明实施例中，相应位置的第三介电层700被完全刻蚀，而相应位置的第二层间介电层106则可以被完全刻蚀去除，也可以被部分刻蚀而保留一部分（图1H即示出了这一情况）。
其中，先形成第二接触沟槽位于源极102上方的部分10822’，实际是为了便于后续形成第二接触通孔。具体请参见下述形成第二接触通孔的工艺步骤。
步骤503：去除所述图形化的光刻胶602。去除图形化的光刻胶601可以采用的方法为等离子体去除、湿法剥离等。
步骤6、去除第三介电层700，以硬掩膜层107为掩膜对所述半导体衬底100进行刻蚀，形成所述第一接触通孔10813、第二接触通孔10823和第二接触沟槽10822。
其中，第二接触沟槽10822贯通第二层间介电层106并位于蚀刻停止层105的上方，第二接触沟槽10822直接停止于蚀刻停止层106的上方。第一接触通孔10813位于漏极103的上方并贯通第一层间介电层104、蚀刻停止层105和第二层间介电层106，暴露出漏极103。第二接触通孔10823位于源极102的上方并贯通第一层间介电层104、蚀刻停止层105和第二层间介电层106，暴露出源极102。具体图形如图1I所示。
示例性的，步骤6可以包括：
步骤601：去除第三介电层700，形成的图形如图1H所示。其中，去除的方法可以为剥离去除、干法刻蚀等。
步骤602：以所述硬掩膜层107为掩膜，同时刻蚀要形成第一接触通孔、第二接触通孔和第二接触沟槽位置的半导体衬底，去除要形成第二接触沟槽位置处的第二层间介电层106形成第二接触沟槽10822，即，所述第二接触沟槽直接停止于所述蚀刻停止层的上方；去除要形成第一接触通孔位置处的蚀刻停止层105和第一层间介电层104，暴露出漏极103，形成第一接触通孔10813；去除要形成第二接触通孔位置处的蚀刻停止层105和第一层间介电层104，暴露出源极102，形成第二接触通孔10823。经过该步骤形成的图形，如图1I所示。其中，第一接触通孔10813位于漏极103的上方；第二接触通孔10823位于源极102的上方。
本领域的技术人员可以理解，当第一接触孔位置的源极和漏极上方还存在其他膜层时，也将一并被去除。并且，在对要形成第一接触通孔和第二接触通孔的位置进行刻蚀时，去除蚀刻停止层105和第一层间介电层104时，如果在前述步骤502中形成第二接触沟槽位于源极102上方的部分10822’和第一接触沟槽10812时保留有一定的第二层间介电层106，则保留的第二层间介电层106必然一并被去除。
在本发明实施例中，在刻蚀形成第一接触通孔10813和第二接触通孔10823时，由于之前形成了位于其上方的沟槽结构（具体地，指第二接触沟槽位于源极102上方的部分10822’以及第一接触沟槽10812），因此，比较容易实现对准工艺，提高了对准精度。
在本发明实施例中，优选的，在步骤602中，使刻蚀去除要形成第二接触沟槽位置处的第二层间介电层106，与刻蚀去除蚀刻停止层105和第一层间介电层104等膜层以形成第一接触通孔和第二接触通孔，需要相同的刻蚀工艺量。这可以保证二者刻蚀进度一致，防止相应的膜层被不当地过刻或刻蚀不到位。实现这一工艺条件，可以通过控制在步骤2中形成的第二层间介电层106的厚度以及在步骤502中对第二层间介电层106的刻蚀深度来实现。
步骤7、对半导体衬底100进行金属硅化物工艺处理，在第一接触通孔10813内的漏极103和第二接触通孔10823内的源极102上形成金属硅化物109，如图1J所示。
其中，形成金属硅化物109的目的在于，使后续形成良好的电接触。根据实际情况，该步骤可以予以省略。
在本发明实施例中，由于完成步骤6后，第二栅极1012的上方保留有蚀刻停止层105，因此，第二栅极1012的上方不会形成金属硅化物。当栅极为金属栅极时，可以避免金属硅化物对金属栅极造成影响。
步骤8：刻蚀掉蚀刻停止层105位于第二接触沟槽10822底部的部分（即位于第二栅极1012上方的部分），形成的图形如图1K所示。
在本发明实施例中，为了描述的方便，刻蚀去除蚀刻停止层105位于第二接触沟槽10822底部的部分之后，形成的区域空间仍称之为第二接触沟槽。
具体地，步骤8可以包括如下步骤：
步骤801：以所述硬掩膜层107为掩膜，对所述半导体衬底进行刻蚀，刻蚀掉蚀刻停止层105位于第二栅极1012上方、第二接触沟槽10822底部的部分，如图1K所示。
在本发明实施例中，以上描述仅仅为示例性的描述一种典型情况，第一接触通孔、第一接触沟槽和第二接触通孔、第二接触沟槽的位置和形状并不以此为限，比如第一接触通孔和第一接触沟槽可以如第二接触通孔和第二接触沟槽那样设置。
在本发明实施例中，在刻蚀形成第一接触通孔10813和第二接触通孔10823时，由于之前形成了位于其上方的沟槽结构（具体地，指第二接触沟槽位于源极102上方的部分10822’以及第一接触沟槽10812），因此，比较容易实现对准工艺，提高了对准精度。
步骤802：去除硬掩膜层107。
步骤9：在第一接触沟槽10812、第一接触通孔10813和第二接触沟槽10822、第二接触通孔10823内填充金属，并通过CMP去除多余的金属，形成局域互连。经过该工艺，形成金属110和111，如图1L所示。
其中，金属110和111优选为钨（W）或铜（Cu）。
至此，完成了本发明实施例的示例性的半导体器件的制造方法的介绍。本领域的技术人员可以理解，本发明实施例的方法并不以此为限；并且，虽然本发明实施例对与发明点无关的半导体器件制程中的其他步骤并未进行描述，但这并不代表本发明实施例不包括这些步骤，而是由于这些工艺步骤与传统的半导体器件加工工艺相同而不再赘述。
本发明实施例的半导体器件的制造方法，仅需要进行一次金属填充和CMP工艺（现有技术需要两次）就可以实现局域互连，简化了半导体器件的制造工艺。在接触通孔刻蚀工艺中，第一接触通孔和第二接触通孔均采用沟槽在先的自对准工艺进行刻蚀，提高了对准的精度，进而提高了产品良率；并且，通过引入蚀刻停止层和起平坦作用的第三介质层，优化了接触通孔的刻蚀工艺，提高了产品的良率。并且，本发明实施例的半导体器件的制造方法，不存在现有技术中的在E3步骤进行CMP时金属栅极和第一接触孔的下半部分中的金属同时暴露的情况，避免了微电池效应，也在一定程度上提高了产品良率。更进一步的，当本发明实施例的半导体制造方法中采用金属栅极和金属硅化物工艺时，由于在进行金属硅化物处理时，金属栅极的上方具有蚀刻停止层的保护，因而可以避免金属硅化物工艺对金属栅极的影响，进而保证了器件的良率。
简言之，本发明实施例的半导体器件的制造方法，仅需要进行一次金属填充和CMP工艺就可以实现局域互连，简化了制造工艺。并且，通过改变接触通孔刻蚀顺序以及引入蚀刻停止层和起平坦作用的第三介质层，优化了接触通孔刻蚀工艺，提高了形成接触通孔时的对准精度，提高了产品良率。
参照图2，其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出整个制造工艺的流程。该方法具体包括：
步骤S101：提供半导体衬底，所述半导体衬底上形成有第一和第二栅极、源极和漏极，以及位于所述源极和漏极的上方并位于所述栅极之间的第一层间介电层；
步骤S102：在所述半导体衬底上依次形成覆盖所述半导体衬底的蚀刻停止层、第二层间介电层和硬掩膜层；
步骤S103：对所述硬掩膜层进行刻蚀，在所述硬掩膜层上对应要形成第一接触沟槽和第二接触沟槽的位置分别形成开口，其中，所述第一接触沟槽位于所述源极或漏极的上方，所述第二接触沟槽位于所述漏极或源极以及所述栅极的上方；
步骤S104：在所述半导体衬底上形成覆盖所述半导体衬底的第三介电层；
步骤S105：在所述第三介电层上形成接触通孔图案掩膜，对要形成第一接触通孔和第二接触通孔的位置对应的所述第三介电层和所述第二层间介电层进行连续刻蚀，形成第二接触沟槽位于源极或源极上方的部分和第一接触沟槽，其中，对所述第二层间介电层的刻蚀停止于所述蚀刻停止层的上方，所述第一接触通孔位于所述源极或漏极的上方，所述第二接触通孔位于所述漏极或源极的上方；
步骤S106：去除所述第三介电层；
步骤S107：对所述半导体衬底进行刻蚀，形成所述第一接触通孔、第二接触通孔和第二接触沟槽，其中，所述第一接触通孔暴露出所述源极或漏极，所述第二接触通孔暴露出所述漏极或源极；所述第二接触沟槽停止于所述蚀刻停止层的上方；
步骤S108：刻蚀掉所述蚀刻停止层位于所述第二接触沟槽底部的部分；
步骤S109：在所述第一接触沟槽、第一接触通孔和第二接触沟槽、第二接触通孔内填充金属，并通过CMP工艺去除多余的金属。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供半导体衬底，所述半导体衬底上形成有第一和第二栅极、源极和漏极，以及位于所述源极和漏极的上方并位于所述栅极之间的第一层间介电层；
步骤S102：在所述半导体衬底上依次形成覆盖所述半导体衬底的蚀刻停止层、第二层间介电层和硬掩膜层；
步骤S103：对所述硬掩膜层进行刻蚀，在所述硬掩膜层上对应要形成第一接触沟槽和第二接触沟槽的位置分别形成开口，其中，所述第一接触沟槽位于所述源极或漏极的上方，所述第二接触沟槽位于所述漏极或源极以及所述栅极的上方；
步骤S104：在所述半导体衬底上形成覆盖所述半导体衬底的第三介电层；
步骤S105：在所述第三介电层上形成接触通孔图案掩膜，对要形成第一接触通孔和第二接触通孔的位置对应的所述第三介电层和所述第二层间介电层进行连续刻蚀，其中，对所述第二层间介电层的刻蚀停止于所述蚀刻停止层的上方，所述第一接触通孔位于所述源极或漏极的上方，所述第二接触通孔位于所述漏极或源极的上方；
步骤S106：去除所述第三介电层；
步骤S107：对所述半导体衬底进行刻蚀，形成所述第一接触通孔、第二接触通孔和第二接触沟槽，其中，所述第一接触通孔暴露出所述源极或漏极，所述第二接触通孔暴露出所述漏极或源极；所述第二接触沟槽直接停止于所述蚀刻停止层的上方；
步骤S108：刻蚀掉所述蚀刻停止层位于所述第二接触沟槽底部的部分；
步骤S109：在所述第一接触沟槽、第一接触通孔和第二接触沟槽、第二接触通孔内填充金属，并通过CMP工艺去除多余的金属。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述第一栅极和第二栅极为金属栅极。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述蚀刻停止层的材料为氮化硅，所述第二层间介电层的材料为二氧化硅。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S103包括：
步骤S1031：在所述硬掩膜层的上方形成第一图形化的光刻胶，所述第一图形化的光刻胶覆盖所述半导体衬底要形成第一接触沟槽和第二接触沟槽的位置以外的区域；
步骤S1032：以所述第一图形化的光刻胶为掩膜对所述硬掩膜层进行刻蚀，刻蚀掉所述硬掩膜层未被所述第一图形化的光刻胶所覆盖的部分；
步骤S1033：去除所述第一图形化的光刻胶。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，形成的所述第三介电层为流动性介电层。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S105包括：
步骤S1051：在所述第三介电层上形成第二图形化的光刻胶，所述第二图形化的光刻胶覆盖所述半导体衬底要形成所述第一接触通孔和第二接触通孔的位置以外的区域；
步骤S1052：以所述第二图形化的光刻胶为掩膜，先刻蚀所述第三介电层，再刻蚀位于所述第三介电层下方的所述第二层间介电层；
步骤S1053：去除所述第二图形化的光刻胶。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S107包括：
以所述硬掩膜层为掩膜对所述半导体衬底进行刻蚀，刻蚀掉所述第二层间介电层位于要形成所述第二接触沟槽位置处的部分，形成所述第二接触沟槽；同时刻蚀掉所述蚀刻停止层和所述第一层间介电层位于所述要形成所述第一接触通孔和第二接触通孔位置处的部分，暴露出所述源极和漏极，形成所述第一接触通孔和第二接触通孔。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S108中，所述刻蚀掉所述蚀刻停止层位于所述第二接触沟槽底部的部分，是以所述硬掩膜层为掩膜。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S109中，所填充的金属为铜或钨。
10.如权利要求1至9任一项所述的半导体器件的制造方法，其特征在于，在所述步骤S107和步骤S108之间，还包括：对所述半导体衬底进行金属硅化物工艺处理，在所述源极和漏极上形成金属硅化物的步骤。
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