CN105374672A - 具有通触点的半导体器件及相关的制造方法 - Google Patents

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Abstract

本发明涉及具有通触点的半导体器件及相关的制造方法，特别涉及一种半导体器件结构的设备及相关的制造方法。制造半导体器件结构的一种方法涉及形成覆盖形成在半导体基板中相邻栅极结构的掺杂区域的一层电介质材料并在所述层的电介质材料中形成导电触点。导电触点覆盖并电连接掺杂区域。所述方法通过形成覆盖导电触点的第二层的电介质材料、在覆盖导电触点的第二层中形成空隙区域、形成覆盖空隙区域的第三层的电介质材料、以及在第三层中形成覆盖第二层中的空隙区域的至少一部分的另一空隙区域来继续。所述方法通过形成填补这两个空隙区域以接触导电触点的导电材料来继续。

Description

具有通触点的半导体器件及相关的制造方法
本申请是申请号为201110309959.X，申请日为2011年10月13日，发明名称为“具有通触点的半导体器件及相关的制造方法”的中国专利申请的分案申请。
技术领域
本发明的实施例一般涉及到半导体器件结构和相关的制造方法，尤其涉及到形成在上覆的金属互连层与形成在底层的半导体基板上的器件结构之间的通触点。
背景技术
晶体管，如金属氧化物半导体场效应晶体管(MOSFET)，为半导体器件之绝大多数的核心建置区块。一些半导体器件，如高性能处理器设备，可包括数百万个晶体管。对于这样的器件，降低晶体管的大小，从而提高晶体管密度，传统上一直为半导体制造业中的高度优先事项。当晶体管的大小及间距减少，晶体管和互连的金属层之间的电触点的维度限制也随之减少。因此，难以准确且可重复形成低电阻电触点。
发明内容
提供一种制造半导体器件结构的方法。所述方法涉及形成覆盖形成在半导体基板中相邻栅极结构的掺杂区域的第一层电介质材料，并在第一层的电介质材料中形成导电触点，其覆盖并电连接至掺杂区域。所述方法通过形成覆盖栅极结构、导电触点、及第一层的电介质材料的第二层的电介质材料、在覆盖导电触点的第二层中形成第一空隙区域、形成覆盖第二层的第三层的电介质材料、以及在第三层中形成第二空隙区域来继续。第二空隙区域的至少一部分覆盖第一空隙区域的至少一部分。所述方法通过在第二空隙区域中形成也填补第一空隙区域以接触导电触点的导电材料来继续。
在另一实施例中，提供一种制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法。所述方法涉及下列步骤：形成覆盖所述的栅极结构及所述的掺杂区域的第一层的电介质材料、在覆盖所述的掺杂区域的所述的第一层的电介质材料中形成第一空隙区域、以及在所述的第一空隙区域中形成第一导电材料，其中形成在所述的第一空隙区域中的所述的第一导电材料电连接至所述的掺杂区域。所述方法通过形成覆盖所述的栅极结构、形成在所述的第一空隙区域中的所述的第一导电材料、及所述的第一层的电介质材料的第二层的电介质材料、在覆盖形成在所述的第一空隙区域中的所述的第一导电材料的所述的第二层中形成第二空隙区域、形成覆盖所述的第二层的金属互连层、以及在所述的第二空隙区域中形成第二导电材料以透过形成在所述的第一空隙区域中的所述的第一导电材料在所述的金属互连层与所述的掺杂区域之间提供电连接来继续。
在另一实施例中，提供一种半导体器件。所述器件包括半导体基板、覆盖所述半导体基板的栅极结构、在所述半导体基板中切近所述栅极结构的掺杂区域、以及覆盖所述掺杂区域的导电触点。所述导电触点具有实质上等于所述栅极结构的高度的高度。第一电介质材料是设置在所述导电触点与所述栅极结构之间。第二电介质材料覆盖所述第一电介质材料及所述栅极结构，以及金属互连层覆盖所述第二电介质材料。所述金属互连层包括导电金属材料，其中所述导电金属材料的至少一部分是形成在覆盖所述导电触点的所述第二电介质材料内，以接触所述导电触点并在所述金属互连层与所述掺杂区域之间产生电连接。
提供此总结以用简单的形式介绍选择的概念，其在详细说明中进一步叙述。此总结不意图识别权利要求的标的物的主要特征或必要特征，也不意图用来帮助判断权利要求的标的物的范围。
附图说明
可通过参考详细描述及权利要求并且当结合下图考虑时得出标的物之较完整的理解，其中相似参考号码是指整个图中相似的组件。
图1-8是在示范实施说明中的器件结构及制造器件结构的方法的剖面图；以及
图9是说明按照一实施例的器件结构及制造器件结构的相关方法的剖面图。
主要组件符号说明
100器件结构
110、112、114栅极结构
102基板
104、106、108晶体管结构
116电介质材料
118导电材料
120、122、124、126掺杂区域
128、130、132、134触点区域
138电介质材料
140电介质材料
142平面表面
144、146空隙区域
148、150本地触点
152导电材料
156电介质材料
158、160、162、164空隙区域
166电介质材料
168、170、172、174沟槽区域
176导电金属材料
178、180、182、184通触点
900器件结构
902、904、906、908通触点
910导电材料
912平面表面。
具体实施方式
下面详细说明仅仅是说明性质的，不是为了限制标的物或这种实施例的应用和使用。本文中所使用的词“示范性”意味着“作为范例、实例、或例证。”在此所述的任何实施不一定要作为比其它实施更佳或更有利的解释。此外，不意图受限于在先前的技术领域、背景、简要介绍或以下的详细说明中提出的任何明示或暗示的理论。
图1-8说明器件结构100及制造器件结构100的相关过程步骤，具有在如晶体管的半导体器件之间的导电电触点(也在此称为通触点)，以及相邻金属互连层(如金属层1或金属1)。半导体器件的制造中的各个步骤是众所周知的，因此，为了简洁，许多传统的步骤将只在此简要提及或完全忽略而不提供详细的工艺细节。
现参考图1，在执行前段制程(FEOL)的加工步骤后开始通触点制造工艺来以传统方式在由如含硅材料的半导体材料所组成的基板102上制造一或更多半导体器件结构。例如，可形成FEOL工艺步骤以在半导体基板102上制造多个晶体管结构104、106、108。在所述的实施例中，每一晶体管结构104、106、108包括覆在半导体基板102上之栅极结构110、112、114，其作用为各自的晶体管结构104、106、108的栅极电极。可使用传统栅极堆迭模块或任何众所周知的工艺步骤来产生栅极结构110、112、114。实际上，每一栅极结构结构110、112、114通常包括覆盖半导体基板102的至少一层的电介质材料116，以及覆盖电介质材料116的至少一层的导电材料118。应了解到在实际的实施例中针对栅极结构可利用材料的各种数量、结合、及/或配置。另外，标的物不意图限于栅极结构的任何特定数量。在所述实施例中，每一晶体管结构104、106、108亦包括形成在半导体基板102中在其之各自栅极结构110、112、114旁的间隔开来的掺杂区域120、122、124、126。在示范实施例中，掺杂区域120、122、124、126为在此交替称为源极/漏极区域。应理解到虽图1描述了源极/漏极区域为与相邻的晶体管结构之源极/漏极区域整体成形或续连，标的物不意图限于源极/漏极区域的任何特定配置。在示范实施例中，掺杂区域120、122、124、126包括形成在其上表面上的触点区域128、130、132、134以促进在晶体管结构104、106、108的源极/漏极区域120、122、124、126与相邻金属互连层之间的电连接，于下更详细说明。触点区域128、130、132、134可以传统方式实现为形成在源极/漏极区域120、122、124、126的暴露上表面上的金属硅化物层。虽未说明，在一些实施例中，触点区域亦可形成在导电栅极材料118的上表面上，这为此技艺中所知。
仍参考图1，在一示范实施例中，通过形成覆晶体管结构104、106、108的第一层的电介质材料138并且形成覆第一层的电介质材料138的第二层的电介质材料140来开始通触点制造工艺，产生图1的器件结构100。在一示范实施例中，第一层的电介质材料138实现为氮化物材料的层，如氮化硅，其整合沉积覆盖晶体管结构104、106、108至范围在从约10纳米(nm)至约50nm的厚度，例如，通过在小于约500℃的温度的化学气相沉积(CVD)。在一示范实施例中，第二层的电介质材料140实现为氮化物材料的层，如二氧化硅，其整合沉积覆盖第一层的电介质材料138至一厚度，选择成使氧化物材料140填补栅极结构110、112、114之间的任何间隙至达到或超过栅极结构110、112、114的高度的最小高度，或换句话说，氧化物材料138大于或等于栅极结构110、112、114的高度与所述层的氮化物材料138之间的差。例如，通过在小于约500℃的温度的CVD或原子层沉积(ALD)直到完全填满栅极结构110、112、114之间的任何间隙至高于栅极结构110、112、114的高度。如下文更详细描述，氮化物层138作用为当蚀刻氧化物材料140时的止蚀刻层以形成空隙区域(或孔)以形成至源极/漏极120、122、124、126的本地触点。
在形成电介质层138、140后，在所述实施例中，通触点制造工艺通过移除部份的电介质层138、140继续以获得实质上平面表面142，其与栅极结构110、112、114的上表面对齐，造成图1所示的器件结构100。在一示范实施例中，制造工艺平坦化电介质层138、140以均匀移除整个半导体基板102的部份的电介质层138、140直到到达栅极结构110、112、114的导电栅极材料118。换句话说，通触点制造工艺在当暴露出栅极结构110、112、114的上表面时停止平坦化电介质层138、140。按照一实施例，使用化学机械平坦化(CMP)来基于电介质层138、140的厚度以化学浆研磨电介质层138、140预定的时间量，使得当暴露出栅极结构110、112、114的上表面时CMP停止。亦可利用替代端点检测技术来判断何时停止CMP过程，或可使用替代的平坦化技术来获得与栅极结构110、112、114的上表面对齐的实质上平面表面142。
现参考图2，在一示范实施例中，在平坦化步骤后，通触点制造工艺通过选择性移除部分的电介质层138、140继续以在电介质层138、140内产生空隙区域144、146(或孔)。空隙区域144、146界定后续形成在其中的本地触点的横向尺寸，如图3的上下文中所述。在一示范实施例中，通触点制造工艺形成覆盖平面表面142的掩膜(如光阻材料、氮化物材料、或类似)，并且选择性移除部分的掩膜材料(如使用光刻或合适的蚀刻剂化学)来界定掩膜，其暴露出覆盖源极/漏极区域122、124的部分的电介质材料138、140，其后续将被移除以产生空隙区域144、146，同时完好留下覆盖栅极结构110、112、114的掩膜材料的部份。在一示范实施例中，相邻栅极结构110、112、114的电介质材料138、140的部份受到掩膜材料保护以将后续形成的本地触点自相邻的栅极结构110、112、114电隔离。
在图案化掩膜材料后，通触点制造工艺通过使用经图案化掩膜材料作为蚀刻掩膜以选择性移除部分的电介质材料138、140继续。在一示范实施例中，使用止于电介质材料138的层的各向异性(或定向)蚀刻工艺来移除电介质材料140的暴露部分。例如，可通过使用各向异性蚀刻剂化学的基于等离子的化学活性离子蚀刻(RIE)来各向异性蚀刻二氧化硅(如电介质材料140)的暴露部分，所述各向异性蚀刻剂化学例如为对氮化物材料(如电介质材料138)有选择性的基于氟碳的等离子化学。剩余的掩膜材料在移除电介质材料140的暴露部份的同时，防止各向异性蚀刻工艺移除在掩膜材料底下的电介质材料140的部份。在一示范实施例中，蚀刻电介质材料140直到暴露出底层的电介质材料138。在这方面，用来蚀刻电介质材料140的蚀刻剂化学或蚀刻条件不以同样速率蚀刻底层的电介质材料138，使底层的电介质材料138作为止蚀刻。在一实施例中，在移除电介质材料140的暴露部分后，使用各向异性蚀刻剂来移除电介质材料138的暴露部分直到空隙区域144、146暴露出触点区域130、132。掩膜材料较佳抗各向异性蚀刻剂化学及/或具有一厚度，使得底层的电介质材料138、140及/或导电材料118的上表面在蚀刻工艺步骤期间不会暴露出来。在移除电介质材料138的暴露部分以形成空隙区域144、146后，制造工艺通过以传统方式移除任何剩余的掩膜材料继续。应理解到在替代实施例中，可使用单一蚀刻剂作为单一蚀刻工艺步骤来移除电介质材料138、140。在一示范实施例中，空隙区域144、146与相邻的栅极结构110、112、114通过剩余的电介质材料138、140分开约10nm以将后续形成的本地触点自相邻的栅极结构110、112、114电隔离。
现参考图3，在产生空隙区域144、146后，通触点制造工艺通过在空隙区域144、146中形成本地触点148、150继续。在这方面，本地触点148、150实现为导电材料152，其提供至触点区域130、132及源极/漏极区域122、124的电连接。优选地通过覆盖半导体基板102上整合沉积导电材料152，如钨材料，形成本地触点148、150至一厚度，其选择成使导电材料152填补空隙区域144、146至达到或超过栅极结构110、112、114的高度的最小高度(如“齐平式”填补或溢填补)。在一示范实施例中，通过在小于约500℃的温度的CVD或ALD整合沉积钨来形成本地触点148、150至实质上等于或略大于栅极结构110、112、114的高度的厚度。在这方面，钨材料能完全填补空隙区域144、146而不扩散到半导体基板102及/或触点区域130、132。在形成所述层的导电材料152后，通触点制造工艺通过平坦化器件结构100继续以移除不填补空隙区域144、146的导电材料152的部份以获得与栅极结构110、112、114的上表面对齐的实质上平面表面154。在这方面，在整个器件结构100均匀移除导电材料152直到到达栅极结构110、112、114的导电材料118，例如，以和上述类似方式，通过CMP用化学浆研磨导电材料152并当暴露出栅极结构110、112、114的上表面时停止。
现参考图4，在一示范实施例中，在形成本地触点148、150后，通触点制造工艺通过形成覆盖本地触点148、150的一层电介质材料156继续。在一示范实施例中，所述层的电介质材料156实现为一层氮化物材料，如氮化硅，其通过低于500℃的温度整合沉积覆盖半导体基板102至小于约50nm的厚度。
现参考图5，在一示范实施例中，在形成所述层的电介质材料156后，通触点制造工艺通过选择性移除部分的电介质材料156继续以在所述层的电介质材料156内产生空隙区域158、160(或孔)以界定后续形成在空隙区域158、160中的通触点的横向尺寸。在这方面，形成空隙区域158、160使得空隙区域158、160的至少一部分重迭或否则覆盖本地触点148、150。优选地，空隙区域158、160与本地触点148、150对齐或否则相关于本地触点148、150为置中。如上述，形成空隙区域158、160可通过形成覆盖电介质材料156的一层掩膜材料(如光阻材料、硬掩膜材料、或类似)，选择性移除掩膜材料的部份(如使用光刻或合适的蚀刻剂化学)来界定暴露出覆盖本地触点148、150的电介质材料156的部分，并使用各向异性蚀刻剂化学选择性移除电介质材料156的暴露部份以暴露出本地触点148、150。在一示范实施例中，在蚀刻电介质材料156前，还图案化掩膜材料以暴露出覆盖栅极结构110、114的电介质材料156的部份，以允许与空隙区域158、160并行(例如，同时以作为同样蚀刻步骤的一部分)形成覆盖栅极结构110、114的空隙区域162、164。在产生空隙区域158、160、162、164后，可以传统方式移除任何剩余的掩膜材料，产生图5之器件结构100。
如在图8的上下文中于下更详细叙述，空隙区域158、160、162、164界定提供本地触点148、150及/或栅极结构110、114与上覆的金属层之间的互连的后续形成的通触点的水平(或横向)尺寸。在一示范实施例中，空隙区域158、160、162、164的纵横比，也就是，空隙区域158、160、162、164的垂直尺寸(或高度)与空隙区域158、160、162、164的水平(或横向)尺寸的比小于或等于一，以提供对空隙区域158、160、162、164的关键尺寸(即空隙区域158、160、162、164的最大水平或横向尺寸)的经改善的控制，同时以减少的时间蚀刻电介质材料156。在这方面，按照一或更多实施例，空隙区域158、160的关键尺寸大于电介质材料156的厚度(如，大于50nm)。空隙区域158、160、162、164的纵横比小于或等于一(例如，因电介质材料156的相对薄度所致)的结果为后续相对容易填补空隙区域158、160、162、164，并且据此，可由导电金属材料填补，如铜，以提供在上覆的金属层与本地触点148、150及/或栅极结构110、114之间的相对低电阻电连接。
现参考图6-8，在一示范实施例中，在电介质材料156中形成空隙区域158、160、162、164后，通触点制造工艺通过形成覆盖半导体基板102的金属互连层继续。在这方面，金属互连层实现为最接近或否则相邻形成在半导体基板102上的半导体器件104、106、108的第一金属层(如金属1)。在一示范实施例中，通触点制造工艺通过整合沉积覆盖图5的器件结构100的一层电介质材料166，如二氧化硅或另外合适的氧化物材料，形成金属互连层。造成图6所示的器件结构100。在这方面，所述层的电介质材料166作用为金属互连层的层内电介质。在一示范实施例中，例如通过在或低于400℃的温度的CVD，整合沉积覆盖半导体基板102的电介质材料166至大于约100nm的厚度。
现参考图7，在形成电介质材料166后，通触点制造工艺通过选择性移除电介质材料166的部分继续，用传统方式来产生对应将由金属互连层(如金属1)提供的图案、路由、及/或层间互连的空隙沟槽区域168、170、172、174。例如，可形成覆盖电介质材料166的一层掩膜材料(如光阻材料、氮化物材料、或类似)，并可后续移除掩膜材料的部份(如使用光刻或合适的蚀刻剂化学)以界定金属互连层的金属的图案。在一示范实施例中，掩膜暴露出覆盖本地触点148、150及栅极结构110、114的电介质材料166的至少一部分，使后续形成的沟槽区域168、170、172、174的至少一部分覆盖或重迭空隙区域158、160、162、164以提供管道给金属互连层的金属来接触本地触点148、150及栅极结构110、114。在图案化掩膜材料以产生蚀刻掩膜后，使用各向异性蚀刻剂来选择性移除电介质材料166的暴露部分，以移除移除电介质材料166的暴露部分直到暴露出本地触点148、150及栅极结构110、114的表面，如图7中所示。在蚀刻电介质材料166来提供对应金属互连层的希望图案的空隙沟槽区域168、170、172、174后，以传统方式移除任何剩余的掩膜材料。
现参考图8，在图案化电介质材料166后，通触点制造工艺通过在沟槽区域168、170、172、174中形成导电金属材料继续金属互连层(如金属1)的制造。在一示范实施例中，形成金属层可通过整合沉积覆盖半导体基板102的导电金属材料176，如铜材料，至一厚度，其选择成使得导电金属材料176填补沟槽区域168、170、172、174至到达或超过层内电介质材料166的高度的最小高度(如“齐平”填补或略溢填补)。按照一或更多实施例，导电金属材料176实现为通过在或低于200℃的温度电镀半导体基板102至实质上等于(或略大于)电介质材料166的厚度来沉积的铜。如图8中所示，因在所述层的电介质材料156中的空隙区域158、160、162、164的相对低的纵横比，金属1层的导电金属材料176能够完全填补空隙区域158、160、162、164，同时并行填补沟槽区域168、170、172、174为同样工艺步骤的一部分，以在金属1层与本地触点148、150及栅极结构110、114之间提供提供通触点178、180、182、184。在这方面，如此所使用，应了解为通触点是指设置在各自的空隙区域158、160、162、164内或否则填补各自的空隙区域158、160、162、164以提供至金属互连层的电互连的导电金属材料176的部份。依此方式，通触点178、180、182、184与金属1层整合并在金属1层的导电金属材料176及底层的本地触点148、150及栅极结构110、114之间提供低电阻电连接。
在形成导电金属材料176后，通触点制造工艺可通过执行众所周知的后段制程(BEOL)工艺步骤来以传统方式完成半导体器件结构的制造。例如，通触点制造工艺可继续平坦化金属互连层(例如，通过移除导电金属材料176及/或电介质材料166的部分来获得实质上平面表面)、形成覆盖金属互连层的层间电介质、在层间电介质中形成通孔、形成覆盖层间电介质的另一金属互连层、并且重复这些步骤直到已形成了所有必要的金属互连层。
图9说明按照上述的通触点制造工艺的一种替代实施例形成的器件结构900。在替代实施例中，在先前图5的上下文中所述的形成空隙区域158、160、162、164的步骤后并在先前图6-8的上下文中所述的形成金属互连层前在空隙区域158、160、162、164中形成通触点902、904、906、908。在所述实施例中，形成通触点902、904、906、908是通过整合沉积覆盖半导体基板102的导电材料910至一厚度，其选择成使得导电材料910(例如，铜、钴、或另一合适的金属材料)填补空隙区域158、160、162、164至到达或超过所述层的电介质材料156的厚度的最小高度(例如，“齐平”填补或溢填补)。在形成所述层的导电材料910后，通触点制造工艺通过移除导电材料910的部分继续，来获得实质上平面表面912。在这方面，在整个半导体基板102均匀移除导电材料910直到到达电介质材料156，例如，以和上述类似方式，通过CMP用化学浆研磨导电材料910并当暴露出电介质材料156的上表面时停止。在移除了多余的导电材料910后，通触点制造工艺的替代实施例通过如在图6-8的上下文中所述般形成上覆的金属互连层继续。
简要总结，在本文中所述的制造工艺及半导体器件结构的一项优点在于可使用标准金属化工艺步骤在形成在半导体基板上的晶体管或其它半导体器件与上覆的金属互连层之间提供低电阻的通触点而不需执行额外的沉积及平坦化步骤。例如，因其相对低的纵横比，通触点可形成自金属作为用来制造金属1层的金属的相同金属沉积步骤。此外，因为通触点的纵横比相对低，通触点的电阻相对低并可以二次型的(或圆形)形状、矩形(或椭圆形)形状、或另外合适的几何形状形成通触点。
虽已经在先前的详细说明中提出至少一示范实施例，应了解到存在大量的变化。也应了解到在本文中所述的示范实施例不意图以任何方式限制权利要求的标的物的范围、适用性、或组态。相反，先前的详细说明将提供熟悉此技艺人士实施所述的实施例的方便指南。应了解到可在组件的功能及配置中做出各种改变而不脱离权利要求所界定的范围，其包括已知的对等者以及在申请此专利申请书时可预见的对等者。

Claims (20)

1.一种制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法，所述方法包含：
形成覆盖所述的掺杂区域122的第一层的电介质材料138,140；
在所述的第一层的电介质材料138,140中形成导电触点152，所述导电触点152覆盖并电连接所述的掺杂区域122；
形成覆盖所述的栅极结构110、所述的导电触点152、及所述的第一层的电介质材料138,140的第二层的电介质材料156；
通过在所述的第二层的电介质材料156同时蚀刻触点开口158和栅极开口162以暴露所述的导电触点152和所述的栅极结构110，其中，所述的触点开口158暴露所述的导电触点152，具有等于或小于一的纵横比，以及具有实质上等于触点宽度的触点开口宽度，且其中，所述的栅极开口162暴露所述的栅极结构110，具有等于或小于一的纵横比，且具有实质上等于所述的栅极结构的宽度的栅极开口宽度；
在覆盖所述的导电触点152的所述第二层156中形成第一空隙区域180；
形成覆盖所述的第二层156的第三层的电介质材料166；
在所述第三层166中形成第二空隙区域170，所述第二空隙区域170的至少一部分覆盖所述第一空隙区域180的至少一部分；以及
在所述的第二空隙区域170中形成导电材料176，所述的导电材料176填补所述的第一空隙区域180以接触所述的导电触点152。
2.如权利要求1所述的制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法，其中形成所述的第三层包含在形成所述第一空隙区域180后形成所述的第三层166。
3.如权利要求1所述的制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法，其中所述的第一空隙区域的纵横比小于一。
4.如权利要求1所述的制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法，其中所述的第二层的厚度小于50nm。
5.如权利要求1所述的制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法，其中：
形成所述的第三层的电介质材料包含沉积第一金属互连层的层内电介质；以及
形成所述的导电材料包含在所述的第二空隙区域中沉积所述的第一金属互连层的导电金属材料。
6.如权利要求1所述的制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法，其中形成所述的导电材料包含在所述的第二空隙区域中形成铜材料。
7.如权利要求6所述的制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法，其中形成所述的导电触点包含：
移除覆盖所述的掺杂区域的所述的第一层的电介质材料的一部分以形成第三空隙区域；以及
在所述的第三空隙区域中形成第二导电材料。
8.如权利要求7所述的制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法，进一步包含在形成所述的第一层的电介质材料前在所述的掺杂区域上形成触点区域，所述的触点区域由所述的第三空隙区域暴露出来，其中形成所述的第二导电材料包含在所述的第三空隙区域中沉积钨材料，所述的钨材料接触所述的触点区域并且在所述的铜材料与所述的触点区域之间提供电连接。
9.如权利要求7所述的制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法，进一步包含在形成所述的第二层的电介质材料前平坦化所述的第二导电材料以获得与所述的栅极结构对齐的平面表面，其中平坦化所述的第二导电材料造成所述的导电触点的高度实质上等于所述栅极结构的高度。
10.如权利要求9所述的制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法，其中：
形成所述的第二层包含整合沉积覆盖所述的平面表面的氮化物材料；以及
形成所述的第三层包含在形成所述的第一空隙区域后整合沉积覆盖所述的氮化物材料的一层氧化物材料。
11.一种制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法，所述方法包含：
形成覆盖所述的栅极结构及所述的掺杂区域的第一层的电介质材料；
在覆盖所述的掺杂区域的所述的第一层的电介质材料中形成第一空隙区域；
在所述的第一空隙区域中形成第一导电材料，形成在所述的第一空隙区域中的所述的第一导电材料电连接至所述的掺杂区域；
形成覆盖所述的栅极结构、形成在所述的第一空隙区域中的所述的第一导电材料、及所述的第一层的电介质材料的第二层的电介质材料；
在覆盖形成在所述的第一空隙区域中的所述的第一导电材料的所述的第二层中形成第二空隙区域；
同时地在覆盖所述的栅极结构的第二层的电介质材料中形成栅极开口以及在该第二层的电介质材料中触点开口，其中，所述的触点开口具有等于或小于一的纵横比，且其中，所述的栅极开口具有等于或小于一的纵横比；
形成覆盖所述的第二层的金属互连层；以及
在所述的第二空隙区域中形成第二导电材料以透过形成在所述的第一空隙区域中的所述的第一导电材料在所述的金属互连层与所述的掺杂区域之间提供电连接。
12.如权利要求11所述的制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法，其中：
形成所述的金属互连层包含形成覆盖所述的第二层的电介质材料的导电金属材料；以及
在所述的第二空隙区域中形成所述的第二导电材料包含在所述的第二空隙区域中形成所述的导电金属材料。
13.如权利要求12所述的制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法，其中形成所述的第二空隙区域包含形成具有纵横比小于一的所述的第二空隙区域并且在形成所述的金属互连层前暴露形成在所述的第一空隙区域中的所述的第一导电材料。
14.如权利要求12所述的制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法，其中形成所述的金属互连层进一步包含：
在形成所述第二空隙区域后形成第三层的电介质材料；以及
在形成所述导电金属材料前移除所述第三层的电介质材料的一部分以形成覆盖所述第二空隙区域的第三空隙区域，其中形成所述第二导电材料包含在所述第二空隙区域及所述第三空隙区域中并行形成所述导电金属材料。
15.如权利要求11所述的制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法，进一步包含在形成所述的第一空隙区域前平坦化所述的第一层的电介质材料以获得与所述的栅极结构对齐的平面表面。
16.如权利要求15所述的制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法，其中在所述第一空隙区域中形成所述第一导电材料包含：
整合沉积覆盖所述平面表面的所述第一导电材料；以及
在形成所述第二层的电介质材料前平坦化所述第一导电材料以获得与所述栅极结构对齐的第二平面表面。
17.如权利要求16所述的制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法，其中形成所述第二层的电介质材料包含整合沉积覆盖所述第二平面表面的所述第二层的电介质材料至小于约50nm的厚度。
18.如权利要求17所述的制造包括覆盖半导体基板的栅极结构及形成在所述的半导体基板中相邻所述的栅极结构的掺杂区域的器件的方法，其中形成所述金属互连层包含：
在形成所述第二空隙区域后整合沉积第三层的电介质材料；
在覆盖所述第二空隙区域的至少一部分的所述第三层的电介质材料中形成第三空隙区域；以及
整合沉积覆盖所述第三层的电介质材料的导电金属材料，所述导电金属材料并行填补所述第二空隙区域及所述第三空隙区域以在所述第二空隙区域中形成所述第二导电材料。
19.一种半导体器件，包含：
半导体基板；
覆盖所述半导体基板的栅极结构；
在所述半导体基板中接近所述栅极结构的掺杂区域；
覆盖所述掺杂区域的导电触点，所述导电触点具有实质上等于所述栅极结构的高度的高度；
设置在所述导电触点与所述栅极结构之间的第一电介质材料；
覆盖所述第一电介质材料及所述栅极结构的第二电介质材料；
在所述第二电介质材料中的触点开口和栅极开口，其中，所述的触点开口暴露所述的导电触点，具有等于或小于一的纵横比，以及具有实质上等于触点宽度的触点开口宽度，且其中，所述的栅极开口暴露所述的栅极结构，具有等于或小于一的纵横比，且具有实质上等于所述的栅极结构的宽度的栅极开口宽度；以及
覆盖所述第二电介质材料的金属互连层，所述金属互连层包含导电金属材料，其中所述导电金属材料的至少一部分是形成在覆盖所述导电触点的所述第二电介质材料内，所述导电金属材料具有接触所述导电触点的通触点，且所述通触点具有小于或等于一的纵横比，以在所述金属互连层与所述掺杂区域之间产生电连接。
20.如权利要求19所述的半导体器件，其中所述第二电介质材料的厚度小于50nm。
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