TWI462188B - 具有通觸點的半導體裝置及相關的製造方法 - Google Patents

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Description

具有通觸點的半導體裝置及相關的製造方法
標的物之實施例一般涉及到半導體裝置結構和相關的製造方法，尤其涉及到形成在上覆的金屬互連層與形成在底層的半導體基板上的裝置結構之間的通觸點。
電晶體(如金屬氧化物半導體場效應電晶體(MOSFET))為半導體裝置之絕大多數的核心建置區塊。一些半導體裝置，如高性能處理器設備，可包括數百萬個電晶體。對於這樣的裝置，降低電晶體的大小，從而提高電晶體密度，傳統上一直為半導體製造業中的高度優先事項。當電晶體的大小及間距減少，電晶體和互連的金屬層之間的電觸點的維度限制也隨之減少。因此，難以準確且可重覆形成低電阻電觸點。
提供一種製造半導體裝置結構的方法。該方法涉及形成覆蓋形成在半導體基板中相鄰閘極結構的摻雜區域的第一層電介質材料，並在第一層的電介質材料中形成導電觸點，其覆蓋並電連接至摻雜區域。該方法通過形成覆蓋閘極結構、導電觸點、及第一層的電介質材料的第二層的電介質材料、在覆蓋導電觸點的第二層中形成第一空隙區域、形成覆蓋第二層的第三層的電介質材料、以及在第三層中形成第二空隙區域來繼續。第二空隙區域的至少一部分覆蓋第一空隙區域的至少一部分。該方法通過在第二空 隙區域中形成也填補第一空隙區域以接觸導電觸點的導電材料來繼續。
在另一實施例中，提供一種製造包括覆蓋半導體基板的閘極結構及形成在該半導體基板中相鄰該閘極結構的摻雜區域的裝置的方法。該方法涉及下列步驟：形成覆蓋該閘極結構及該摻雜區域的第一層的電介質材料、在覆蓋該摻雜區域的該第一層的電介質材料中形成第一空隙區域、以及在該第一空隙區域中形成第一導電材料，其中形成在該第一空隙區域中的該第一導電材料電連接至該摻雜區域。該方法通過形成覆蓋該閘極結構、形成在該第一空隙區域中的該第一導電材料、及該第一層的電介質材料的第二層的電介質材料、在覆蓋形成在該第一空隙區域中的該第一導電材料的該第二層中形成第二空隙區域、形成覆蓋該第二層的金屬互連層、以及在該第二空隙區域中形成第二導電材料以透過形成在該第一空隙區域中的該第一導電材料在該金屬互連層與該摻雜區域之間提供電連接來繼續。
在另一實施例中，提供一種半導體裝置。該裝置包括半導體基板、覆蓋該半導體基板的閘極結構、在該半導體基板中接近該閘極結構的摻雜區域、以及覆蓋該摻雜區域的導電觸點。該導電觸點具有實質上等於該閘極結構的高度的高度。第一電介質材料是設置在該導電觸點與該閘極結構之間。第二電介質材料覆蓋該第一電介質材料及該閘極結構，以及金屬互連層覆蓋該第二電介質材料。該金屬 互連層包括導電金屬材料，其中該導電金屬材料的至少一部分是形成在覆蓋該導電觸點的該第二電介質材料內，以接觸該導電觸點並在該金屬互連層與該摻雜區域之間產生電連接。
提供此總結以用簡單的形式介紹選擇的概念，其在詳細說明中進一步敍述。此總結不意圖識別申請專利範圍的標的物的主要特徵或必要特徵，也不意圖用來幫助判斷申請專利範圍的標的物的範圍。
下面詳細說明僅僅是說明性質的，不是為了限制標的物或這種實施例的應用和使用。本文中所使用的詞“示範性”意味著“作為範例、實例、或例證。”在此該任何實施不一定要作為比其他實施更佳或更有利的解釋。此外，不意圖受限於在先前的技術領域、背景、簡要介紹或以下的詳細說明中提出的任何明示或暗示的理論。
第1-8圖說明裝置結構100及製造裝置結構100的相關過程步驟，具有在如電晶體的半導體裝置之間的導電電觸點(也在此稱為通觸點)，以及相鄰金屬互連層(如金屬層1或金屬1)。半導體裝置的製造中的各個步驟是衆所周知的，因此，為了簡潔，許多傳統的步驟將只在此簡要提及或完全忽略而不提供詳細的工藝細節。
現參考第1圖，在執行前段製程(FEOL)的加工步驟後開始通觸點製造工藝來以傳統方式在由如含矽材料的半導體材料所組成的基板102上製造一個或更多個半導體裝置 結構。例如，可形成FEOL工藝步驟以在半導體基板102上製造多個電晶體結構104、106、108。在該實施例中，每一電晶體結構104、106、108包括覆蓋半導體基板102之閘極結構110、112、114，其作用為各自的電晶體結構104、106、108的閘極電極。可使用傳統閘極堆疊模組或任何衆所周知的工藝步驟來產生閘極結構110、112、114。實際上，每一閘極結構結構110、112、114通常包括覆蓋半導體基板102的至少一層的電介質材料116，以及覆蓋電介質材料116的至少一層的導電材料118。應瞭解到在實際的實施例中針對閘極結構可利用材料的各種數量、結合、及/或配置。另外，標的物不意圖限於閘極結構的任何特定數量。在該實施例中，每一電晶體結構104、106、108亦包括形成在半導體基板102中在其之各自閘極結構110、112、114旁的間隔開來的摻雜區域120、122、124、126。在示範實施例中，摻雜區域120、122、124、126為在此交替稱為源極/汲極區域。應理解到雖第1圖描述了源極/汲極區域為與相鄰的電晶體結構之源極/汲極區域整體成形或續連，標的物不意圖限於源極/汲極區域的任何特定配置。在示範實施例中，摻雜區域120、122、124、126包括形成在其上表面上的觸點區域128、130、132、134以促進在電晶體結構104、106、108的源極/汲極區域120、122、124、126與相鄰金屬互連層之間的電連接，於下更詳細說明。觸點區域128、130、132、134可以傳統方式實現為形成在源極/汲極區域120、122、124、126的暴露上表面上 的金屬矽化物層。雖未說明，在一些實施例中，觸點區域亦可形成在導電閘極材料118的上表面上，這為此技藝中所知。
仍參考第1圖，在一個示範實施例中，通過形成覆蓋電晶體結構104、106、108的第一層的電介質材料138並且形成覆蓋第一層的電介質材料138的第二層的電介質材料140來開始通觸點製造工藝，產生第1圖的裝置結構100。在一個示範實施例中，第一層的電介質材料138實現為氮化物材料的層，如氮化矽，其共形沈積覆蓋電晶體結構104、106、108至範圍在從約10納米(nm)至約50nm的厚度，例如，通過在小於約500℃的溫度的化學氣相沈積(CVD)。在一個示範實施例中，第二層的電介質材料140實現為氮化物材料的層，如二氧化矽，其共形沈積覆蓋第一層的電介質材料138至一厚度，選擇成使氧化物材料140填補閘極結構110、112、114之間的任何間隙至達到或超過閘極結構110、112、114的高度的最小高度，或換句話說，氧化物材料138大於或等於閘極結構110、112、114的高度與該層的氮化物材料138之間的差。例如，通過在小於約500℃的溫度的CVD或原子層沈積(ALD)直到完全填滿閘極結構110、112、114之間的任何間隙至高於閘極結構110、112、114的高度。如下文更詳細描述，氮化物層138作用為當蝕刻氧化物材料140時的止蝕刻層以形成空隙區域(或孔)以形成至源極/汲極120、122、124、126的本地觸點。
在形成電介質層138、140後，在該實施例中，通觸點製造工藝通過移除部份的電介質層138、140繼續以獲得實質上平坦表面142，其與閘極結構110、112、114的上表面對齊，造成第1圖所示的裝置結構100。在一個示範實施例中，製造工藝平坦化電介質層138、140以均勻移除整個半導體基板102的部份的電介質層138、140直到到達閘極結構110、112、114的導電閘極材料118。換句話說，通觸點製造工藝在當暴露出閘極結構110、112、114的上表面時停止平坦化電介質層138、140。按照一實施例，使用化學機械平坦化(CMP)來基於電介質層138、140的厚度以化學漿研磨電介質層138、140預定的時間量，使得當暴露出閘極結構110、112、114的上表面時CMP停止。亦可利用替代端點檢測技術來判斷何時停止CMP過程，或可使用替代的平坦化技術來獲得與閘極結構110、112、114的上表面對齊的實質上平坦表面142。
現參考第2圖，在一個示範實施例中，在平坦化步驟後，通觸點製造工藝通過選擇性移除部分的電介質層138、140繼續以在電介質層138、140內產生空隙區域144、146(或孔)。空隙區域144、146界定後續形成在其中的本地觸點的橫向尺寸，如第3圖的上下文中所述。在一個示範實施例中，通觸點製造工藝形成覆蓋平坦表面142的掩膜(如光阻材料、氮化物材料、或類似)，並且選擇性移除部分的掩膜材料(如使用光刻或合適的蝕刻劑化學)來界定掩膜，其暴露出覆蓋源極/汲極區域122、124的部分的電介質材 料138、140，其後續將被移除以產生空隙區域144、146，同時完好留下覆蓋閘極結構110、112、114的掩膜材料的部份。在一個示範實施例中，相鄰閘極結構110、112、114的電介質材料138、140的部份受到掩膜材料保護以將後續形成的本地觸點自相鄰的閘極結構110、112、114電隔離。
在圖案化掩膜材料後，通觸點製造工藝通過使用經圖案化掩膜材料作為蝕刻掩膜以選擇性移除部分的電介質材料138、140繼續。在一個示範實施例中，使用止於電介質材料138的層的各向異性(或定向)蝕刻工藝來移除電介質材料140的暴露部分。例如，可通過使用各向異性蝕刻劑化學的基於等離子的化學活性離子蝕刻(RIE)來各向異性蝕刻二氧化矽(如電介質材料140)的暴露部分，該各向異性蝕刻劑化學例如為對氮化物材料(如電介質材料138)有選擇性的基於氟碳的等離子化學。剩餘的掩膜材料在移除電介質材料140的暴露部份的同時，防止各向異性蝕刻工藝移除在掩膜材料底下的電介質材料140的部份。在一個示範實施例中，蝕刻電介質材料140直到暴露出底層的電介質材料138。在這方面，用來蝕刻電介質材料140的蝕刻劑化學或蝕刻條件不以同樣速率蝕刻底層的電介質材料138，使底層的電介質材料138作為止蝕刻。在一實施例中，在移除電介質材料140的暴露部分後，使用各向異性蝕刻劑來移除電介質材料138的暴露部分直到空隙區域144、146暴露出觸點區域130、132。掩膜材料較佳抗各向異性蝕刻劑化學及/或具有一厚度，使得底層的電介質材料 138、140及/或導電材料118的上表面在蝕刻工藝步驟期間不會暴露出來。在移除電介質材料138的暴露部分以形成空隙區域144、146後，製造工藝通過以傳統方式移除任何剩餘的掩膜材料繼續。應理解到在替代實施例中，可使用單一蝕刻劑作為單一蝕刻工藝步驟來移除電介質材料138、140。在一個示範實施例中，空隙區域144、146與相鄰的閘極結構110、112、114通過剩餘的電介質材料138、140分開約10nm以將後續形成的本地觸點自相鄰的閘極結構110、112、114電隔離。
現參考第3圖，在產生空隙區域144、146後，通觸點製造工藝通過在空隙區域144、146中形成本地觸點148、150繼續。在這方面，本地觸點148、150實現為導電材料152，其提供至觸點區域130、132及源極/汲極區域122、124的電連接。優選地通過覆蓋半導體基板102上共形沈積導電材料152，如鎢材料，形成本地觸點148、150至一厚度，其選擇成使導電材料152填補空隙區域144、146至達到或超過閘極結構110、112、114的高度的最小高度(如“齊平式”填補或溢填補)。在一個示範實施例中，通過在小於約500℃的溫度的CVD或ALD共形沈積鎢來形成本地觸點148、150至實質上等於或略大於閘極結構110、112、114的高度的厚度。在這方面，鎢材料能完全填補空隙區域144、146而不擴散到半導體基板102及/或觸點區域130、132。在形成該層的導電材料152後，通觸點製造工藝通過平坦化裝置結構100繼續以移除不填補空隙區域 144、146的導電材料152的部份以獲得與閘極結構110、112、114的上表面對齊的實質上平坦表面154。在這方面，在整個裝置結構100均勻移除導電材料152直到到達閘極結構110、112、114的導電材料118，例如，以和上述類似方式，通過CMP用化學漿研磨導電材料152並當暴露出閘極結構110、112、114的上表面時停止。
現參考第4圖，在一個示範實施例中，在形成本地觸點148、150後，通觸點製造工藝通過形成覆蓋本地觸點148、150的一層電介質材料156繼續。在一個示範實施例中，該層的電介質材料156實現為一層氮化物材料，如氮化矽，其通過低於500℃的溫度共形沈積覆蓋半導體基板102至小於約50nm的厚度。
現參考第5圖，在一個示範實施例中，在形成該層的電介質材料156後，通觸點製造工藝通過選擇性移除部分的電介質材料156繼續以在該層的電介質材料156內產生空隙區域158、160(或孔)以界定後續形成在空隙區域158、160中的通觸點的橫向尺寸。在這方面，形成空隙區域158、160使得空隙區域158、160的至少一部分重疊或否則覆蓋本地觸點148、150。優選地，空隙區域158、160與本地觸點148、150對齊或否則相關於本地觸點148、150為置中。如上述，形成空隙區域158、160可通過形成覆蓋電介質材料156的一層掩膜材料(如光阻材料、硬掩膜材料、或類似)，選擇性移除掩膜材料的部份(如使用光刻或合適的蝕刻劑化學)來界定暴露出覆蓋本地觸點148、150 的電介質材料156的部分，並使用各向異性蝕刻劑化學選擇性移除電介質材料156的暴露部份以暴露出本地觸點148、150。在一個示範實施例中，在蝕刻電介質材料156前，還圖案化掩膜材料以暴露出覆蓋閘極結構110、114的電介質材料156的部份，以允許與空隙區域158、160並行(例如，同時以作為同樣蝕刻步驟的一部分)形成覆蓋閘極結構110、114的空隙區域162、164。在產生空隙區域158、160、162、164後，可以傳統方式移除任何剩餘的掩膜材料，產生第5圖之裝置結構100。
如在第8圖的上下文中於下更詳細敍述，空隙區域158、160、162、164界定提供本地觸點148、150及/或閘極結構110、114與上覆的金屬層之間的互連的後續形成的通觸點的水平(或橫向)尺寸。在一個示範實施例中，空隙區域158、160、162、164的縱橫比，也就是，空隙區域158、160、162、164的垂直尺寸(或高度)與空隙區域158、160、162、164的水平(或橫向)尺寸的比小於或等於1，以提供對空隙區域158、160、162、164的關鍵尺寸(即空隙區域158、160、162、164的最大水平或橫向尺寸)的經改善的控制，同時以減少的時間蝕刻電介質材料156。在這方面，按照一個或更多個實施例，空隙區域158、160的關鍵尺寸大於電介質材料156的厚度(如，大於50nm)。空隙區域158、160、162、164的縱橫比小於或等於1(例如，因電介質材料156的相對薄度所致)的結果為後續相對容易填補空隙區域158、160、162、164，並且據此，可由導 電金屬材料填補，如銅，以提供在上覆的金屬層與本地觸點148、150及/或閘極結構110、114之間的相對低電阻電連接。
現參考第6-8圖，在一個示範實施例中，在電介質材料156中形成空隙區域158、160、162、164後，通觸點製造工藝通過形成覆蓋半導體基板102的金屬互連層繼續。在這方面，金屬互連層實現為最接近或否則相鄰形成在半導體基板102上的半導體裝置104、106、108的第一金屬層(如金屬1)。在一個示範實施例中，通觸點製造工藝通過共形沈積覆蓋第5圖的裝置結構100的一層電介質材料166，如二氧化矽或另外合適的氧化物材料，形成金屬互連層。造成第6圖所示的裝置結構100。在這方面，該層的電介質材料166作用為金屬互連層的層內電介質。在一個示範實施例中，例如通過在或低於400℃的溫度的CVD，共形沈積覆蓋半導體基板102的電介質材料166至大於約100nm的厚度。
現參考第7圖，在形成電介質材料166後，通觸點製造工藝通過選擇性移除電介質材料166的部分繼續，用傳統方式來產生對應將由金屬互連層(如金屬1)提供的圖案、路由、及/或層間互連的空隙溝槽區域168、170、172、174。例如，可形成覆蓋電介質材料166的一層掩膜材料(如光阻材料、氮化物材料、或類似)，並可後續移除掩膜材料的部份(如使用光刻或合適的蝕刻劑化學)以界定金屬互連層的金屬的圖案。在一個示範實施例中，掩膜暴露出覆蓋 本地觸點148、150及閘極結構110、114的電介質材料166的至少一部分，使後續形成的溝槽區域168、170、172、174的至少一部分覆蓋或重疊空隙區域158、160、162、164以提供管道給金屬互連層的金屬來接觸本地觸點148、150及閘極結構110、114。在圖案化掩膜材料以產生蝕刻掩膜後，使用各向異性蝕刻劑來選擇性移除電介質材料166的暴露部分，以移除移除電介質材料166的暴露部分直到暴露出本地觸點148、150及閘極結構110、114的表面，如第7圖中所示。在蝕刻電介質材料166來提供對應金屬互連層的希望圖案的空隙溝槽區域168、170、172、174後，以傳統方式移除任何剩餘的掩膜材料。
現參考第8圖，在圖案化電介質材料166後，通觸點製造工藝通過在溝槽區域168、170、172、174中形成導電金屬材料繼續金屬互連層(如金屬1)的製造。在一個示範實施例中，形成金屬層可通過共形沈積覆蓋半導體基板102的導電金屬材料176(如銅材料)至一厚度，其選擇成使得導電金屬材料176填補溝槽區域168、170、172、174至到達或超過層內電介質材料166的高度的最小高度(如“齊平”填補或略溢填補)。按照一個或更多個實施例，導電金屬材料176實現為通過在或低於200℃的溫度電鍍半導體基板102至實質上等於(或略大於)電介質材料166的厚度來沈積的銅。如第8圖中所示，因在該層的電介質材料156中的空隙區域158、160、162、164的相對低的縱橫比，金屬1層的導電金屬材料176能夠完全填補空隙區域 158、160、162、164，同時並行填補溝槽區域168、170、172、174為同樣工藝步驟的一部分，以在金屬1層與本地觸點148、150及閘極結構110、114之間提供提供通觸點178、180、182、184。在這方面，如此所使用，應瞭解為通觸點是指設置在各自的空隙區域158、160、162、164內或否則填補各自的空隙區域158、160、162、164以提供至金屬互連層的電互連的導電金屬材料176的部份。依此方式，通觸點178、180、182、184與金屬1層共形並在金屬1層的導電金屬材料176及底層的本地觸點148、150及閘極結構110、114之間提供低電阻電連接。
在形成導電金屬材料176後，通觸點製造工藝可通過執行衆所周知的後段製程(BEOL)工藝步驟來以傳統方式完成半導體裝置結構的製造。例如，通觸點製造工藝可繼續平坦化金屬互連層(例如，通過移除導電金屬材料176及/或電介質材料166的部分來獲得實質上平坦表面)、形成覆蓋金屬互連層的層間電介質、在層間電介質中形成通孔、形成覆蓋層間電介質的另一金屬互連層、並且重覆這些步驟直到已形成了所有必要的金屬互連層。
第9圖說明按照上述的通觸點製造工藝的一種替代實施例形成的裝置結構900。在替代實施例中，在先前第5圖的上下文中該形成空隙區域158、160、162、164的步驟後並在先前第6-8圖的上下文中該形成金屬互連層前在空隙區域158、160、162、164中形成通觸點902、904、906、908。在該實施例中，形成通觸點902、904、906、908是 通過共形沈積覆蓋半導體基板102的導電材料910至一厚度，其選擇成使得導電材料910(例如，銅、鈷、或另一合適的金屬材料)填補空隙區域158、160、162、164至到達或超過該層的電介質材料156的厚度的最小高度(例如，“齊平”填補或溢填補)。在形成該層的導電材料910後，通觸點製造工藝通過移除導電材料910的部分繼續，來獲得實質上平坦表面912。在這方面，在整個半導體基板102均勻移除導電材料910直到到達電介質材料156，例如，以和上述類似方式，通過CMP用化學漿研磨導電材料910並當暴露出電介質材料156的上表面時停止。在移除了多餘的導電材料910後，通觸點製造工藝的替代實施例通過如在第6-8圖的上下文中該般形成上覆的金屬互連層繼續。
簡要總結，在本文中該製造工藝及半導體裝置結構的一項優點在於可使用標準金屬化工藝步驟在形成在半導體基板上的電晶體或其他半導體裝置與上覆的金屬互連層之間提供低電阻的通觸點而不需執行額外的沈積及平坦化步驟。例如，因其相對低的縱橫比，通觸點可形成自金屬作為用來製造金屬1層的金屬的相同金屬沈積步驟。此外，因為通觸點的縱橫比相對低，通觸點的電阻相對低並可以正方形(或圓形)形狀、矩形(或橢圓形)形狀、或另外合適的幾何形狀形成通觸點。
雖已經在先前的詳細說明中提出至少一個示範實施例，應瞭解到存在大量的變化。也應瞭解到在本文中該示範實 施例不意圖以任何方式限制申請專利範圍的標的物的範圍、適用性、或組態。相反地，先前的詳細說明將提供熟悉此技藝人士實施該實施例的方便指南。應瞭解到可在元件的功能及配置中做出各種改變而不脫離申請專利範圍所界定的範圍，其包括已知的對等者以及在提出此專利申請書時可預見的對等者。
100、900‧‧‧裝置結構
102‧‧‧基板
104、106、108‧‧‧電晶體結構
110、112、114‧‧‧閘極結構
116、138、140、156、166‧‧‧電介質材料
118、152、910‧‧‧導電材料
120、122、124、126‧‧‧摻雜區域
128、130、132、134‧‧‧觸點區域
142、154、912‧‧‧平坦表面
144、146、158、160、162、164‧‧‧空隙區域
148、150‧‧‧本地觸點
168、170、172、174‧‧‧溝槽區域
176‧‧‧導電金屬材料
178、180、182、184、902、904、906、908‧‧‧通觸點
可通過參考詳細描述及權利要求並且當結合下圖考慮時得出標的物之較完整的理解，其中相似參考號碼是指整個圖中相似的元件。
第1-8圖是在示範實施說明中的裝置結構及製造裝置結構的方法的剖面圖；以及第9圖是說明按照一實施例的裝置結構及製造裝置結構的相關方法的剖面圖。
102‧‧‧基板
104、106、108‧‧‧電晶體結構
110、112、114‧‧‧閘極結構
116、138、140、156‧‧‧電介質材料
118、152、910‧‧‧導電材料
120、122、124、126‧‧‧摻雜區域
128、130、132、134‧‧‧觸點區域
148、150‧‧‧本地觸點
900‧‧‧裝置結構
902、904、906、908‧‧‧通觸點
912‧‧‧平坦表面

Claims (20)

  1. 一種製造包括覆蓋半導體基板的閘極結構及形成在該半導體基板中相鄰該閘極結構的摻雜區域的裝置的方法，該方法包含：形成覆蓋該摻雜區域的第一層的電介質材料；在該第一層的電介質材料中形成導電觸點，該導電觸點覆蓋並電連接該摻雜區域；形成覆蓋該閘極結構、該導電觸點、及該第一層的電介質材料的第二層的電介質材料；在覆蓋該導電觸點的該第二層中形成第一空隙區域；形成覆蓋該第二層的第三層的電介質材料；在該第三層中形成第二空隙區域，該第二空隙區域的至少一部分覆蓋該第一空隙區域的至少一部分；在該第二空隙區域中形成導電材料，該導電材料填補該第一空隙區域以接觸該導電觸點；以及形成金屬互連層於該第三層的電介質材料上，其中該金屬互連層填補該第二空隙區域與該第一空隙區域以接觸該導電觸點及該閘極結構。
  2. 如申請專利範圍第1項所述之方法，其中形成該第三層包含在形成該第一空隙區域後形成該第三層。
  3. 如申請專利範圍第1項所述之方法，其中該第一空隙區域的縱橫比小於1。
  4. 如申請專利範圍第1項所述之方法，其中該第二層的厚度小於50nm。
  5. 如申請專利範圍第1項所述之方法，其中：形成該第三層的電介質材料包含沈積第一金屬互連層的層內電介質；以及形成該導電材料包含在該第二空隙區域中沈積該第一金屬互連層的導電金屬材料。
  6. 如申請專利範圍第1項所述之方法，其中形成該導電材料包含在該第二空隙區域中形成銅材料。
  7. 如申請專利範圍第6項所述之方法，其中形成該導電觸點包含：移除該第一層的電介質材料的覆蓋該摻雜區域的該一部分以形成第三空隙區域；以及在該第三空隙區域中形成第二導電材料。
  8. 如申請專利範圍第7項所述之方法，另包含在形成該第一層的電介質材料前在該摻雜區域上形成觸點區域，該觸點區域由該第三空隙區域暴露出來，其中形成該第二導電材料包含在該第三空隙區域中沈積鎢材料，該鎢材料接觸該觸點區域並且在該銅材料與該觸點區域之間提供電連接。
  9. 如申請專利範圍第7項所述之方法，另包含在形成該第二層的電介質材料前平坦化該第二導電材料以獲得與該閘極結構對齊的平面平坦表面，其中平坦化該第二導電材料造成該導電觸點的高度實質上等於該閘極結構的高度。
  10. 如申請專利範圍第9項所述之方法，其中： 形成該第二層包含共形沈積覆蓋該平坦表面的氮化物材料；以及形成該第三層包含在形成該第一空隙區域後共形沈積覆蓋該氮化物材料的一層氧化物材料。
  11. 一種製造包括覆蓋半導體基板的閘極結構及形成在該半導體基板中相鄰該閘極結構的摻雜區域的裝置的方法，該方法包含：形成覆蓋該閘極結構及該摻雜區域的第一層的電介質材料；在該第一層的電介質材料中形成導電觸點，該導電觸點覆蓋並電連接該摻雜區域；在覆蓋該摻雜區域的該第一層的電介質材料中形成第一空隙區域；在該第一空隙區域中形成第一導電材料，形成在該第一空隙區域中的該第一導電材料電連接至該摻雜區域；形成覆蓋該閘極結構、形成在該第一空隙區域中的該第一導電材料、及該第一層的電介質材料的第二層的電介質材料；形成覆蓋該第二層的第三層的電介質材料；在覆蓋形成在該第一空隙區域中的該第一導電材料的該第二層中形成第二空隙區域；形成覆蓋該第二層的金屬互連層；在該第二空隙區域中形成第二導電材料以透過形成在該第一空隙區域中的該第一導電材料在該金屬互 連層與該摻雜區域之間提供電連接；以及形成金屬互連層於該第三層的電介質材料上，其中該金屬互連層填補該第二空隙區域與該第一空隙區域以接觸該導電觸點及該閘極結構。
  12. 如申請專利範圍第11項所述之方法，其中：形成該金屬互連層包含形成覆蓋該第二層的電介質材料的導電金屬材料；以及在該第二空隙區域中形成該第二導電材料包含在該第二空隙區域中形成該導電金屬材料。
  13. 如申請專利範圍第12項所述之方法，其中形成該第二空隙區域包含形成具有縱橫比小於一的該第二空隙區域並且在形成該金屬互連層前暴露形成在該第一空隙區域中的該第一導電材料。
  14. 如申請專利範圍第12項所述之方法，其中形成該金屬互連層另包含：在形成該第二空隙區域後形成第三層的電介質材料；以及在形成該導電金屬材料前移除該第三層的電介質材料的一部分以形成覆蓋該第二空隙區域的第三空隙區域，其中形成該第二導電材料包含在該第二空隙區域及該第三空隙區域中並行形成該導電金屬材料。
  15. 如申請專利範圍第11項所述之方法，另包含在形成該第一空隙區域前平坦化該第一層的電介質材料以獲得與該閘極結構對齊的平坦表面。
  16. 如申請專利範圍第15項所述之方法，其中在該第一空隙區域中形成該第一導電材料包含：共形沈積覆蓋該平坦表面的該第一導電材料；以及在形成該第二層的電介質材料前平坦化該第一導電材料以獲得與該閘極結構對齊的第二平坦表面。
  17. 如申請專利範圍第16項所述之方法，其中形成該第二層的電介質材料包含共形沈積覆蓋該第二平坦表面的該第二層的電介質材料至小於約50nm的厚度。
  18. 如申請專利範圍第17項所述之方法，其中形成該金屬互連層包含：在形成該第二空隙區域後共形沈積第三層的電介質材料；在覆蓋該第二空隙區域的至少一部分的該第三層的電介質材料中形成第三空隙區域；以及共形沈積覆蓋該第三層的電介質材料的導電金屬材料，該導電金屬材料並行填補該第二空隙區域及該第三空隙區域以在該第二空隙區域中形成該第二導電材料。
  19. 一種半導體裝置，包含：半導體基板；覆蓋該半導體基板的閘極結構；在該半導體基板中接近該閘極結構的摻雜區域；覆蓋該摻雜區域的導電觸點，該導電觸點具有實質上等於該閘極結構的高度的高度； 設置在該導電觸點與該閘極結構之間的第一電介質材料；覆蓋該第一電介質材料及該閘極結構的第二電介質材料；在覆蓋該導電觸點的該第二層中形成第一空隙區域；形成覆蓋該第二層的第三層的電介質材料；在該第三層中形成第二空隙區域，該第二空隙區域的至少一部分覆蓋該第一空隙區域的至少一部分；以及覆蓋該第二電介質材料的金屬互連層，該金屬互連層包含導電金屬材料，其中該導電金屬材料的至少一部分是形成在覆蓋該導電觸點的該第二電介質材料內，該導電金屬材料接觸該導電觸點以在該金屬互連層與該摻雜區域之間產生電連接，其中該金屬互連層填補該第二空隙區域與該第一空隙區域以接觸該導電觸點及該閘極結構。
  20. 如申請專利範圍第19項所述之半導體裝置，其中該第二電介質材料的厚度小於50nm。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8507375B1 (en) * 2012-02-02 2013-08-13 GlobalFoundries, Inc. Alignment tolerant semiconductor contact and method
US9153483B2 (en) 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9397004B2 (en) * 2014-01-27 2016-07-19 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits with simultaneous formation of local contact openings
US9640444B2 (en) * 2014-07-23 2017-05-02 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9412659B1 (en) * 2015-01-29 2016-08-09 Globalfoundries Inc. Semiconductor structure having source/drain gouging immunity
US10153351B2 (en) * 2016-01-29 2018-12-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10510851B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
US10867842B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for shrinking openings in forming integrated circuits
US11482495B2 (en) * 2018-11-30 2022-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor arrangement and method for making
KR20210111396A (ko) 2020-03-02 2021-09-13 삼성전자주식회사 반도체 소자 및 그의 제조 방법
CN113555437A (zh) * 2020-04-26 2021-10-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287961B1 (en) * 1999-01-04 2001-09-11 Taiwan Semiconductor Manufacturing Company Dual damascene patterned conductor layer formation method without etch stop layer
US6479380B2 (en) * 2000-05-25 2002-11-12 Hitachi, Ltd. Semiconductor device and manufacturing method thereof
US20030077896A1 (en) * 1999-03-31 2003-04-24 Masayoshi Saito Method of manufacturing semiconductor integrated circuit device having insulating film formed from liquid substance containning polymer of silicon, oxygen, and hydrogen
US20070099414A1 (en) * 2005-10-31 2007-05-03 Kai Frohberg Semiconductor device comprising a contact structure based on copper and tungsten

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3500308B2 (ja) 1997-08-13 2004-02-23 インターナショナル・ビジネス・マシーンズ・コーポレーション 集積回路
TW374946B (en) * 1997-12-03 1999-11-21 United Microelectronics Corp Definition of structure of dielectric layer patterns and the manufacturing method
US6080661A (en) * 1998-05-29 2000-06-27 Philips Electronics North America Corp. Methods for fabricating gate and diffusion contacts in self-aligned contact processes
JP2001077212A (ja) * 1999-08-31 2001-03-23 Toshiba Corp 半導体装置及びその製造方法
KR100341663B1 (ko) * 1999-09-27 2002-06-24 윤종용 사진공정이 감소된 반도체 장치의 비트라인 콘택홀을 형성하는 방법
US6300201B1 (en) * 2000-03-13 2001-10-09 Chartered Semiconductor Manufacturing Ltd. Method to form a high K dielectric gate insulator layer, a metal gate structure, and self-aligned channel regions, post source/drain formation
US6465294B1 (en) * 2001-03-16 2002-10-15 Taiwan Semiconductor Manufacturing Company Self-aligned process for a stacked gate RF MOSFET device
US20030060037A1 (en) * 2001-09-27 2003-03-27 Joseph Wu Method of manufacturing trench conductor line
KR100444306B1 (ko) * 2001-12-31 2004-08-16 주식회사 하이닉스반도체 반도체소자의 제조방법
US6743712B2 (en) * 2002-07-12 2004-06-01 Intel Corporation Method of making a semiconductor device by forming a masking layer with a tapered etch profile
JP2004095611A (ja) * 2002-08-29 2004-03-25 Fujitsu Ltd 半導体装置およびその製造方法
US6673718B1 (en) 2002-11-27 2004-01-06 Samsung Electronics Co., Ltd. Methods for forming aluminum metal wirings
TWI250558B (en) * 2003-10-23 2006-03-01 Hynix Semiconductor Inc Method for fabricating semiconductor device with fine patterns
KR100562675B1 (ko) * 2003-11-04 2006-03-20 주식회사 하이닉스반도체 반도체 소자의 제조방법
TWI242797B (en) * 2004-06-01 2005-11-01 Nanya Technology Corp Method for forming self-aligned contact of semiconductor device
JP2006019480A (ja) * 2004-07-01 2006-01-19 Nec Electronics Corp 半導体装置の製造方法
KR100621630B1 (ko) * 2004-08-25 2006-09-19 삼성전자주식회사 이종 금속을 이용하는 다마신 공정
KR100630749B1 (ko) * 2005-05-20 2006-10-02 삼성전자주식회사 반도체 소자의 제조방법
US20070099360A1 (en) * 2005-11-03 2007-05-03 International Business Machines Corporation Integrated circuits having strained channel field effect transistors and methods of making
US7960838B2 (en) * 2005-11-18 2011-06-14 United Microelectronics Corp. Interconnect structure
KR100741882B1 (ko) * 2005-12-29 2007-07-23 동부일렉트로닉스 주식회사 고전압 소자 및 그 제조방법
US7365009B2 (en) * 2006-01-04 2008-04-29 United Microelectronics Corp. Structure of metal interconnect and fabrication method thereof
US20070257323A1 (en) * 2006-05-05 2007-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked contact structure and method of fabricating the same
KR100763514B1 (ko) 2006-06-30 2007-10-04 삼성전자주식회사 반도체 장치의 개구 형성 방법 및 이를 이용한 반도체 장치제조 방법
JP4575400B2 (ja) * 2007-05-08 2010-11-04 株式会社東芝 半導体装置の製造方法
KR100830591B1 (ko) * 2007-06-07 2008-05-22 삼성전자주식회사 개구부들을 포함하는 반도체 소자의 형성 방법
DE102007057682A1 (de) * 2007-11-30 2009-06-04 Advanced Micro Devices, Inc., Sunnyvale Hybridkontaktstruktur mit Kontakt mit kleinem Aspektverhältnis in einem Halbleiterbauelement
JP2009158591A (ja) * 2007-12-25 2009-07-16 Nec Electronics Corp 半導体装置およびその製造方法
JP2010021295A (ja) 2008-07-09 2010-01-28 Nec Electronics Corp 半導体装置およびその製造方法
US8058137B1 (en) * 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US20100308380A1 (en) * 2009-06-05 2010-12-09 International Business Machines Corporation Dual damascene processing for gate conductor and active area to first metal level interconnect structures
JP5671220B2 (ja) * 2009-08-25 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8277674B2 (en) * 2009-12-15 2012-10-02 United Microelectronics Corp. Method of removing post-etch residues

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287961B1 (en) * 1999-01-04 2001-09-11 Taiwan Semiconductor Manufacturing Company Dual damascene patterned conductor layer formation method without etch stop layer
US20030077896A1 (en) * 1999-03-31 2003-04-24 Masayoshi Saito Method of manufacturing semiconductor integrated circuit device having insulating film formed from liquid substance containning polymer of silicon, oxygen, and hydrogen
US6479380B2 (en) * 2000-05-25 2002-11-12 Hitachi, Ltd. Semiconductor device and manufacturing method thereof
US20070099414A1 (en) * 2005-10-31 2007-05-03 Kai Frohberg Semiconductor device comprising a contact structure based on copper and tungsten

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