TW201448116A - 於一積體電路中形成柵欄導體 - Google Patents

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Abstract

一間隔物蝕刻程序在複數個半導體晶粒中產生超窄導電線。該等導電線之次微影圖案化與現有鋁及銅後端處理相容。將一第一介電質沈積至該等半導體晶粒上且在其中形成溝槽。將一導電膜沈積至該第一介電質及溝槽表面上。自該等半導體晶粒之面及該等溝槽之底部移除所有平坦導電膜，從而僅留下在溝槽壁上之導電膜，藉此由其形成「柵欄導體」。此後用絕緣材料填充該等溝槽壁上之該等導電膜之間的間隙。此後移除經絕緣間隙填充物之一頂部部分以曝露該等柵欄導體之頂部。在適當位置處移除該等柵欄導體之部分及周圍絕緣材料以產生包括經隔離柵欄導體之所要導體圖案。

Description

於一積體電路中形成柵欄導體
本發明係關於半導體積體電路(IC)製作，且更特定而言係關於在半導體晶粒(例如，積體電路晶粒)之製作期間在其中形成導電線之次微影圖案。
可用之微影程序已限制用於一半導體晶粒中之主動元件(例如，電晶體)之互連之經圖案化導電線之大小之減小。隨著由形成半導體晶粒上之電晶體之微影遮蔽程序之改良引起之此等電晶體的數目增加，必須使此等大小逐漸減小之電晶體互連之導電線已無法在大小上與漸小電晶體成比例地減小。
因此，需要一種在不限制可用於製造半導體積體電路之微影程序之情況下減小經圖案化導電線之大小的方式。
根據一實施例，一種用於在一半導體積體電路晶粒中形成柵欄導體之方法可包括以下步驟：將一第一介電質沈積在一半導體基板之一面上；在該第一介電質中形成至少一個溝槽；將一導電膜沈積在該第一介電質上，包含沈積在該至少一個溝槽之壁及一底部上；自該第一介電質之一面及該至少一個溝槽之該底部移除該導電膜之部分，其中該導電膜僅保留在該至少一個溝槽之該等壁上；將一第二介電質沈 積在該至少一個溝槽之該等壁上之該導電膜之間；及移除該第二介電質之一部分以曝露該至少一個溝槽之該等壁上之該導電膜之頂部部分。
根據該方法之又一實施例，在移除該第二介電質之一部分以曝露該至少一個溝槽之該等壁上之該導電膜之頂部部分之該步驟之後，該方法可包括將該至少一個溝槽之該等壁上之該導電膜之部分分離成獨立柵欄導體之步驟。根據又一實施例，在自該第一介電質之一面及該至少一個溝槽之該底部移除該導電膜之部分之該步驟之後，該方法可包括將該至少一個溝槽之該等壁上之該導電膜之部分分離成獨立柵欄導體之步驟。
根據又一實施例，沈積該第一介電質之該步驟可包括在該半導體基板之該面上將該第一介電質沈積至自約100奈米至約2000奈米之一厚度之步驟。根據又一實施例，形成該至少一個溝槽之該步驟可包括在該第一介電質中將該至少一個溝槽形成至自約100奈米至約2000奈米之一深度之步驟。根據又一實施例，形成該至少一個溝槽之該步驟可包括在該第一介電質中形成具有自約100奈米至約2000奈米之一寬度之該至少一個溝槽之步驟。根據又一實施例，沈積該導電膜之該步驟可包括將該導電膜沈積至自約10奈米至約1000奈米之一厚度之步驟。根據又一實施例，沈積該第二介電質之該步驟可包括將該第二介電質沈積至自約100奈米至約2000奈米之一厚度之步驟。
根據又一實施例，該導電膜可包括一鋁膜。根據又一實施例，該導電膜可選自由以下各項組成之群組：Ta、TaN、Ti、TiN、Si、WSi及CoSi。根據又一實施例，分離該導電膜之部分之該步驟可包括憑藉反應離子蝕刻(RIE)分離該導電膜之部分之步驟。根據又一實施例，該RIE可係侵蝕性的。根據又一實施例，該方法可包括用介電質填充由該RIE形成之間隙及其化學機械平坦化(CMP)拋光之步驟。
根據另一實施例，一種半導體晶粒可包括：一半導體基板；一第一介電質，其在該半導體基板之一面上；至少一個溝槽，其在該第一介電質中；導電膜，其在該至少一個溝槽之壁上；及一第二介電質，其填充該至少一個溝槽之該等壁上之該等導電膜之間的一空間，其中該等導電膜可經分離且用作柵欄導體以連接該半導體晶粒之主動元件。
根據又一實施例，一半導體晶圓可包括複數個半導體晶粒。根據又一實施例，該第一介電質可具有自約100奈米至約2000奈米之一厚度。根據又一實施例，該至少一個溝槽可具有自約100奈米至約2000奈米之一深度及自約100奈米至約2000奈米之一寬度。根據又一實施例，該等導電膜可具有自約10奈米至約1000奈米之一厚度。根據又一實施例，該第二介電質可具有自約100奈米至約2000奈米之一厚度。根據又一實施例，該導電膜可選自由以下各項組成之群組：Al、Ta、TaN、Ti、TiN、Si、WSi及CoSi。
102‧‧‧矽晶圓
104‧‧‧半導體晶粒/晶粒
210‧‧‧半導體基板(晶粒)
212‧‧‧第一介電質/介電質/第一介電層
212a‧‧‧第二介電質/第二介電層
216‧‧‧壁
218‧‧‧導電膜/柵欄導體/柵欄導體導電膜
620‧‧‧端部
820‧‧‧柵欄導體
藉由參考結合附圖進行之以下說明可獲得對本發明之一更完整理解，附圖中：圖1圖解說明包括複數個半導體晶粒之一半導體積體電路晶圓之一示意性平面視圖；圖2圖解說明根據本發明之特定實例性實施例之用於在一半導體晶粒中形成導電線之次微影圖案之半導體製作步驟之示意性立面圖；圖3圖解說明根據本發明之特定實例性實施例之用於在半導體晶粒中形成導電線之次微影圖案之進一步半導體製作步驟之示意性立面圖；圖4圖解說明根據本發明之一特定實例性實施例之形成於一半導體晶粒中之導電線之複數個次微影圖案之一示意性平面視圖； 圖5圖解說明根據本發明之一特定實例性實施例之形成於一半導體晶粒中之導電線之複數個次微影圖案之一示意性平面視圖；圖6圖解說明根據本發明之一特定實例性實施例之準備使導電線彼此分離之圖5中所展示之導電線之複數個次微影圖案之一示意性平面視圖；圖7圖解說明根據本發明之一特定實例性實施例之在導電線之部分經移除以使導電線彼此分離之情況下在圖5及圖6中展示之導電線之複數個次微影圖案之一示意性平面視圖；圖8圖解說明根據本發明之另一特定實例性實施例之具有形成於一半導體晶粒中之各種路由路徑之導電線之複數個次微影圖案之一示意性平面視圖；圖9圖解說明根據本發明之另一特定實例性實施例之準備分離成一半導體晶粒中之獨立導體之如圖8中所展示具有各種路由路徑之導電線之複數個次微影圖案之一示意性平面視圖；圖10圖解說明根據本發明之另一特定實例性實施例之在分離成一半導體晶粒中之獨立導體之後之如圖8及圖9中所展示具有各種路由路徑之導電線之複數個次微影圖案之一示意性平面視圖；圖11圖解說明根據本發明之特定實例性實施例之用於在一半導體晶粒中形成導電線之複數個次微影圖案之一示意性程序流程圖；及圖12圖解說明根據本發明之其他特定實例性實施例之用於在一半導體晶粒中形成導電線之複數個次微影圖案之一示意性程序流程圖。
儘管本發明易於作出各種修改及替代形式，但在圖式中展示並在本文中詳細闡述其特定實例性實施例。然而應理解，本文中對特定實例性實施例之說明並非意欲將本發明限於本文中所揭示之特定形式，而是相反，本發明意欲涵蓋如隨附申請專利範圍所界定之所有修 改及等效形式。
根據本發明之教示，一間隔物蝕刻程序可用於在複數個半導體晶粒中產生超窄導電線。可在與現有鋁及銅後端處理相容之一製作程序中產生導電線之次微影圖案化。可將一第一介電質沈積在每一半導體晶粒上，且在其中形成至少一個溝槽。可將一導電膜沈積至該第一介電質及形成於其中之該至少一個溝槽之表面上。可自該第一介電質之頂部表面及該至少一個溝槽之底部移除導電膜，從而僅留下在溝槽壁上之導電膜，藉此可由其形成「柵欄導體」，如下文更充分地闡述。在前述步驟期間，亦可選擇性地「斷開」(例如，移除)該等柵欄導體之選定部分。此後，可用絕緣材料填充該等溝槽壁上之該等導電膜之間的間隙。此後可移除(例如，藉由拋光)經絕緣間隙填充物之一頂部部分以曝露該等柵欄導體之頂部。可在適當位置處移除(例如，切斷連接、斷開等)該等柵欄導體之部分及周圍絕緣材料以產生包括該等柵欄導體之所要導體圖案。溝槽深度可幫助判定該等柵欄導體之一個尺寸(例如，導體高度)，且該所沈積導電膜之厚度可判定一第二尺寸(例如，導體寬度)。可藉由連續柵欄導體被「斷開」(例如，使連續柵欄導體彼此分離、使其之間切斷連接等)之處來判定該等柵欄導體之長度。
現在參考圖式，示意性地圖解說明特定實例性實施例之細節。圖式中之相似元件將由相似編號表示，且類似元件將由帶有一不同小寫字母後綴之相似編號表示。
參考圖1，其圖解說明包括複數個半導體晶粒之一半導體積體電路晶圓之一示意性平面視圖。一矽晶圓102可劃割成複數個半導體晶粒104以用於進一步處理以在複數個半導體晶粒104中之每一者上形成平坦電晶體、二極體及導體。在所有電路已製作於複數個半導體晶粒 104上之後，晶粒104被單粒化(分離)且封裝至積體電路(未展示)中。
參考圖2及圖3，其繪示根據本發明之特定實例性實施例之用於在一半導體晶粒中形成導電線之次微影圖案之半導體製作步驟之示意性立面圖。圖2中展示形成柵欄導體中之第一步驟(a)，其中可將一第一介電質212沈積在用於複數個半導體晶粒104中之每一者之一半導體基板210之一表面上。在下一步驟(b)中，第一介電質212可具有在其中蝕刻至可幫助判定所要柵欄導體之一尺寸(例如，深度或高度)之一深度之至少一個溝槽214。至少一個溝槽214具有壁216。在步驟(c)中，可將一導電膜218沈積在第一介電質212之經曝露表面及至少一個溝槽214上方。如熟習半導體積體電路製作技術且亦受益於本發明者將容易明瞭，導電膜218可選自諸多不同類型之導電膜，包括將適合於本文中所揭示之導電柵欄之金屬、金屬合金及非金屬但導電之化合物。
現在參考圖3，在步驟(d)中可自第一介電質212之頂部表面及至少一個溝槽214之底部移除(例如，蝕刻)導電膜218，從而僅留下在至少一個溝槽214之垂直壁上之導電膜218「垂直柵欄」。可在導電膜218之頂部部分處發生修圓(未展示)。在步驟(e)中，可將一第二介電質212a沈積在第一介電質212之經曝露表面及至少一個溝槽214之垂直壁上之導電膜218上方充分厚以足以填充包括至少一個溝槽214及剩餘導電膜218之間隙。在步驟(f)中，可移除(例如，拋光)第二介電質212a充分深以足以曝露柵欄導體導電膜218之頂部，從而允許至其之進一步電連接。
第一介電層212可係(舉例而言但不限於)SiN、SiO2、SiOxNy 等。第二介電層212a可係(舉例而言但不限於)SiN、SiO2、SiOxNy 等。導電膜218可係(舉例而言但不限於)Al、Ta、TaN、Ti、TiN、Si、WSi、CoSi等。
第一介電層212之厚度可係自約100奈米至約2000奈米。第二介電層212a之厚度可係自約100奈米至約2000奈米。導電膜218之厚度可係自約10奈米至約1000奈米。至少一個溝槽214之深度可係自約100奈米至約2000奈米。至少一個溝槽214之寬度可係自約100奈米至約2000奈米。
參考圖4及圖5，其繪示根據本發明之特定實例性實施例之形成於一半導體晶粒中之導電線之複數個次微影圖案之示意性平面視圖。在向下移除第二介電質212a至曝露柵欄導體導電膜218之頂部之處(如圖3步驟(f)中所展示)之後，連續導電膜218準備進一步處理。必須分離連續導電膜218(下文稱為「柵欄導體」218或「導電膜」218)以便形成有用之獨立電路導體。圖4及圖5中所展示之複數個柵欄導體218可表示用於一半導體電晶體陣列之導體。
參考圖6，其繪示根據本發明之一特定實例性實施例之準備使導電線彼此分離之在圖5中展示之導電線之複數個次微影圖案之一示意性平面視圖。將斷開由編號620表示之柵欄導體218之端部(例如，使柵欄導體分離開、使其之間切斷連接等)。可將端部620路由至晶粒104上之一「安全」區且可用一移除程序(諸如，(舉例而言但不限於)侵蝕性反應離子蝕刻(RIE))「切斷」(切割)端部620，其中曝露端部620且保護(例如，遮蔽)複數個柵欄導體218之其餘部分免受RIE。
參考圖7，其繪示根據本發明之一特定實例性實施例之在導電線之部分經移除以使導電線彼此分離之情況下複數個次微影圖案之一示意性平面視圖。在已移除端部620之後，可需要一第三介電質填充(未展示)來填充由RIE程序形成之間隙。一旦已完成此第三介電質填充，便可在晶粒104之面上執行一化學機械平坦化(CMP)程序。亦可通孔狀地執行RIE遮罩以在晶粒104上之任何位置處選擇性地斷開柵欄導體218。
參考圖8，其繪示根據本發明之另一特定實例性實施例之具有形成於一半導體晶粒中之各種路由路徑之導電線之複數個次微影圖案之一示意性平面視圖。已在上文更充分地闡述了如所展示之柵欄導體218。預期且在本發明之範疇內，柵欄導體820可在與所期望一樣多之不同路徑中路由柵欄導體820，且將柵欄導體820組態為半導體晶粒104上之主動元件(例如，電晶體)之間的導體。可透過適當遮罩(未展示)及與在圖2、圖2A及圖3中展示之程序步驟相同或類似之程序及如在上文更充分闡述之其隨附說明形成用於形成此圖案之一溝槽及形成柵欄導體820之步驟。
參考圖9，其繪示根據本發明之另一特定實例性實施例之準備分離成一半導體晶粒中之獨立導體之如在圖8中所展示具有各種路由路徑之導電線之複數個次微影圖案之一示意性平面視圖。可在半導體晶粒104上之通常由編號822表示之各個位置處分離柵欄導體820(例如，使其之間切斷連接)。可使用通孔型式程序實現此等分離位置822，如熟習半導體製造技術並受益於本發明者眾所周知。
參考圖10，其繪示根據本發明之另一特定實例性實施例之在分離成一半導體晶粒中之獨立導體之後之如在圖8及圖9中所展示具有各種路由路徑之導電線之複數個次微影圖案之一示意性平面視圖。可用另一介電質程序沈積填充通孔型式柵欄分離，然後可將完全分離之柵欄導體1020進一步連接至半導體晶粒104中之主動元件(例如，電晶體)及其他連接節點(未展示)。
參考圖11，其繪示根據本發明之特定實例性實施例之用於在一半導體晶粒中形成導電線之複數個次微影圖案之一示意性程序流程圖。在步驟1102中，可將一第一介電質212沈積在一半導體基板(晶粒)210之一面上。在步驟1104中，可將至少一個溝槽214蝕刻至介電質212中。在步驟1106中，可在第一介電質212及至少一個溝槽214上 將一導電膜218沈積至一所要厚度。在步驟1108中，可自第一介電質212之頂部及至少一個溝槽214之底部蝕刻導電膜218。在步驟1110中，可將第二介電質212a沈積在第一介電質212及至少一個溝槽214之壁上之剩餘導電膜218上方以便填充其之間的間隙。在步驟1112中，可移除(例如，拋光掉)第二介電質212a之一部分直至可曝露導電膜218之頂部以用於對其之進一步處理。在步驟1114中，可分離導電膜218之部分(例如，使其之間切斷連接)以便形成可用於使半導體晶粒104中之主動器件(未展示)互連之獨立柵欄導體1020。
參考圖12，其繪示根據本發明之其他特定實例性實施例之用於在一半導體晶粒中形成導電線之複數個次微影圖案之一示意性程序流程圖。在步驟1102中，可將一第一介電質212沈積在一半導體基板(晶粒)210之一面上。在步驟1104中，可將至少一個溝槽214蝕刻至介電質212中。在步驟1106中，可在第一介電質212及至少一個溝槽214上將一導電膜218沈積至一所要厚度。在步驟1108中，可自第一介電質212之頂部及至少一個溝槽214之底部蝕刻導電膜218。在步驟1209中，可分離導電膜218之部分(例如，使其之間切斷連接)以便形成可用於使半導體晶粒104中之主動器件(未展示)互連之獨立柵欄導體1020。在步驟1110中，可將第二介電質212a沈積在第一介電質212及至少一個溝槽214之壁上之剩餘導電膜218上方以便填充其之間的間隙。在步驟1112中，可移除(例如，拋光掉)第二介電質212a之一部分直至可曝露導電膜218之頂部以用於對其之進一步處理。
儘管已藉由參考本發明之實例性實施例來繪示、闡述及界定本發明之各實施例，但此等參考並不意味著限制本發明，且不應推斷出存在此限制。所揭示之標的物能夠在形式及功能上具有大量修改、變更及等效形式，如熟習相關技術並受益於本發明者將會聯想到。本發明之所繪示及所闡述實施例僅作為實例，而並非係對本發明之範疇之 窮盡性說明。
212‧‧‧第一介電質/介電質/第一介電層
212a‧‧‧第二介電質/第二介電層
218‧‧‧導電膜/柵欄導體/柵欄導體導電膜

Claims (20)

  1. 一種用於在一半導體積體電路晶粒中形成柵欄導體之方法，該方法包括以下步驟：將一第一介電質沈積在一半導體基板之一面上；在該第一介電質中形成至少一個溝槽；將一導電膜沈積在該第一介電質上，包含沈積在該至少一個溝槽之壁及一底部上；自該第一介電質之一面及該至少一個溝槽之該底部移除該導電膜之部分，其中該導電膜僅保留在該至少一個溝槽之該等壁上；將一第二介電質沈積在該至少一個溝槽之該等壁上之該導電膜之間；及移除該第二介電質之一部分以曝露該至少一個溝槽之該等壁上之該導電膜之頂部部分。
  2. 如請求項1之方法，其中在移除該第二介電質之一部分以曝露該至少一個溝槽之該等壁上之該導電膜之頂部部分之該步驟之後，該方法進一步包括將該至少一個溝槽之該等壁上之該導電膜之部分分離成獨立柵欄導體之步驟。
  3. 如請求項1之方法，其中在自該第一介電質之一面及該至少一個溝槽之該底部移除該導電膜之部分之該步驟之後，該方法進一步包括將該至少一個溝槽之該等壁上之該導電膜之部分分離成獨立柵欄導體之步驟。
  4. 如請求項1之方法，其中沈積該第一介電質之該步驟包括：在該半導體基板之該面上將該第一介電質沈積至自約100奈米至約2000奈米之一厚度之步驟。
  5. 如請求項1之方法，其中形成該至少一個溝槽之該步驟包括：在該第一介電質中將該至少一個溝槽形成至自約100奈米至約2000奈米之一深度之步驟。
  6. 如請求項1之方法，其中形成該至少一個溝槽之該步驟包括：在該第一介電質中形成具有自約100奈米至約2000奈米之一寬度之該至少一個溝槽之步驟。
  7. 如請求項1之方法，其中沈積該導電膜之該步驟包括：將該導電膜沈積至自約10奈米至約1000奈米之一厚度之步驟。
  8. 如請求項1之方法，其中沈積該第二介電質之該步驟包括：將該第二介電質沈積至自約100奈米至約2000奈米之一厚度之步驟。
  9. 如請求項1之方法，其中該導電膜包括一鋁膜。
  10. 如請求項1之方法，其中該導電膜選自由以下各項組成之群組：Ta、TaN、Ti、TiN、Si、WSi及CoSi。
  11. 如請求項1之方法，其中分離該導電膜之部分之該步驟包括：憑藉反應離子蝕刻(RIE)分離該導電膜之部分之步驟。
  12. 如請求項11之方法，其中該RIE係侵蝕性的。
  13. 如請求項11之方法，其進一步包括用介電質填充由該RIE形成之間隙及其化學機械平坦化(CMP)拋光之步驟。
  14. 一種半導體晶粒，其包括：一半導體基板；一第一介電質，其在該半導體基板之一面上；至少一個溝槽，其在該第一介電質中；導電膜，其在該至少一個溝槽之壁上；及一第二介電質，其填充該至少一個溝槽之該等壁上之該等導電膜之間的一空間，其中該等導電膜經分離且用作柵欄導體以連接該半導體晶粒之主動元件。
  15. 如請求項14之半導體晶粒，其進一步包括一半導體晶圓，該半導體晶圓包括複數個半導體晶粒。
  16. 如請求項14之半導體晶粒，其中該第一介電質具有自約100奈米至約2000奈米之一厚度。
  17. 如請求項14之半導體晶粒，其中該至少一個溝槽具有自約100奈米至約2000奈米之一深度及自約100奈米至約2000奈米之一寬度。
  18. 如請求項14之半導體晶粒，其中該等導電膜具有自約10奈米至約1000奈米之一厚度。
  19. 如請求項14之半導體晶粒，其中該第二介電質具有自約100奈米至約2000奈米之一厚度。
  20. 如請求項14之半導體晶粒，其中該導電膜選自由以下各項組成之群組：Al、Ta、TaN、Ti、TiN、Si、WSi及CoSi。
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