CN113555437A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN113555437A
CN113555437A CN202010339107.4A CN202010339107A CN113555437A CN 113555437 A CN113555437 A CN 113555437A CN 202010339107 A CN202010339107 A CN 202010339107A CN 113555437 A CN113555437 A CN 113555437A
Authority
CN
China
Prior art keywords
layer
forming
gate
source
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010339107.4A
Other languages
English (en)
Inventor
呼翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202010339107.4A priority Critical patent/CN113555437A/zh
Priority to US17/220,210 priority patent/US11688798B2/en
Publication of CN113555437A publication Critical patent/CN113555437A/zh
Priority to US18/198,944 priority patent/US20230290867A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53261—Refractory-metal alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体结构及其形成方法，包括：提供衬底，衬底包括第一区和第二区；在第一区上形成第一栅极结构；在第一区内形成第一源漏掺杂层；在第二区上形成第二栅极结构；在第二栅极结构上形成第一保护层；在第一源漏掺杂层上形成第一导电结构，且第一导电结构还位于第一栅极结构表面，第一导电结构的顶部表面低于第一保护层的顶部表面；在第一导电结构上形成隔离层。利用隔离层有效的减小了第一导电结构与其他的器件结构之间的短接，提升半导体结构的性能。第一导电结构的顶部低于第一保护层顶部，使得第一导电结构较后续形成的栅极插塞或源漏插塞之间形成一定的高度差，以此减小第一导电结构与栅极插塞或源漏插塞之间产生的寄生电容。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展，例如以闪存作为数码相机、笔记本电脑或平板电脑等电子设备中的存储器件。因此，降低闪存单元的尺寸，并以此降低闪存存储器的成本是技术发展的方向之一。对于所述或非门电擦除隧穿氧化层闪存存储器来说，能够采用自对准电接触(Self-Align Contact)工艺制作源区和漏区表面的导电结构，以此能够满足制作更小尺寸的闪存存储器的需求。
然而，现有技术中自对准电接触工艺所形成的半导体结构的性能仍有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够有效提升最终形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构，包括：衬底，所述衬底包括相邻的第一区和第二区；第一栅极结构和第一源漏掺杂层，所述第一栅极结构位于所述第一区上，所述第一源漏掺杂层分别位于所述第一栅极结构两侧的第一区内；第二栅极结构和第二源漏掺杂层，所述第二栅极结构位于所述第二区上，所述第二源漏掺杂层分别位于所述第二栅极结构两侧的第二区内，且所述第二栅极结构上具有第一保护层；位于所述第一源漏掺杂层上的第一导电结构，且所述第一导电结构还位于所述第一栅极结构表面，所述第一导电结构的顶部表面低于所述第一保护层的顶部表面；位于所述第一导电结构上的隔离层。
可选的，还包括：位于所述衬底上的第一介质层，所述第一介质层覆盖所述第一栅极结构、第二栅极结构、第一源漏掺杂层、第二源漏掺杂层、第一保护层、第一导电结构和隔离层，且所述第一介质层暴露出所述隔离层和所述第一保护层的顶部表面。
可选的，还包括：位于所述第二源漏掺杂层上的第二导电结构，所述第二导电结构的顶部表面低于所述第一保护层的顶部表面；位于所述第二导电结构上的第二保护层，所述第一介质层暴露出所述第二保护层的顶部表面。
可选的，还包括：位于所述第一介质层、隔离层、第一保护层以及第二保护层上的第二介质层。
可选的，还包括：位于所述第二介质层内的源漏插塞和栅极插塞，所述第二介质层暴露出所述源漏插塞和所述栅极插塞的顶部表面，所述源漏插塞向所述第一介质层内延伸，且所述源漏插塞与部分所述第二导电结构接触，所述栅极插塞向所述第一介质层内延伸，且所述栅极插塞与部分所述第二栅极结构接触。
可选的，所述衬底包括：基底以及位于所述基底上的若干相互分立的鳍部；所述第一栅极结构横跨所述鳍部，且所述第一栅极结构覆盖所述鳍部的部分侧壁和顶部表面；所述第二栅极结构横跨所述鳍部，且所述第二栅极结构覆盖所述鳍部的部分侧壁和顶部表面。
可选的，所述第一源漏掺杂层位于所述鳍部内；所述第二源漏掺杂层位于所述鳍部内。
可选的，所述第一栅极结构包括：第一栅介质层、以及位于所述第一栅介质层上的第一栅极层；所述第二栅极结构包括：第二栅介质层、以及位于所述第二栅介质层上的第二栅极层。
可选的，所述隔离层的材料包括氮化硅。
可选的，所述第一导电结构的材料包括金属，所述金属包括钨、铝、铜、钛、银、金、铅或者镍。
可选的，所述第二导电结构的材料包括金属，所述金属包括钨、铝、铜、钛、银、金、铅或者镍。
相应的，本发明还提供了一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区和第二区；形成第一栅极结构和第一源漏掺杂层，所述第一栅极结构位于所述第一区上，所述第一源漏掺杂层分别位于所述第一栅极结构两侧的第一区内；形成第二栅极结构和第二源漏掺杂层，所述第二栅极结构位于所述第二区上，所述第二源漏掺杂层分别位于所述第二栅极结构两侧的第二区内，且所述第二栅极结构上形成有第一保护层；在所述第一源漏掺杂层上形成第一导电结构，且所述第一导电结构还位于所述第一栅极结构表面，所述第一导电结构的顶部表面低于所述第一保护层的顶部表面；在所述第一导电结构上形成隔离层。
可选的，还包括：在所述衬底上形成第一介质层，所述第一介质层覆盖所述第一栅极结构、第二栅极结构、第一源漏掺杂层、第二源漏掺杂层、第一保护层、第一导电结构和隔离层，且所述第一介质层暴露出所述隔离层和所述第一保护层的顶部表面。
可选的，在形成所述第一导电结构之前，还包括：在所述第一栅极结构上形成第三保护层。
可选的，所述第一介质层、第一栅极结构和第二栅极结构的形成方法包括：在所述衬底上形成第一伪栅结构和第二伪栅结构；在所述衬底上形成所述第一介质层，所述第一介质层覆盖所述第一伪栅结构和所述第二伪栅结构，且所述第一介质层暴露出所述第一伪栅结构和所述第二伪栅结构的顶部表面；去除所述第一伪栅结构和所述第二伪栅结构，在所述第一介质层内形成第一伪栅开口和第二伪栅开口；在所述第一伪栅开口内形成所述第一栅极结构；在所述第二伪栅开口内形成所述第二栅极结构；回刻蚀所述第一栅极结构和所述第二栅极结构，在所述第一栅极结构上形成第一栅极凹槽，在所述第二栅极结构上形成第二栅极凹槽；在所述第一栅极凹槽内形成所述第三保护层，在所述第二栅极凹槽内形成所述第一保护层。
可选的，所述第一导电结构和所述隔离层的形成方法包括：在所述第一介质层内形成第一源漏导电开口，所述第一源漏导电开口暴露出所述第一源漏掺杂层的顶部表面；去除所述第三保护层，在所述第一栅极结构上形成第一栅极导电开口；在第一栅极导电开口和所述第一源漏导电开口内形成初始第一导电结构；回刻蚀所述初始第一导电结构，形成第一导电结构；在所述第一导电结构上形成所述隔离层。
可选的，还包括：在所述第二源漏掺杂层上形成第二导电结构，所述第二导电结构的顶部表面低于所述第一保护层的顶部表面；在所述第二导电结构上形成第二保护层，所述第一介质层暴露出所述第二保护层的顶部表面。
可选的，所述第一导电结构与所述第二导电结构同时形成。
可选的，所述第二导电结构的形成方法包括：在所述第一介质层内形成第二源漏导电开口，所述第二源漏导电开口暴露出所述第二源漏掺杂层的顶部表面；在所述第二源漏导电开口内形成初始第二导电结构；在回刻所述初始第一导电结构的同时回刻初始第二导电结构，形成所述第二导电结构；在所述第一导电结构上形成所述隔离层的同时，在所述第二导电结构上形成所述第二保护层。
可选的，还包括：在所述第一介质层、隔离层、第一保护层以及第二保护层上形成第二介质层。
可选的，还包括：在所述第二介质层内形成源漏插塞和栅极插塞，所述第二介质层暴露出所述源漏插塞和所述栅极插塞的顶部表面，所述源漏插塞向所述第一介质层内延伸，且所述源漏插塞与部分所述第二导电结构接触，所述栅极插塞向所述第一介质层内延伸，且所述栅极插塞与部分所述第二栅极结构接触。
可选的，所述源漏插塞和所述栅极插塞同时形成。
可选的，所述源漏插塞和所述栅极插塞的形成方法包括：在所述第二介质层上形成第一图形化层，所述第一图形化层暴露出部分所述第二介质层的顶部表面；以所述第一图形化层为掩膜刻蚀所述第二介质层，在所述第二介质层内形成第一源漏插塞开口和第一栅极插塞开口，所述第一源漏插塞开口暴露出部分所述第二保护层的顶部表面，所述第一栅极插塞开口暴露出部分所述第一保护层的顶部表面；刻蚀所述第一源漏插塞开口暴露出部分所述第二保护层，直至暴露出所述第二导电结构的顶部表面为止，在所述第一介质层内形成第二源漏插塞开口；刻蚀所述第一栅极插塞开口暴露出部分所述第一保护层，直至暴露出所述栅极结构的顶部表面为止，在所述第一介质层内形成第二栅极插塞开口；在所述第一源漏插塞开口和所述第二源漏插塞开口内形成所述源漏插塞；在所述第一栅极插塞开口和所述第二栅极插塞开口内形成所述栅极插塞。
可选的，所述衬底包括：基底以及位于所述基底上的若干相互分立的鳍部；所述第一栅极结构横跨所述鳍部，且所述第一栅极结构覆盖所述鳍部的部分侧壁和顶部表面；所述第二栅极结构横跨所述鳍部，且所述第二栅极结构覆盖所述鳍部的部分侧壁和顶部表面。
可选的，所述第一源漏掺杂层位于所述鳍部内；所述第二源漏掺杂层位于所述鳍部内。
可选的，所述第一栅极结构包括第一栅介质层、以及位于所述第一栅介质层上的第一栅极层；所述第二栅极结构包括第二栅介质层、以及位于所述第二栅介质层上的第二栅极层。
可选的，所述隔离层的材料包括氮化硅。
可选的，所述第一导电结构的材料包括金属，所述金属包括钨、铝、铜、钛、银、金、铅或者镍。
可选的，所述第二导电结构的材料包括金属，所述金属包括钨、铝、铜、钛、银、金、铅或者镍。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案的结构中，通过位于所述第一导电结构上的隔离层，利用所述隔离层有效的减小了所述第一导电结构与其他的器件结构之间的短接，进而提升最终形成的半导体结构的电学性能。
另外，所述第一导电结构的顶部表面低于所述第一保护层的顶部表面，使得所述第一导电结构较后续形成的栅极插塞或源漏插塞之间形成一定的高度差，进而使得所述第一导电结构与所述栅极插塞或所述源漏插塞之间的隔离增大，以此减小所述第一导电结构与所述栅极插塞或所述源漏插塞之间产生的寄生电容。
本发明技术方案的形成方法中，通过在所述第一导电结构上形成隔离层，利用所述第一导电结构有效的减小了所述第一导电结构与其他的器件结构之间的短接，进而提升最终形成的半导体结构的电学性能。
另外，所述第一导电结构的顶部表面低于所述第一保护层的顶部表面，使得所述第一导电结构较后续形成的栅极插塞或源漏插塞之间形成一定的高度差，进而使得所述第一导电结构与所述栅极插塞或所述源漏插塞之间的隔离增大，以此减小所述第一导电结构与所述栅极插塞或所述源漏插塞之间产生的寄生电容。
进一步，通过先形成所述第一源漏导电开口和所述第一栅极导电开口，在形成所述第一栅极导电开口和所述第一源漏导电开口之后，在所述第一源漏导电开口和所述第一栅极导电开口内形成第一导电结构。通过该制程，能够使得所述第一导电结构同时位于所述第一栅极结构和所述第一源漏掺杂层上，有效的减少了制程步骤，提升了生产效率。
附图说明
图1和图2是一种半导体结构的结构示意图；
图3至图13是本发明半导体结构的形成方法一实施例各步骤结构示意图。
具体实施方式
正如背景技术所述，现有技术中自对准电接触工艺所形成的半导体结构的性能仍有待提升。以下将结合附图进行具体说明。
请参考图1，提供衬底100，所述衬底100包括第一区I和第二区II；在所述第一区I上形成第一栅极结构101；在所述第一栅极结构101上形成第一保护层103；在所述第一区I内形成第一源漏掺杂层102，所述第一源漏掺杂层102位于所述第一栅极结构101两侧；在所述第一源漏掺杂层102上形成第一导电结构104；在所述第二区II上形成若干第二栅极结构105；在所述第二栅极结构105上形成第二保护层109；在所述第二区II内形成若干第二源漏掺杂层106，所述第二源漏掺杂层106位于相邻的所述第二栅极结构105之间；在所述第二源漏掺杂层106上形成第二导电结构107；位于所述第二导电结构107上的第三保护层110；在所述衬底100上形成第一介质层108，所述第一介质层覆盖所述第一栅极结构101、第二栅极结构105、第一源漏掺杂层102、第二源漏掺杂层106、第一导电结构104、第二导电结构107、第一保护层106、第二保护层109以及第三保护层110，且所述第一介质层108暴露出所述第一导电结构104、第二导电结构107、第一保护层106、第二保护层109以及第三保护层110的顶部表面。
请参考图2，在所述第一介质层108、第一导电结构104、第二导电结构107、第一保护层106、第二保护层109以及第三保护层110上形成第二介质层111；在所述第二介质层111内形成导电层112、源漏插塞113和栅极插塞114，所述第二介质层111暴露出所述导电层112、源漏插塞113和栅极插塞114的顶部表面，所述导电层112向所述第一介质层111内延伸，且所述导电层112与所述第一栅极结构101和所述第一导电结构104接触，所述源漏插塞113向所述第一介质层内108延伸，且所述源漏插塞113与部分所述第二导电结构107接触，所述栅极插塞114向所述第一介质层108内延伸，且所述栅极插塞114与部分所述第二栅极结构105接触。
在本实施例中，根据半导体结构的电学结构的设计需求，需要将所述第一栅极结构101和所述第一导电结构104通过所述导电层112进行电学连接，且所述导电层112不和其他的器件结构进行连接。
然而，在本实施例中，由于形成的所述第二介质层111覆盖所述导电层112、源漏插塞113和栅极插塞114，且所述第二介质层111暴露出所述导电层112、源漏插塞113和栅极插塞114的顶部表面，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展，各元件之间的间距也原来越小，因此暴露出所述导电层112与所述源漏插塞113之间的间距也是极小的，在后续的制程中，所述源漏插塞113需要与其他的器件结构之间进行电学连接，在此过程中，形成的器件结构也很容易与所述导电层之间造成短接，进而影响最终形成的半导体结构的性能。
在此基础上，本发明提供一种半导体结构及其形成方法，通过在所述第一导电结构上形成隔离层，利用所述第一导电结构有效的减小了所述导电层与其他的器件结构之间的短接，进而提升最终形成的半导体结构的电学性能。另外，所述第一导电结构的顶部表面低于所述第一保护层的顶部表面，使得所述第一导电结构较后续形成的栅极插塞或源漏插塞之间形成一定的高度差，进而使得所述第一导电结构与所述栅极插塞或所述源漏插塞之间的隔离增大，以此减小所述第一导电结构与所述栅极插塞或所述源漏插塞之间产生的寄生电容。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图3至图13是本发明实施例的一种半导体结构的形成过程的结构示意图。
请参考图3，提供衬底，所述衬底包括第一区I和第二区II。
在本实施例中，所述衬底包括：基底200以及位于所述基底200上的若干相互分立的鳍部201。
在本实施例中，所述基底200和所述鳍部201的形成方法包括：提供初始衬底(未图示)，在所述初始衬底上形成图形化层；以所述图形化层为掩膜刻蚀所述初始衬底，形成所述基底200与所述鳍部201。
在本实施例中，所述基底200的材料为单晶硅。在其他实施例中，所述基底的材料还可以为多晶硅或非晶硅；所述基底的材料还可以为锗、锗化硅、砷化镓等半导体材料。
在本实施例中，所述鳍部201的材料为单晶硅。在其它实施例中，所述鳍部的材料还可以为单晶锗硅或者其它半导体材料。
在其他实施例中，所述衬底还可以不形成所述鳍部的结构。
请参考图4，在所述衬底上形成隔离结构202。
在本实施例中，所述隔离结构202覆盖部分所述鳍部201的侧壁，且所述隔离结构202的顶部表面低于所述鳍部201的顶部表面。
所述隔离结构202的形成方法包括：在所述衬底上形成初始隔离结构(未图示)，所述初始隔离结构覆盖所述鳍部201；对所述初始隔离结构进行平坦化处理，直至暴露出所述鳍部201的顶部表面为止；在所述平坦化处理之后，去除部分所述初始隔离结构，形成所述隔离结构202，所述隔离结构202的顶部表面低于所述鳍部201的顶部表面。
在本实施例中，对所述初始隔离结构进行平坦化处理的工艺采用湿法刻蚀工艺；在其他实施例中，对所述初始隔离结构进行平坦化处理的工艺还可以包括干法刻蚀工艺或化学机械打磨工艺(CMP)。
在本实施例中，所述隔离结构202的材料包括氧化硅；在其他实施例中，所述隔离结构的材料还可以包括氮化硅或氮氧化硅。
请参考图5，形成第一栅极结构203和第一源漏掺杂层205，所述第一栅极结构203位于所述第一区I上，所述第一源漏掺杂层205分别位于所述第一栅极结构203两侧的第一区I内。
在本实施例中，在形成所述第一栅极结构203的同时还形成若干第二栅极结构204，所述第二栅极结构204位于所述第二区II上；在形成所述第一源漏掺杂层205的同时还形成若干第二源漏掺杂层206，所述第二源漏掺杂层206分别位于所述第二栅极结构204两侧的第二区II内。
在本实施例中，还包括：在所述隔离结构202上形成第一介质层207，所述第一介质层207覆盖所述第一栅极结构203、第二栅极结构204、第一源漏掺杂层205以及第二源漏掺杂层206。
在本实施例中，所述第一栅极结构203和所述第二栅极结构204具体形成于所述隔离结构202上；所述第一栅极结构203横跨所述鳍部201，且所述第一栅极结构203覆盖所述鳍部201的部分侧壁和顶部表面；所述第二栅极结构204横跨所述鳍部201，且所述第二栅极结构204覆盖所述鳍部201的部分侧壁和顶部表面。
在本实施例中，所述第一介质层207、第一栅极结构203、第二栅极结构204、第一源漏掺杂层205以及第二源漏掺杂层206的形成方法包括：在所述衬底上形成第一伪栅结构和第二伪栅结构(未图示)；以所述第一伪栅结构为掩膜刻蚀所述鳍部201，在所述鳍部201内形成第一源漏开口(未标示)；以所述第二伪栅结构为掩膜刻蚀所述鳍部201，在所述鳍部201内形成第二源漏开口(未标示)；在所述第一源漏开口内形成所述第一源漏掺杂层205；在所述第二源漏开口内形成所述第二源漏掺杂层206；在所述隔离结构上形成初始第一介质层，所述初始第一介质层覆盖所述第一伪栅结构、第二伪栅结构、第一源漏掺杂层205和第二源漏掺杂层206；对所述初始第一介质层进行平坦化处理，直至暴露出所述第一伪栅结构和所述第二伪栅结构的顶部表面为止，形成所述第一介质层207；去除所述第一伪栅结构和所述第二伪栅结构，在所述第一介质层207内形成第一伪栅开口和第二伪栅开口(未标示)；在所述第一伪栅开口内形成所述第一栅极结构203；在所述第二伪栅开口内形成所述第二栅极结构204。
在本实施例中，所述第一栅极结构203包括：第一栅介质层、以及位于所述第一栅介质层上的第一栅极层。
在本实施例中，所述第一栅介质层的材料包括高K介质材料。
所述第一栅极层的材料包括金属，所述金属包括：钨、铝、铜、钛、银、金、铅或者镍。在本实施例中，所述第一栅极层的材料采用钨。
在本实施例中，所述第二栅极结构204包括第二栅介质层、以及位于所述第二栅介质层上的第二栅极层。
在本实施例中，所述第二栅介质层的材料包括高K介质材料。
所述第二栅极层的材料包括金属，所述金属包括：钨、铝、铜、钛、银、金、铅或者镍。在本实施例中，所述第二栅极层的材料采用钨。
在本实施例中，所述第一介质层207的材料采用氧化硅；在其他实施例中，所述第一介质层的材料还可以低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。
在本实施例中，在形成所述第一栅极结构203和所述第二栅极结构204之后，还包括：在所述第一栅极结构203上形成第三保护层208；在所述第二栅极结构204上形成第一保护层209。
在本实施例中，所述第一介质层207暴露出所述第一保护层209和所述第三保护层208的顶部表面。
所述第三保护层208和所述第一保护层209的形成方法包括：回刻蚀所述第一栅极结构203和所述第二栅极结构204，在所述第一栅极结构203上形成第一栅极凹槽(未标示)，在所述第二栅极结构204上形成第二栅极凹槽(未标示)；在所述第一栅极凹槽内形成所述第三保护层208，在所述第二栅极凹槽内形成所述第一保护层209。
在本实施例中，所述第三保护层208的材料采用氮化硅；所述第一保护层209的材料采用氮化硅。
在形成所述第一保护层209和所述第三保护层208之后，还包括：在所述第一源漏掺杂层205上形成第一导电结构，且所述第一导电结构还位于所述第一栅极结构203表面，所述第一导电结构的顶部表面低于所述第一保护层209的顶部表面；在所述第一导电结构上形成隔离层。具体形成过程请参考图6至图10。
请参考图6，在所述第一介质层207内形成第一源漏导电开口210，所述第一源漏导电开口210暴露出所述第一源漏掺杂层205的顶部表面；在所述第一介质层207内形成第二源漏导电开口211，所述第二源漏导电开口211暴露出所述第二源漏掺杂层206的顶部表面。
在本实施例中，所述第一源漏导电开口210和所述第二源漏导电开口211同时形成。
请参考图7，去除所述第三保护层208，在所述第一栅极结构203上形成第一栅极导电开口212。
在本实施例中，所述第一栅极导电开口212与部分所述第一源漏导电210开口相连通。
请参考图8，在第一栅极导电开口212和所述第一源漏导电开口210内形成初始第一导电结构213；在所述第二源漏导电开口211内形成初始第二导电结构214。
在本实施例中，所述初始第一导电结构213和所述初始第二导电结构214的形成方法包括：在所述第一栅极导电开口212、第一源漏导电开口210、第二源漏导电开口211内、以及所述第一介质层207和第一保护层209上形成导电材料层(未图示)；对所述导电材料层进行平坦化处理，直至暴露出所述第一介质层207和所述第一保护层209的顶部表面为止，形成所述初始第一导电结构213和所述初始第二导电结构214。
请参考图9，回刻蚀所述初始第一导电结构213，形成第一导电结构215，所述第一导电结构215的顶部表面低于所述第一保护层209的顶部表面；在回刻所述初始第一导电结构213的同时回刻初始第二导电结构214，形成所述第二导电结构216，所述第二导电结构216的顶部表面低于所述第一保护层209的顶部表面。
通过先形成所述第一源漏导电开口210和所述第一栅极导电开口212，在形成所述第一栅极导电开口212和所述第一源漏导电开口210之后，在所述第一源漏导电开口210和所述第一栅极导电开口212内形成所述第一导电结构215。通过该制程，能够使得所述第一导电结构215同时位于所述第一栅极结构203和所述第一源漏掺杂层205上，有效的减少了制程步骤，提升了生产效率。
所述第一导电结构215的材料包括金属，所述金属包括钨、铝、铜、钛、银、金、铅或者镍；在本实施例中，所述第一导电结构215的材料采用钨。
所述第二导电结构216的材料包括金属，所述金属包括钨、铝、铜、钛、银、金、铅或者镍；在本实施例中，所述第二导电结构216的材料采用钨。
请参考图10，在所述第一导电结构215上形成所述隔离层217；在所述第一导电结构215上形成所述隔离层217的同时，在所述第二导电结构216上形成第二保护层218。
通过在所述第一导电结构215上形成隔离层217，利用所述隔离层217有效的减小了所述第一导电结构215与其他的器件结构之间的短接，进而提升最终形成的半导体结构的电学性能。
另外，所述第一导电结构215的顶部表面低于所述第一保护层209的顶部表面，使得所述第一导电结构215较后续形成的栅极插塞或源漏插塞之间形成一定的高度差，进而使得所述第一导电结构215与所述栅极插塞或所述源漏插塞之间的隔离增大，以此减小所述第一导电结构215与所述栅极插塞或所述源漏插塞之间产生的寄生电容。
在本实施例中，所述第一介质层207暴露出所述隔离层217和所述第二保护层218的顶部表面。
在本实施例中，所述隔离层217的材料采用氮化硅；所述第二保护层218的材料采用氮化硅。
请参考图11，在形成所述隔离层217之后，在所述第一介质层207、隔离层217、第一保护层209以及第二保护层218上形成第二介质层219。
在本实施例中，所述第二介质层219的材料采用氧化硅；在其他实施例中，所述第二介质层219的材料还可以低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。
在形成所述第二介质层219之后，还包括：在所述第二介质层219内形成源漏插塞和栅极插塞，所述第二介质层219暴露出所述源漏插塞和所述栅极插塞的顶部表面，所述源漏插塞向所述第一介质层207内延伸，且所述源漏插塞与部分所述第二导电结构216接触，所述栅极插塞向所述第一介质层207内延伸，且所述栅极插塞与部分所述第二栅极结构204接触。所述源漏插塞和所述栅极插塞的具体形成过程请参考图12至图13。
请参考图12，在所述第二介质层219上形成第一图形化层(未图示)，所述第一图形化层暴露出部分所述第二介质层219的顶部表面；以所述第一图形化层为掩膜刻蚀所述第二介质层219，在所述第二介质层219内形成第一源漏插塞开口220和第一栅极插塞开口221，所述第一源漏插塞开口220暴露出部分所述第二保护层218的顶部表面，所述第一栅极插塞开口221暴露出部分所述第一保护层209的顶部表面；刻蚀所述第一源漏插塞开口220暴露出部分所述第二保护层218，直至暴露出所述第二导电结构216的顶部表面为止，在所述第一介质层219内形成第二源漏插塞开口222；刻蚀所述第一栅极插塞开口221暴露出部分所述第一保护层209，直至暴露出所述第二栅极结构204的顶部表面为止，在所述第一介质层207内形成第二栅极插塞开口223；在形成所述第二源漏插塞开口222和所述第二栅极插塞开口223之后，去除所述第一图形化层。
在本实施例中，所述第一图形化层的材料包括光刻胶，所述第一图形化层的形成工艺包括光刻图形化工艺；去除所述第一图形化层的工艺包括灰化工艺，所述灰化工艺的气体为含氧气体，例如氧气或臭氧。
请参考图13，在所述第一源漏插塞开口220和所述第二源漏插塞开口222内形成所述源漏插塞224；在所述第一栅极插塞开口221和所述第二栅极插塞开口223内形成所述栅极插塞225。
在本实施例中，所述源漏插塞224和所述栅极插塞225同时形成。
在本实施例中，所述源漏插塞224的材料包括金属，所述金属包括钨。
在本实施例中，所述栅极插塞225的材料包括金属，所述金属包括钨。
相应的，本发明的实施例中还提供了一种半导体结构的形成方法，请继续参考图13，包括：衬底，所述衬底包括相邻的第一区I和第二区II；第一栅极结构203和第一源漏掺杂层205，所述第一栅极结构203位于所述第一区I上，所述第一源漏掺杂层205分别位于所述第一栅极结构203两侧的第一区I内；若干第二栅极结构204和若干第二源漏掺杂层206，所述第二栅极结构204位于所述第二区II上，所述第二源漏掺杂层206分别位于所述第二栅极结构204两侧的第二区II内，且所述第二栅极结构204上具有第一保护层209；位于所述第一源漏掺杂层205上的第一导电结构215，且所述第一导电结构215还位于所述第一栅极结构203表面，所述第一导电结构215的顶部表面低于所述第一保护层209的顶部表面；位于所述第一导电结构215上的隔离层217。
通过位于所述第一导电结构215上的隔离层217，利用所述隔离层217有效的减小了所述第一导电结构215与其他的器件结构之间的短接，进而提升最终形成的半导体结构的电学性能。另外，所述第一导电结构215的顶部表面低于所述第一保护层209的顶部表面，使得所述第一导电结构215较后续形成的栅极插塞225或源漏插塞224之间形成一定的高度差，进而使得所述第一导电结构215与所述栅极插塞225或所述源漏插塞224之间的隔离增大，以此减小所述第一导电结构215与所述栅极插塞225或所述源漏插塞224之间产生的寄生电容。
在本实施例中，还包括：位于所述衬底上的第一介质层207，所述第一介质层207覆盖所述第一栅极结构203、第二栅极结构204、第一源漏掺杂层205、第二源漏掺杂层206、第一保护层209、第一导电结构215和隔离层217，且所述第一介质层207暴露出所述隔离层217和所述第一保护层209的顶部表面。
在本实施例中，还包括：位于所述第二源漏掺杂层206上的第二导电结构216，所述第二导电结构216的顶部表面低于所述第一保护层209的顶部表面；位于所述第二导电结构216上的第二保护层218，所述第一介质层207暴露出所述第二保护层218的顶部表面。
在本实施例中，还包括：位于所述第一介质层207、隔离层217、第一保护层209以及第二保护层218上的第二介质层219。
在本实施例中，还包括：位于所述第二介质层219内的源漏插塞224和栅极插塞225，所述第二介质层219暴露出所述源漏插塞224和所述栅极插塞225的顶部表面，所述源漏插塞224向所述第一介质层207内延伸，且所述源漏插塞224与部分所述第二导电结构216接触，所述栅极插塞225向所述第一介质层207内延伸，且所述栅极插塞225与部分所述第二栅极结构204接触。
在本实施例中，所述衬底包括：基底200以及位于所述基底200上的若干相互分立的鳍部201；所述第一栅极结构203横跨所述鳍部201，且所述第一栅极结构203覆盖所述鳍部201的部分侧壁和顶部表面；所述第二栅极结构204横跨所述鳍部201，且所述第二栅极结构204覆盖所述鳍部201的部分侧壁和顶部表面。
在本实施例中，所述第一源漏掺杂层205位于所述鳍部201内；所述第二源漏掺杂层206位于所述鳍部201内。
在本实施例中，所述第一栅极结构203包括：第一栅介质层、以及位于所述第一栅介质层上的第一栅极层；所述第二栅极结构204包括：第二栅介质层、以及位于所述第二栅介质层上的第二栅极层。
在本实施例中，所述隔离层217的材料包括氮化硅。
所述第一导电结构215的材料包括金属，所述金属包括钨、铝、铜、钛、银、金、铅或者镍；在本实施例中，所述第一导电结构215的材料采用钨。
所述第二导电结构216的材料包括金属，所述金属包括钨、铝、铜、钛、银、金、铅或者镍；在本实施例中，所述第二导电结构216的材料采用钨。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (29)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括相邻的第一区和第二区；
第一栅极结构和第一源漏掺杂层，所述第一栅极结构位于所述第一区上，所述第一源漏掺杂层分别位于所述第一栅极结构两侧的第一区内；
第二栅极结构和第二源漏掺杂层，所述第二栅极结构位于所述第二区上，所述第二源漏掺杂层分别位于所述第二栅极结构两侧的第二区内，且所述第二栅极结构上具有第一保护层；
位于所述第一源漏掺杂层上的第一导电结构，且所述第一导电结构还位于所述第一栅极结构表面，所述第一导电结构的顶部表面低于所述第一保护层的顶部表面；
位于所述第一导电结构上的隔离层。
2.如权利要求1所述半导体结构，其特征在于，还包括：位于所述衬底上的第一介质层，所述第一介质层覆盖所述第一栅极结构、第二栅极结构、第一源漏掺杂层、第二源漏掺杂层、第一保护层、第一导电结构和隔离层，且所述第一介质层暴露出所述隔离层和所述第一保护层的顶部表面。
3.如权利要求2所述半导体结构，其特征在于，还包括：位于所述第二源漏掺杂层上的第二导电结构，所述第二导电结构的顶部表面低于所述第一保护层的顶部表面；位于所述第二导电结构上的第二保护层，所述第一介质层暴露出所述第二保护层的顶部表面。
4.如权利要求3所述半导体结构，其特征在于，还包括：位于所述第一介质层、隔离层、第一保护层以及第二保护层上的第二介质层。
5.如权利要求4所述半导体结构，其特征在于，还包括：位于所述第二介质层内的源漏插塞和栅极插塞，所述第二介质层暴露出所述源漏插塞和所述栅极插塞的顶部表面，所述源漏插塞向所述第一介质层内延伸，且所述源漏插塞与部分所述第二导电结构接触，所述栅极插塞向所述第一介质层内延伸，且所述栅极插塞与部分所述第二栅极结构接触。
6.如权利要求1所述半导体结构，其特征在于，所述衬底包括：基底以及位于所述基底上的若干相互分立的鳍部；所述第一栅极结构横跨所述鳍部，且所述第一栅极结构覆盖所述鳍部的部分侧壁和顶部表面；所述第二栅极结构横跨所述鳍部，且所述第二栅极结构覆盖所述鳍部的部分侧壁和顶部表面。
7.如权利要求6所述半导体结构，其特征在于，所述第一源漏掺杂层位于所述鳍部内；所述第二源漏掺杂层位于所述鳍部内。
8.如权利要求1所述半导体结构，其特征在于，所述第一栅极结构包括：第一栅介质层、以及位于所述第一栅介质层上的第一栅极层；所述第二栅极结构包括：第二栅介质层、以及位于所述第二栅介质层上的第二栅极层。
9.如权利要求1所述半导体结构，其特征在于，所述隔离层的材料包括氮化硅。
10.如权利要求1所述半导体结构，其特征在于，所述第一导电结构的材料包括金属，所述金属包括钨、铝、铜、钛、银、金、铅或者镍。
11.如权利要求3所述半导体结构，其特征在于，所述第二导电结构的材料包括金属，所述金属包括钨、铝、铜、钛、银、金、铅或者镍。
12.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区和第二区；
形成第一栅极结构和第一源漏掺杂层，所述第一栅极结构位于所述第一区上，所述第一源漏掺杂层分别位于所述第一栅极结构两侧的第一区内；
形成第二栅极结构和第二源漏掺杂层，所述第二栅极结构位于所述第二区上，所述第二源漏掺杂层分别位于所述第二栅极结构两侧的第二区内，且所述第二栅极结构上形成有第一保护层；
在所述第一源漏掺杂层上形成第一导电结构，且所述第一导电结构还位于所述第一栅极结构表面，所述第一导电结构的顶部表面低于所述第一保护层的顶部表面；
在所述第一导电结构上形成隔离层。
13.如权利要求12所述半导体结构的形成方法，其特征在于，还包括：在所述衬底上形成第一介质层，所述第一介质层覆盖所述第一栅极结构、第二栅极结构、第一源漏掺杂层、第二源漏掺杂层、第一保护层、第一导电结构和隔离层，且所述第一介质层暴露出所述隔离层和所述第一保护层的顶部表面。
14.如权利要求13所述半导体结构的形成方法，其特征在于，在形成所述第一导电结构之前，还包括：在所述第一栅极结构上形成第三保护层。
15.如权利要求14所述半导体结构的形成方法，其特征在于，所述第一介质层、第一栅极结构和第二栅极结构的形成方法包括：在所述衬底上形成第一伪栅结构和第二伪栅结构；在所述衬底上形成所述第一介质层，所述第一介质层覆盖所述第一伪栅结构和所述第二伪栅结构，且所述第一介质层暴露出所述第一伪栅结构和所述第二伪栅结构的顶部表面；去除所述第一伪栅结构和所述第二伪栅结构，在所述第一介质层内形成第一伪栅开口和第二伪栅开口；在所述第一伪栅开口内形成所述第一栅极结构；在所述第二伪栅开口内形成所述第二栅极结构；回刻蚀所述第一栅极结构和所述第二栅极结构，在所述第一栅极结构上形成第一栅极凹槽，在所述第二栅极结构上形成第二栅极凹槽；在所述第一栅极凹槽内形成所述第三保护层，在所述第二栅极凹槽内形成所述第一保护层。
16.如权利要求14所述半导体结构的形成方法，其特征在于，所述第一导电结构和所述隔离层的形成方法包括：在所述第一介质层内形成第一源漏导电开口，所述第一源漏导电开口暴露出所述第一源漏掺杂层的顶部表面；去除所述第三保护层，在所述第一栅极结构上形成第一栅极导电开口；在第一栅极导电开口和所述第一源漏导电开口内形成初始第一导电结构；回刻蚀所述初始第一导电结构，形成第一导电结构；在所述第一导电结构上形成所述隔离层。
17.如权利要求16所述半导体结构的形成方法，其特征在于，还包括：在所述第二源漏掺杂层上形成第二导电结构，所述第二导电结构的顶部表面低于所述第一保护层的顶部表面；在所述第二导电结构上形成第二保护层，所述第一介质层暴露出所述第二保护层的顶部表面。
18.如权利要求17所述半导体结构的形成方法，其特征在于，所述第一导电结构与所述第二导电结构同时形成。
19.如权利要求18所述半导体结构的形成方法，其特征在于，所述第二导电结构的形成方法包括：在所述第一介质层内形成第二源漏导电开口，所述第二源漏导电开口暴露出所述第二源漏掺杂层的顶部表面；在所述第二源漏导电开口内形成初始第二导电结构；在回刻所述初始第一导电结构的同时回刻初始第二导电结构，形成所述第二导电结构；在所述第一导电结构上形成所述隔离层的同时，在所述第二导电结构上形成所述第二保护层。
20.如权利要求17所述半导体结构的形成方法，其特征在于，还包括：在所述第一介质层、隔离层、第一保护层以及第二保护层上形成第二介质层。
21.如权利要求20所述半导体结构的形成方法，其特征在于，还包括：在所述第二介质层内形成源漏插塞和栅极插塞，所述第二介质层暴露出所述源漏插塞和所述栅极插塞的顶部表面，所述源漏插塞向所述第一介质层内延伸，且所述源漏插塞与部分所述第二导电结构接触，所述栅极插塞向所述第一介质层内延伸，且所述栅极插塞与部分所述第二栅极结构接触。
22.如权利要求21所述半导体结构的形成方法，其特征在于，所述源漏插塞和所述栅极插塞同时形成。
23.如权利要求21所述半导体结构的形成方法，其特征在于，所述源漏插塞和所述栅极插塞的形成方法包括：在所述第二介质层上形成第一图形化层，所述第一图形化层暴露出部分所述第二介质层的顶部表面；以所述第一图形化层为掩膜刻蚀所述第二介质层，在所述第二介质层内形成第一源漏插塞开口和第一栅极插塞开口，所述第一源漏插塞开口暴露出部分所述第二保护层的顶部表面，所述第一栅极插塞开口暴露出部分所述第一保护层的顶部表面；刻蚀所述第一源漏插塞开口暴露出部分所述第二保护层，直至暴露出所述第二导电结构的顶部表面为止，在所述第一介质层内形成第二源漏插塞开口；刻蚀所述第一栅极插塞开口暴露出部分所述第一保护层，直至暴露出所述栅极结构的顶部表面为止，在所述第一介质层内形成第二栅极插塞开口；在所述第一源漏插塞开口和所述第二源漏插塞开口内形成所述源漏插塞；在所述第一栅极插塞开口和所述第二栅极插塞开口内形成所述栅极插塞。
24.如权利要求12所述半导体结构的形成方法，其特征在于，所述衬底包括：基底以及位于所述基底上的若干相互分立的鳍部；所述第一栅极结构横跨所述鳍部，且所述第一栅极结构覆盖所述鳍部的部分侧壁和顶部表面；所述第二栅极结构横跨所述鳍部，且所述第二栅极结构覆盖所述鳍部的部分侧壁和顶部表面。
25.如权利要求24所述半导体结构的形成方法，其特征在于，所述第一源漏掺杂层位于所述鳍部内；所述第二源漏掺杂层位于所述鳍部内。
26.如权利要求12所述半导体结构的形成方法，其特征在于，所述第一栅极结构包括第一栅介质层、以及位于所述第一栅介质层上的第一栅极层；所述第二栅极结构包括第二栅介质层、以及位于所述第二栅介质层上的第二栅极层。
27.如权利要求12所述半导体结构的形成方法，其特征在于，所述隔离层的材料包括氮化硅。
28.如权利要求12所述半导体结构的形成方法，其特征在于，所述第一导电结构的材料包括金属，所述金属包括钨、铝、铜、钛、银、金、铅或者镍。
29.如权利要求17所述半导体结构的形成方法，其特征在于，所述第二导电结构的材料包括金属，所述金属包括钨、铝、铜、钛、银、金、铅或者镍。
CN202010339107.4A 2020-04-26 2020-04-26 半导体结构及其形成方法 Pending CN113555437A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010339107.4A CN113555437A (zh) 2020-04-26 2020-04-26 半导体结构及其形成方法
US17/220,210 US11688798B2 (en) 2020-04-26 2021-04-01 Semiconductor structure and fabrication method thereof
US18/198,944 US20230290867A1 (en) 2020-04-26 2023-05-18 Semiconductor structure and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010339107.4A CN113555437A (zh) 2020-04-26 2020-04-26 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN113555437A true CN113555437A (zh) 2021-10-26

Family

ID=78101545

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010339107.4A Pending CN113555437A (zh) 2020-04-26 2020-04-26 半导体结构及其形成方法

Country Status (2)

Country Link
US (2) US11688798B2 (zh)
CN (1) CN113555437A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113555437A (zh) * 2020-04-26 2021-10-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070221998A1 (en) * 2006-03-22 2007-09-27 Park Hee-Sook Semiconductor integrated circuit device and related method
CN102543848A (zh) * 2010-12-14 2012-07-04 格罗方德半导体公司 具有通触点的半导体器件及相关的制造方法
CN110534433A (zh) * 2018-05-25 2019-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113345882A (zh) * 2020-03-02 2021-09-03 三星电子株式会社 半导体装置及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113555437A (zh) * 2020-04-26 2021-10-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070221998A1 (en) * 2006-03-22 2007-09-27 Park Hee-Sook Semiconductor integrated circuit device and related method
CN102543848A (zh) * 2010-12-14 2012-07-04 格罗方德半导体公司 具有通触点的半导体器件及相关的制造方法
CN110534433A (zh) * 2018-05-25 2019-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113345882A (zh) * 2020-03-02 2021-09-03 三星电子株式会社 半导体装置及其制造方法

Also Published As

Publication number Publication date
US20210336031A1 (en) 2021-10-28
US20230290867A1 (en) 2023-09-14
US11688798B2 (en) 2023-06-27

Similar Documents

Publication Publication Date Title
KR100339683B1 (ko) 반도체 집적회로의 자기정렬 콘택 구조체 형성방법
US7235442B2 (en) Method for fabricating conductive line
CN111463215B (zh) 存储器结构及其制造方法
US20230290867A1 (en) Semiconductor structure and fabrication method thereof
KR100634371B1 (ko) 저항 소자를 구비하는 반도체 장치 및 그 제조 방법
US11749745B2 (en) Semiconductor structure and fabrication method thereof
CN113629145A (zh) 半导体结构及其形成方法
US11362033B2 (en) Semiconductor structure and method for fabricating the same
CN113555438B (zh) 半导体结构及其形成方法
CN113394219A (zh) 存储器结构及其制造方法
CN113555433A (zh) 半导体结构及其形成方法
CN113838932B (zh) 半导体结构及其形成方法
CN115692417A (zh) 半导体结构及其形成方法
US11069572B2 (en) Semiconductor device and forming method thereof
CN113097137B (zh) 半导体结构及其形成方法
CN113675271A (zh) 半导体结构及其形成方法
CN114078701B (zh) 半导体结构及其形成方法
CN114497213A (zh) 半导体结构及其形成方法
CN115528085A (zh) 半导体结构及其形成方法
CN113903665A (zh) 半导体结构及其形成方法
CN113496991A (zh) 半导体结构及半导体结构的形成方法
CN114203671A (zh) 半导体结构及其形成方法
CN113707719A (zh) 半导体结构及其形成方法
CN113658865A (zh) 半导体结构的形成方法
CN114141751A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination