CN114141751A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中方法包括：在所述第一介质层、栅极结构以及源漏插塞表面形成第二介质层；在所述第二介质层内形成连接插塞，且所述连接插塞位于相邻的栅极结构和源漏插塞顶部表面；在所述第二介质层和连接插塞表面形成第三介质层；在所述第三介质层内形成第一插塞，所述第一插塞顶部表面高于所述连接插塞的顶部表面，且所述第一插塞与所述连接插塞电连接。通过所述第三介质层将连接插塞隔离，并且通过所述第一插塞选择了需要外连的连接插塞，由于所述第一插塞占据的面积较小，有利于降低后续的导电层的布线难度。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
晶体管结构内的连接插塞包括位于栅极结构表面的连接插塞，用于实现栅极结构与外部电路的连接；以及位于源漏掺杂区表面的连接插塞，用于实现晶体管源区或漏区与外部电路的连接。为了进一步满足提高集成度的需求，通过将隔离区的栅极结构上的连接插塞，转移到在有源区的栅极结构上，能够进一步节省面积。
然而，现有技术中形成的半导体结构的性能仍有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：基底，所述基底上具有第一介质层和若干栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述源漏掺杂区顶部表面具有源漏插塞，所述第一介质层位于所述栅极结构和源漏掺杂区以及源漏插塞表面；位于所述第一介质层、栅极结构以及源漏插塞表面的第二介质层；位于所述第二介质层内的连接插塞，且所述连接插塞位于相邻的栅极结构和源漏插塞顶部表面；位于所述第二介质层和连接插塞表面的第三介质层；位于所述第三介质层内的第一插塞，所述第一插塞顶部表面高于所述连接插塞的顶部表面，且所述第一插塞与所述连接插塞电连接。
可选的，所述第一插塞位于所述源漏插塞上。
可选的，所述第一插塞位于所述栅极结构上。
可选的，还包括：位于第二介质层和第三介质层内的第二插塞，所述第二插塞位于所述源漏插塞顶部表面，且所述第二插塞顶部表面高于所述连接插塞顶部表面；位于第二介质层和第三介质层内的第三插塞，所述第三插塞位于所述栅极结构顶部表面，且所述第三插塞顶部表面高于所述连接插塞顶部表面。
可选的，还包括：位于第三介质层表面的导电层，所述导电层与第一插塞、第二插塞以及第三插塞电连接。
相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有第一介质层和若干栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述源漏掺杂区顶部表面具有源漏插塞，所述第一介质层位于所述栅极结构和源漏掺杂区以及源漏插塞表面；在所述第一介质层、栅极结构以及源漏插塞表面形成第二介质层；在所述第二介质层内形成连接插塞，且所述连接插塞位于相邻的栅极结构和源漏插塞顶部表面；在所述第二介质层和连接插塞表面形成第三介质层；在所述第三介质层内形成第一插塞，所述第一插塞顶部表面高于所述连接插塞的顶部表面，且所述第一插塞与所述连接插塞电连接。
可选的，还包括：在所述第二介质层和第三介质层内形成第二插塞，所述第二插塞位于所述源漏插塞顶部表面，且所述第二插塞顶部表面高于所述连接插塞顶部表面；在所述第二介质层和第三介质层内形成第三插塞，所述第三插塞位于所述栅极结构顶部表面，且所述第三插塞顶部表面高于所述连接插塞顶部表面。
可选的，所述第一插塞位于所述源漏插塞上。
可选的，所述第二插塞和第一插塞在同一过程中形成。
可选的，所述第一插塞和第二插塞的形成方法包括：在所述第三介质层表面形成第一图形化层，所述第一图形化层暴露出源漏插塞上的第三介质层表面；以所述第一图形化层为掩膜，刻蚀所述第二介质层和第三介质层，直至暴露出连接插塞表面和源漏插塞表面，在所述第三介质层内形成第一开口，所述第一开口暴露出连接插塞表面，在所述第二介质层和第三介质层内形成第二开口，所述第二开口暴露出源漏插塞表面；在所述第一开口内和第二开口内和第三介质层表面形成第一导电材料膜，所述第一导电材料膜填充满所述第一开口和第二开口；平坦化所述第一导电材料膜，在所述第一开口内形成所述第一插塞，在所述第二开口内形成所述第二插塞。
可选的，所述第三插塞的形成方法包括：在所述第三介质层表面形成第二图形化层，所述第二图形化层暴露出栅极结构上的第三介质层表面；以所述第二图形化层为掩膜，刻蚀所述第二介质层和第三介质层，直至暴露出栅极结构顶部表面，在所述第三介质层内形成第三开口；在所述第三开口内和第三介质层表面形成第二导电材料膜，所述第二导电材料膜填充满所述第三开口；平坦化所述第二导电材料膜，在所述第三开口内形成所述第三插塞。
可选的，所述第一插塞位于所述栅极结构上。
可选的，所述第一插塞和第三插塞在同一过程中形成。
可选的，所述第一插塞和第三插塞的形成方法包括：在所述第三介质层表面形成第一图形化层，所述第一图形化层暴露出栅极结构上的第三介质层表面；以所述第一图形化层为掩膜，刻蚀所述第三介质层，直至暴露出连接插塞表面和栅极结构表面，在所述第三介质层内形成第一开口和第三开口，所述第一开口暴露出连接插塞表面，所述第三开口暴露出栅极结构表面；在所述第一开口内和第三开口内和第三介质层表面形成第一导电材料膜，所述第一导电材料膜填充满所述第一开口和第三开口；平坦化所述第一导电材料膜，在所述第一开口内形成所述第一插塞，在所述第三开口内形成所述第三插塞。
可选的，所述第二插塞的形成方法包括：在所述第三介质层表面形成第二图形化层，所述第二图形化层暴露出源漏插塞上的第三介质层表面；以所述第二图形化层为掩膜，刻蚀所述第三介质层，直至暴露出源漏插塞顶部表面，在所述第二介质层和第三介质层内形成第二开口；在所述第二开口内和第三介质层表面形成第二导电材料膜，所述第二导电材料膜填充满所述第二开口；平坦化所述第二导电材料膜，在所述第二开口内形成所述第二插塞。
可选的，在所述第二介质层内形成连接插塞的形成方法包括：在所述第二介质层表面形成第三图形化层，所述第三图形化层暴露出相邻栅极结构上和源漏插塞上的第二介质层表面；以所述第三图形化层为掩膜，刻蚀所述第二介质层，直至暴露出所述栅极结构顶部表面和源漏插塞顶部表面，在所述第二介质层内形成第四开口；在所述第四开口内和第二介质层表面形成第三导电材料膜，所述第三导电材料膜填充满所述第四开口；平坦化所述第三导电材料膜，直至暴露出第二介质层表面，形成所述连接插塞。
可选的，还包括：在第三介质层表面形成第四介质层；在所述第四介质层内形成导电层，所述导电层与第一插塞、第二插塞以及第三插塞电连接。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构中，所述连接插塞电连接栅极结构和源漏插塞，所述连接插塞表面和第二介质层表面具有第三介质层，通过所述第三介质层将连接插塞隔离。所述第一插塞与所述连接插塞电连接，且所述第一插塞顶部表面高于所述连接插塞的顶部表面，即，通过所述第一插塞选择了需要外连的连接插塞。由于所述第一插塞占据的面积较小，有利于降低后续的导电层的布线难度，从而提高形成的半导体结构的性能。
本发明技术方案提供的半导体结构的形成方法中，通过先在第二介质层内形成连接插塞，所述连接插塞电连接栅极结构和源漏插塞，然后在第二介质层表面形成第三介质层，所述第三介质层将连接插塞进行电隔离。通过在所述第三介质层内形成第一插塞，且所述第一插塞顶部表面高于所述连接插塞的顶部表面，所述第一插塞与所述连接插塞之间形成电连接，即，通过所述第一插塞选择了需要外连的连接插塞。由于通过第一插塞已将需要外连的连接插塞进行了电连接，且第一插塞占据的面积较小，从而降低了后续形成导电层的布线难度，有利于降低工艺难度。
附图说明
图1至图5是一种现有半导体结构的形成方法各步骤的结构示意图；
图6至图13是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
图14至图16是本发明另一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
首先，对现有半导体结构的性能较差的原因结合附图进行详细说明，图1至图5是一种现有半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100包括第一区I和第二区II，所述第一区I和第二区II上具有栅极结构110和第一介质层120，所述栅极结构110两侧的基底100内具有源漏掺杂区111，所述源漏掺杂区111顶部表面具有源漏插塞130，所述第一介质层120位于所述栅极结构110和源漏掺杂区111以及源漏插塞130表面。
请参考图2，在所述第一介质层120表面形成第二介质层140。
请参考图3，在所述第一区I的第二介质层140内形成第一开口150，所述第一开口150暴露出第一区I的源漏插塞130顶部表面，在所述第二区II的第二介质层140内形成第二开口160，所述第二开口160暴露出第二区II的源漏插塞130顶部表面。
请参考图4，在所述第一区I的第二介质层140内形成第三开口170，所述第三开口170暴露出所述栅极结构110顶部表面和第一介质层120表面，且所述第三开口170和第一开口150相连通。
请参考图5，在所述第一开口150和第三开口170内形成第一插塞180，在所述第二开口160内形成第二插塞190。
上述方法中，形成第一开口和第二开口之后，通过形成第三开口，所述第三开口不仅暴露出栅极结构顶部表面，并且还与第一开口相连通，使得在第一开口和第三开口内形成的第一插塞能够实现将相邻的栅极结构和源漏插塞之间进行电连接。
然而，根据具体工艺的需求，部分所述第一插塞180需要与外围电路电连接，部分所述第一插塞180不需要与外围电路电连接。后续形成第一金属层时，为了满足所述工艺需求，所述第一金属层与部分第一插塞180电连接，所述第一金属层与部分第一插塞180电隔离。由于所述第一插塞180不仅位于栅极结构110表面，还位于源漏插塞130表面，所述第一插塞180占据的面积较大，加大了形成第一金属层的布线难度，导致增加了形成第一金属层的工艺难度。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，在所述第二介质层内形成连接插塞，且所述连接插塞位于相邻的栅极结构和源漏插塞顶部表面；在所述第二介质层和连接插塞表面形成第三介质层；在所述第二介质层和第三介质层内形成第一插塞，所述第一插塞顶部表面高于所述连接插塞的顶部表面，且所述第一插塞与所述连接插塞电连接。通过所述第三介质层将连接插塞隔离，并且通过所述第一插塞选择了需要外连的连接插塞，由于所述第一插塞占据的面积较小，有利于降低后续的导电层的布线难度。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图13是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图6，提供基底200，所述基底200上具有第一介质层220和若干栅极结构210，所述栅极结构210两侧的基底200内具有源漏掺杂区230，所述源漏掺杂区230顶部表面具有源漏插塞240，所述第一介质层220位于所述栅极结构210和源漏掺杂区230以及源漏插塞240表面。
在本实施例中，所述基底200为单晶硅。在其他实施例中，所述基底的材料还可以为单晶锗、锗化硅、砷化镓等半导体材料，还可以为绝缘体上半导体结构。
所述栅极结构210包括栅介质层(图中未示出)和位于栅介质层表面的栅极层(图中未示出)。所述栅介质层的材料包括：氧化硅或者高K介质材料。所述栅极层的材料包括：多晶硅或者金属。
所述插塞240的材料包括：钴、铜、钨、铝、钛或者钽。
所述第一介质层220的材料包括：氧化硅、碳化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。在本实施例中，所述第一介质层220的材料为氧化硅。
在本实施例中，所述第一介质层220表面还具有停止层221。
所述停止层221作为后续刻蚀工艺的指示停止层。
在本实施例中，所述栅极结构210顶部表面还具有保护层211。
所述保护层211用于保护栅极结构210的顶部表面，减少受到后续工艺的影响，有利于改善所述栅极结构210的性能。
在其他实施例中，所述栅极结构顶部表面还可以不具有保护层。
请参考图7，在所述第一介质层220、栅极结构210以及源漏插塞240表面形成第二介质层250。
所述第二介质层250为后续形成连接插塞、第一插塞、第二插塞以及第三插塞提供支撑。
具体的，在所述停止层221表面形成所述第二介质层250。
所述第二介质层250的材料和停止层221的材料不同。
所述第二介质层250的材料包括：氧化硅、碳化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。在本实施例中，所述第二介质层250和第一介质层220的材料相同，为氧化硅。
接着，在所述第二介质层250内形成连接插塞，且所述连接插塞位于相邻的栅极结构210和源漏插塞240顶部表面，具体在所述第二介质层250内形成连接插塞的过程请参考图8至图9。
请参考图8，在所述第二介质层250表面形成第三图形化层251，所述第三图形化层251暴露出相邻栅极结构210上和源漏插塞240上的第二介质层250表面；以所述第三图形化层251为掩膜，刻蚀所述第二介质层250，直至暴露出所述栅极结构210顶部表面和源漏插塞240顶部表面，在所述第二介质层250内形成第四开口260。
所述第四开口260为后续形成连接插塞提供空间。
在本实施例中，具体地，以所述第三图形化层251为掩膜，刻蚀所述第二介质层250，暴露出停止层221顶部表面；刻蚀所述停止层221和保护层211，直至暴露出源漏插塞240顶部表面和栅极结构210顶部表面，在所述第二介质层250内形成所述第四开口260。
刻蚀所述第二介质层250的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。
在本实施例中，刻蚀所述第二介质层250的工艺为干法刻蚀工艺。
在本实施例中，形成所述第四开口260之后，还包括：去除所述第三图形化层251。
请参考图9，在所述第四开口260内和第二介质层250表面形成第三导电材料膜(图中未示出)，所述第三导电材料膜填充满所述第四开口260；平坦化所述第三导电材料膜，直至暴露出第二介质层250表面，形成所述连接插塞261。
由于所述第四开口260暴露出相邻的栅极结构210顶部表面和源漏插塞240顶部表面，从而在第四开口260内形成的连接插塞261位于栅极结构210顶部表面和源漏插塞240顶部表面，相邻的栅极结构210和源漏插塞240通过所述连接插塞261电连接。
所述连接插塞261的材料包括：钴、铜、钨、铝、钛或者钽。在本实施例中，所述连接插塞261的材料为钨。
请参考图10，形成所述连接插塞261之后，在所述第二介质层250和连接插塞261表面形成第三介质层270。
所述第三介质层270为后续形成第一插塞、第二插塞以及第三插塞提供支撑。
所述第三介质层270的材料包括：氧化硅、碳化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。在本实施例中，所述第三介质层270的材料为氧化硅。
通过先在第二介质层250内形成所述连接插塞261，所述连接插塞261电连接栅极结构210和源漏插塞240，然后在第二介质层250表面形成第三介质层270，所述第三介质层270将连接插塞261进行电隔离。通过后续在所述第三介质层270内形成第一插塞281，且所述第一插塞281顶部表面高于所述连接插塞261的顶部表面，所述第一插塞281与所述连接插塞261之间形成电连接，即，通过所述第一插塞281选择了需要外连的连接插塞261。由于通过第一插塞281已将需要外连的连接插塞261进行了电连接，且所述第一插塞261占据的面积较小，从而降低了后续形成导电层的布线难度，有利于降低工艺难度。
形成所述第三介质层270之后，在所述第二介质层250和第三介质层270内形成第一插塞，所述第一插塞顶部表面高于所述连接插塞261的顶部表面，且所述第一插塞与所述连接插塞261电连接。
所述半导体结构的形成方法还包括：在所述第二介质层250和第三介质层270内形成第二插塞，所述第二插塞位于所述源漏插塞240顶部表面，且所述第二插塞顶部表面高于所述连接插塞261顶部表面；在所述第二介质层250和第三介质层270内形成第三插塞，所述第三插塞位于所述栅极结构210顶部表面，且所述第三插塞顶部表面高于所述连接插塞240顶部表面。
在本实施例中，所述第一插塞位于所述源漏插塞240上。
所述第二插塞和第一插塞在同一过程中形成。
具体形成所述第一插塞、第二插塞以及第三插塞的过程请参考图11至图13。
请参考图11，在所述第三介质层270表面形成第一图形化层252，所述第一图形化层252暴露出源漏插塞240上的第三介质层270表面；以所述第一图形化层252为掩膜，刻蚀所述第二介质层250和第三介质层270，直至暴露出连接插塞261表面和源漏插塞240表面，在所述第三介质层270内形成第一开口271，所述第一开口271暴露出连接插塞261表面，在所述第二介质层250和第三介质层270内形成第二开口272，所述第二开口272暴露出源漏插塞240表面。
所述第一开口271为后续形成第一插塞提供空间；所述第二开口272为后续形成第二插塞提供空间。
刻蚀所述第二介质层250和第三介质层270的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。
在本实施例中，刻蚀所述第二介质层250和第三介质层270的工艺为干法刻蚀工艺。
在本实施例中，所述第一开271口和第二开口272采用同一图形化层为掩膜，进行刻蚀而形成，从而简化了工艺步骤，且节省了图形化层的材料，有利于节约工艺成本。
在本实施例中，形成所述第一开口271和所述第二开口272之后，去除所述第一图形化层252。
请参考图12，形成所述第一开口271和第二开口272之后，在所述第三介质层270表面形成第二图形化层253，所述第二图形化层253暴露出栅极结构210上的第三介质层270表面；以所述第二图形化层253为掩膜，刻蚀所述第二介质层250和第三介质层270，直至暴露出栅极结构210顶部表面，在所述第三介质层270内形成第三开口273。
所述第三开口273为后续形成第三插塞提供空间。
具体的，所述第二图形化层253还填充于所述第一开口271和第二开口272内。
在本实施例中，刻蚀所述第二介质层250和第三介质层270的工艺为干法刻蚀工艺。
在本实施例中，形成所述第三开口273之后，去除所述第二图形化层253。
在本实施例中，所述第二图形化层253填充于第一开口271和第二开口272内，去除所述第二图形化层253之后，暴露出所述第一开口271和第二开口272。
在其他实施例中，还可以形成所述第一开口和第二开口之前，形成所述第三开口。
请参考图13，在所述第三介质层270内形成第一插塞281，所述第一插塞281位于所述连接插塞261表面；在所述第二介质层250和第三介质层270内形成第二插塞282，所述第二插塞282位于所述源漏插塞240顶部表面；在所述第二介质层250和第三介质层270内形成第三插塞283，所述第三插塞283位于栅极结构210顶部表面。
所述第一插塞281和第二插塞282的形成方法包括：在所述第一开口271内和第二开口272内和第三介质层270表面形成第一导电材料膜(图中未示出)，所述第一导电材料膜填充满所述第一开口271和第二开口272；平坦化所述第一导电材料膜，在所述第一开口271内形成所述第一插塞281，在所述第二开口272内形成所述第二插塞282。
所述第三插塞283的形成方法包括：在所述第三开口273内和第三介质层270表面形成第二导电材料膜(图中未示出)，所述第二导电材料膜填充满所述第三开口273；平坦化所述第二导电材料膜，在所述第三开口273内形成所述第三插塞283。
在本实施例中，所述第一导电材料膜和第二导电材料膜通过同一沉积工艺形成，且平坦化工艺之后，所述第一插塞281、第二插塞282、以及第三插塞283在同一过程中形成，从而简化了工艺步骤，有利于提高生产效率。
在其他实施例中，形成第一插塞和第二插塞之后，形成所述第三插塞。
在本实施例中，先形成第一开口271和第二开口272之后，再形成所述第三开口273。
在其他实施例中，还可以先形成所述第三开口，再形成所述第一开口和第二开口。
在本实施例中，形成所述第一插塞281、第二插塞282以及第三插塞283之后，还包括：在第三介质层270表面形成第四介质层；在所述第四介质层内形成导电层，所述导电层与第一插塞281、第二插塞282以及第三插塞283电连接。
相应的，本实施例还提供一种采用上述方法形成的半导体结构，请继续参考图13，包括：基底200，所述基底200上具有第一介质层250和若干栅极结构210，所述栅极结构210两侧的基底200内具有源漏掺杂区230，所述源漏掺杂区230顶部表面具有源漏插塞240，所述第一介质层220位于所述栅极结构210和源漏掺杂区230以及源漏插塞240表面；位于所述第一介质层220、栅极结构210以及源漏插塞240表面的第二介质层250；位于所述第二介质层250内的连接插塞261，且所述连接插塞261位于相邻的栅极结构210和源漏插塞240顶部表面；位于所述第二介质层250和连接插塞261表面的第三介质层270；位于所述第三介质层内270的第一插塞281，所述第一插塞281顶部表面高于所述连接插塞261的顶部表面，且所述第一插塞281与所述连接插塞261电连接。
所述连接插塞261电连接栅极结构210和源漏插塞240，所述连接插塞261表面和第二介质层250表面具有第三介质层270，通过所述第三介质层270将连接插塞261隔离。所述第一插塞281与所述连接插塞261电连接，且所述第一插塞281顶部表面高于所述连接插塞261的顶部表面，即，通过所述第一插塞281选择了需要外连的连接插塞261。由于所述第一插塞281占据的面积较小，有利于降低后续的导电层的布线难度，从而提高形成的半导体结构的性能。
以下结合附图进行详细说明。
在本实施例中，所述第一插塞281位于所述源漏插塞240上。
在本实施例中，所述半导体结构还包括：位于第二介质层250和第三介质层270内的第二插塞282，所述第二插塞282位于所述源漏插塞240顶部表面，且所述第二插塞282顶部表面高于所述连接插塞261顶部表面；位于第二介质层250和第三介质层270内的第三插塞283，所述第三插塞283位于所述栅极结构210顶部表面，且所述第三插塞283顶部表面高于所述连接插塞261顶部表面。
在本实施例中，所述半导体结构还包括：位于第三介质层270表面的导电层(图中未示出)，所述导电层与第一插塞281、第二插塞282以及第三插塞283电连接。
图14至图16是本发明另一实施例的半导体结构的形成过程的剖面结构示意图。本实施例和上述实施例的不同点在于：所述第一插塞位于栅极结构上，因此本实施例在上述实施例的基础上继续对半导体结构的形成过程进行说明。请在图10的基础上继续参考图14。
形成所述第三介质层270之后，在所述第二介质层250和第三介质层270内形成第一插塞，所述第一插塞顶部表面高于所述连接插塞261的顶部表面，且所述第一插塞与所述连接插塞261电连接。
所述半导体结构的形成方法还包括：在所述第二介质层250和第三介质层270内形成第二插塞，所述第二插塞位于所述源漏插塞240顶部表面，且所述第二插塞顶部表面高于所述连接插塞261顶部表面；在所述第二介质层250和第三介质层270内形成第三插塞，所述第三插塞位于所述栅极结构210顶部表面，且所述第三插塞顶部表面高于所述连接插塞261顶部表面。
在本实施例中，所述第一插塞位于所述栅极结构210上。
所述第三插塞和第一插塞在同一过程中形成。
具体形成所述第一插塞、第二插塞以及第三插塞的过程请参考图14至图16。
请参考图14，在所述第三介质层270表面形成第一图形化层351，所述第一图形化层351暴露出栅极结构210上的第三介质层270表面；以所述第一图形化层351为掩膜，刻蚀所述第二介质层250和第三介质层270，直至暴露出连接插塞261表面和栅极结构210表面，在所述第三介质层270内形成第一开口371，所述第一开口371暴露出连接插塞261表面，在所述第二介质层250和第三介质层270内形成第三开口373，所述第三开口373暴露出栅极结构210表面。
所述第一开口371为后续形成第一插塞提供空间；所述第三开口373为后续形成第三插塞提供空间。
在本实施例中，刻蚀所述第二介质层250和第三介质层270的工艺为干法刻蚀工艺。
在本实施例中，形成所述第一开口371和所述第三开口373之后，去除所述第一图形化层351。
请参考图15，形成所述第一开口371和所述第三开口373之后，在所述第三介质层270表面形成第二图形化层352，所述第二图形化层352暴露出源漏插塞240上的第三介质层270表面；以所述第二图形化层352为掩膜，刻蚀所述第二介质层250和第三介质层270，直至暴露出源漏插塞240顶部表面，在第二介质层250和所述第三介质层270内形成第二开口372。
所述第二开口372为后续形成第二插塞提供空间。
在本实施例中，刻蚀所述第二介质层250和第三介质层270的工艺为干法刻蚀工艺。
在本实施例中，先形成所述第一开口371和第三开口373之后，形成所述第二开口372。在其他实施例中，还可以先形成所述第二开口之后，形成所述第一开口和第三开口。
在本实施例中，形成所述第二开口272之后，去除所述第二图形化层352。
请参考图16，在所述第三介质层270内形成第一插塞381，所述第一插塞381位于所述连接插塞261表面；在所述第二介质层250和第三介质层270内形成第二插塞382，所述第二插塞382位于所述源漏插塞240顶部表面；在所述第二介质层250和第三介质层270内形成第三插塞383，所述第三插塞283位于栅极结构210顶部表面。
所述第一插塞381和第三插塞383的形成方法包括：在所述第一开口381内和第三开口383内和第三介质层270表面形成第一导电材料膜，所述第一导电材料膜填充满所述第一开口381和第三开口383；平坦化所述第一导电材料膜，在所述第一开口371内形成所述第一插塞381，在所述第三开口373内形成所述第三插塞383。
所述第二插塞382的形成方法包括：所述在所述第二开口372内和第三介质层270表面形成第二导电材料膜(图中未示出)，所述第二导电材料膜填充满所述第二开口372；平坦化所述第二导电材料膜，在所述第二开口372内形成所述第二插塞382。
在本实施例中，所述第一导电材料膜和第二导电材料膜通过同一沉积工艺形成，且平坦化工艺之后，所述第一插塞381、第二插塞382以及第三插塞383在同一过程中形成，从而简化了工艺步骤，有利于提高生产效率。
在其他实施例中，形成第一插塞和第三插塞之后，形成所述第二插塞。
在本实施例中，形成所述第一插塞381、第二插塞382以及第三插塞383之后，还包括：在第三介质层270表面形成第四介质层(图中未示出)；在所述第四介质层内形成导电层(图中未示出)，所述导电层与第一插塞381、第二插塞382以及第三插塞383电连接。
相应的，本实施例还提供一种采用上述方法形成的半导体结构，请参考图16，包括：基底200，所述基底200上具有第一介质层220和若干栅极结构210，所述栅极结构210两侧的基底200内具有源漏掺杂区230，所述源漏掺杂区230顶部表面具有源漏插塞240，所述第一介质层220位于所述栅极结构210和源漏掺杂区230以及源漏插塞240表面；位于所述第一介质层220、栅极结构210以及源漏插塞240表面的第二介质层250；位于所述第二介质层250内的连接插塞261，且所述连接插塞261位于相邻的栅极结构210和源漏插塞240顶部表面；位于所述第二介质层250和连接插塞261表面的第三介质层270；位于所述第三介质层270内的第一插塞381，所述第一插塞381顶部表面高于所述连接插塞261的顶部表面，且所述第一插塞381与所述连接插塞261电连接。
在本实施例中，所述第一插塞381位于所述栅极结构210上。
在本实施例中，所述半导体结构还包括：位于第二介质层250和第三介质层270内的第二插塞382，所述第二插塞382位于所述源漏插塞240顶部表面，且所述第二插塞382顶部表面高于所述连接插塞261顶部表面；位于第二介质层250和第三介质层270内的第三插塞383，所述第三插塞383位于所述栅极结构210顶部表面，且所述第三插塞383顶部表面高于所述连接插塞261顶部表面。
在本实施例中，所述半导体结构还包括：位于第三介质层270表面的导电层(图中未示出)，所述导电层第一插塞381、第二插塞382以及第三插塞383电连接。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构，其特征在于，包括：
基底，所述基底上具有第一介质层和若干栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述源漏掺杂区顶部表面具有源漏插塞，所述第一介质层位于所述栅极结构和源漏掺杂区以及源漏插塞表面；
位于所述第一介质层、栅极结构以及源漏插塞表面的第二介质层；
位于所述第二介质层内的连接插塞，且所述连接插塞位于相邻的栅极结构和源漏插塞顶部表面；
位于所述第二介质层和连接插塞表面的第三介质层；
位于所述第三介质层内的第一插塞，所述第一插塞顶部表面高于所述连接插塞的顶部表面，且所述第一插塞与所述连接插塞电连接。
2.如权利要求1所述的半导体结构，其特征在于，所述第一插塞位于所述源漏插塞上。
3.如权利要求1所述的半导体结构，其特征在于，所述第一插塞位于所述栅极结构上。
4.如权利要求1所述的半导体结构，其特征在于，还包括：位于第二介质层和第三介质层内的第二插塞，所述第二插塞位于所述源漏插塞顶部表面，且所述第二插塞顶部表面高于所述连接插塞顶部表面；位于第二介质层和第三介质层内的第三插塞，所述第三插塞位于所述栅极结构顶部表面，且所述第三插塞顶部表面高于所述连接插塞顶部表面。
5.如权利要求4所述的半导体结构，其特征在于，还包括：位于第三介质层表面的导电层，所述导电层与第一插塞、第二插塞以及第三插塞电连接。
6.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有第一介质层和若干栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述源漏掺杂区顶部表面具有源漏插塞，所述第一介质层位于所述栅极结构和源漏掺杂区以及源漏插塞表面；
在所述第一介质层、栅极结构以及源漏插塞表面形成第二介质层；
在所述第二介质层内形成连接插塞，且所述连接插塞位于相邻的栅极结构和源漏插塞顶部表面；
在所述第二介质层和连接插塞表面形成第三介质层；
在所述第三介质层内形成第一插塞，所述第一插塞顶部表面高于所述连接插塞的顶部表面，且所述第一插塞与所述连接插塞电连接。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，还包括：在所述第二介质层和第三介质层内形成第二插塞，所述第二插塞位于所述源漏插塞顶部表面，且所述第二插塞顶部表面高于所述连接插塞顶部表面；在所述第二介质层和第三介质层内形成第三插塞，所述第三插塞位于所述栅极结构顶部表面，且所述第三插塞顶部表面高于所述连接插塞顶部表面。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一插塞位于所述源漏插塞上。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二插塞和第一插塞在同一过程中形成。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一插塞和第二插塞的形成方法包括：在所述第三介质层表面形成第一图形化层，所述第一图形化层暴露出源漏插塞上的第三介质层表面；以所述第一图形化层为掩膜，刻蚀所述第二介质层和第三介质层，直至暴露出连接插塞表面和源漏插塞表面，在所述第三介质层内形成第一开口，所述第一开口暴露出连接插塞表面，在所述第二介质层和第三介质层内形成第二开口，所述第二开口暴露出源漏插塞表面；在所述第一开口内和第二开口内和第三介质层表面形成第一导电材料膜，所述第一导电材料膜填充满所述第一开口和第二开口；平坦化所述第一导电材料膜，在所述第一开口内形成所述第一插塞，在所述第二开口内形成所述第二插塞。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第三插塞的形成方法包括：在所述第三介质层表面形成第二图形化层，所述第二图形化层暴露出栅极结构上的第三介质层表面；以所述第二图形化层为掩膜，刻蚀所述第二介质层和第三介质层，直至暴露出栅极结构顶部表面，在所述第三介质层内形成第三开口；在所述第三开口内和第三介质层表面形成第二导电材料膜，所述第二导电材料膜填充满所述第三开口；平坦化所述第二导电材料膜，在所述第三开口内形成所述第三插塞。
12.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一插塞位于所述栅极结构上。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第一插塞和第三插塞在同一过程中形成。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一插塞和第三插塞的形成方法包括：在所述第三介质层表面形成第一图形化层，所述第一图形化层暴露出栅极结构上的第三介质层表面；以所述第一图形化层为掩膜，刻蚀所述第三介质层，直至暴露出连接插塞表面和栅极结构表面，在所述第三介质层内形成第一开口和第三开口，所述第一开口暴露出连接插塞表面，所述第三开口暴露出栅极结构表面；在所述第一开口内和第三开口内和第三介质层表面形成第一导电材料膜，所述第一导电材料膜填充满所述第一开口和第三开口；平坦化所述第一导电材料膜，在所述第一开口内形成所述第一插塞，在所述第三开口内形成所述第三插塞。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第二插塞的形成方法包括：在所述第三介质层表面形成第二图形化层，所述第二图形化层暴露出源漏插塞上的第三介质层表面；以所述第二图形化层为掩膜，刻蚀所述第三介质层，直至暴露出源漏插塞顶部表面，在所述第二介质层和第三介质层内形成第二开口；在所述第二开口内和第三介质层表面形成第二导电材料膜，所述第二导电材料膜填充满所述第二开口；平坦化所述第二导电材料膜，在所述第二开口内形成所述第二插塞。
16.如权利要求6所述的半导体结构的形成方法，其特征在于，在所述第二介质层内形成连接插塞的形成方法包括：在所述第二介质层表面形成第三图形化层，所述第三图形化层暴露出相邻栅极结构上和源漏插塞上的第二介质层表面；以所述第三图形化层为掩膜，刻蚀所述第二介质层，直至暴露出所述栅极结构顶部表面和源漏插塞顶部表面，在所述第二介质层内形成第四开口；在所述第四开口内和第二介质层表面形成第三导电材料膜，所述第三导电材料膜填充满所述第四开口；平坦化所述第三导电材料膜，直至暴露出第二介质层表面，形成所述连接插塞。
17.如权利要求7所述的半导体结构的形成方法，其特征在于，还包括：在第三介质层表面形成第四介质层；在所述第四介质层内形成导电层，所述导电层与第一插塞、第二插塞以及第三插塞电连接。
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