CN114141700A - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：在所述第一介质层表面、栅极结构顶部表面以及插塞顶部表面形成第二介质层；在所述第二介质层内形成暴露出第一介质层表面的第一开口，且所述第一开口暴露出至少两个栅极结构顶部表面或至少两个插塞顶部表面；在所述第一开口内形成第一初始导电结构；刻蚀部分所述第一初始导电结构直至暴露出第一介质层表面，形成分立的第一导电结构，所述第一导电结构位于栅极结构顶部表面或插塞顶部表面。所述第一初始导电结构沿垂直于栅极结构延伸方向的尺寸较大，降低了形成所述第一初始导电结构的刻蚀工艺难度，并且所述第二开口保证能够使相邻第一导电结构之间隔离，有利于增大工艺窗口。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
晶体管结构内的连接插塞包括位于栅极结构表面的连接插塞，用于实现栅极结构与外部电路的连接；以及位于源漏掺杂区表面的连接插塞，用于实现晶体管源区或漏区与外部电路的连接。为了进一步满足提高集成度的需求，通过将隔离区的栅极结构上的连接插塞，转移到在有源区的栅极结构上，能够进一步节省面积。
然而，现有技术中形成的半导体结构的性能仍有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提高形成的半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有第一介质层和若干栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，且所述源漏掺杂区顶部表面具有插塞，所述第一介质层位于所述栅极结构、源漏掺杂区以及插塞表面；在所述第一介质层表面、栅极结构顶部表面以及插塞顶部表面形成第二介质层；在所述第二介质层内形成暴露出第一介质层表面的第一开口，且所述第一开口暴露出至少两个栅极结构顶部表面、至少两个插塞顶部表面或者相邻的栅极结构顶部表面和插塞顶部表面；在所述第一开口内形成第一初始导电结构；刻蚀部分所述第一初始导电结构直至暴露出第一介质层表面，形成分立的第一导电结构，所述第一导电结构位于栅极结构顶部表面或插塞顶部表面。
可选的，所述第一开口的形成方法包括：在所述第二介质层表面形成第一图形化层，所述第一图形化层暴露出部分第二介质层表面；以所述第一图形化层为掩膜，刻蚀所述第二介质层，直至暴露出栅极结构顶部表面或插塞顶部表面，在所述第二介质层内形成所述第一开口。
可选的，所述第一介质层表面还具有第一停止层，所述第二介质层位于所述第一停止层表面。
可选的，所述第一停止层的材料包括：氧化硅、碳化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，所述栅极结构顶部表面具有第一保护层；所述第一开口的形成方法还包括：以所述第一图形化层为掩膜，刻蚀所述第二介质层，暴露出第一停止层顶部表面；刻蚀所述第一停止层和位于栅极结构顶部表面的第一保护层，直至暴露出栅极结构顶部表面，在所述第二介质层内形成所述第一开口。
可选的，所述第一保护层的顶部表面和所述第一介质层的顶部表面齐平；所述第一保护层的材料包括：氧化硅、碳化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，所述插塞顶部表面具有第二保护层；所述第一开口的形成方法还包括：以所述第一图形化层为掩膜，刻蚀所述第二介质层，暴露出第一停止层顶部表面；刻蚀所述第一停止层和位于插塞顶部表面的第一保护层，直至暴露出插塞的顶部表面，在所述第二介质层内形成所述第一开口。
可选的，所述第二保护层的顶部表面和第一介质层的顶部表面齐平；所述第二保护层的材料包括：氧化硅、碳化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，在所述第一开口内形成第一初始导电结构的方法包括：在所述第一开口内和第二介质层表面形成第一导电材料膜，所述第一导电材料膜填充满所述第一开口；平坦化所述第一导电材料膜，直至暴露出第二介质层表面，在所述第一开口内形成所述第一初始导电结构。
可选的，沿垂直于栅极结构延伸方向上，所述第一导电结构具有第一尺寸，相邻第一导电结构的间距为第二尺寸，且所述第二尺寸大于第一尺寸。
可选的，刻蚀所述第一初始导电结构的方法包括：在所述第二介质层表面和第一初始导电结构表面形成第二图形化层，所述第二图形化层暴露出部分第一初始导电结构表面；以所述第二图形化层为掩膜，刻蚀所述第一初始导电结构，直至暴露出第一介质层表面，在所述第二介质层内形成分立的第一导电结构。
可选的，还包括：形成所述第一初始导电结构之后，形成所述第二图形化层之前，在所述第二介质层表面和第一初始导电结构表面形成第二停止层；所述第二停止层的材料包括：氧化硅、碳化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，还包括：在相邻所述第一导电结构之间形成隔离层。
可选的，相邻所述第一导电结构之间具有第二开口；所述隔离层的形成方法包括：在所述第二开口内以及第二介质层表面形成隔离材料膜，所述隔离材料膜填充满所述第二开口；平坦化所述隔离材料膜，直至暴露出第二介质层表面，在所述第二开口内形成所述隔离层。
可选的，还包括：在所述第二介质层内形成位于所述插塞或栅极结构顶部表面的第二导电结构。
可选的，所述第二导电结构的形成方法包括：在所述第二介质层表面形成第三图形化层，所述第三图形化层暴露出部分第二介质层表面；以所述第三图形化层为掩膜，刻蚀所述第二介质层，直至暴露出所述插塞顶部表面或栅极结构顶部表面，在所述第二介质层内形成第三开口；在所述第三开口内和第二介质层表面形成第二导电材料膜，所述第二导电材料膜填充满所述第三开口；平坦化所述第二导电材料膜，直至暴露出第第二介质层表面，形成所述第二导电结构。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，通过先形成第一初始导电结构，然后对所述第一初始导电结构进行刻蚀，使所述第一初始导电结构形成分立第一导电结构，由于所述第一初始导电结构不仅位于至少两个栅极结构顶部表面、至少两个插塞顶部表面或者相邻的栅极结构顶部表面和插塞顶部表面，还位于它们之间的第一介质层的顶部表面，所述第一初始导电结构沿垂直于栅极结构延伸方向的尺寸较大，降低了形成所述第一初始导电结构的刻蚀工艺难度。并且通过刻蚀所述第一初始导电结构，形成分立的第一导电结构，后续在相邻的所述第一导电结构之间形成隔离层，使所述第一导电结构被隔离，有利于增大工艺窗口。综上，有利于提高形成的半导体结构的性能。
进一步，通过刻蚀所述第一初始导电结构，使所述第一初始导电结构形成第一导电结构，沿垂直于栅极结构的延伸方向上，相邻第一导电结构的间距大于第一导电结构的尺寸，即，所述相邻第一导电结构之间的距离较大，使得形成的第一导电结构的尺寸满足工艺要求的同时，刻蚀所述第一初始导电结构的工艺难度较低，从而有利于提高形成半导体结构的性能。
附图说明
图1至图2是一种现有半导体结构的形成方法各步骤的结构示意图；
图3至图14是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图；
图15至图19是本发明另一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
首先，对现有半导体结构的性能较差的原因结合附图进行详细说明，图1至图2是一种现有半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100上具有第一介质层120和若干栅极结构110，所述栅极结构110两侧的基底100内具有源漏掺杂区130，且所述源漏掺杂区130表面具有插塞140，所述第一介质层120位于所述栅极结构110和源漏掺杂区130以及插塞表面140；在所述第一介质层120表面形成第二介质层150。
请参考图2，在所述第二介质层150内形成第二开口(图中未示出)，所述第二开口暴露出所述栅极结构110顶部表面；在所述第二开口内形成第二导电结构170。
上述方法中，所述栅极结构110通过第二导电结构170与外围电路实现电连接。
然而，随着集成电路的集成度要求逐渐增大，不仅各个栅极结构110的关键尺寸越来越小，相邻栅极结构110之间的距离也越来越近。若形成于栅极结构110上的第二导电结构170的尺寸较大，由于相邻栅极结构110之间的距离较小，距离较近的所述栅极结构110上的第二导电结构170之间间距过小，容易导致相邻第二导电结构之间170发生桥接，使形成的半导体结构的性能较差。若形成于栅极结构110上的第二导电结构170的尺寸较小，虽然有利于增大相邻所述栅极结构110上第二导电结构170之间的间距，但是形成尺寸太小的第二开口，往往容易超出现有的光刻工艺的极限，导致第二导电结构170的形貌较差甚至无法形成。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，通过先形成第一初始导电结构，然后对所述第一初始导电结构进行刻蚀，使所述第一初始导电结构形成分立的第一导电结构，所述第一初始导电结构沿垂直于栅极结构延伸方向的尺寸较大，降低了形成所述第一初始导电结构的刻蚀工艺难度。并且所述第二开口保证能够使相邻第一导电结构之间隔离，有利于增大工艺窗口。综上，有利于提高形成的半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图14是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图3，提供基底200，所述基底200上具有第一介质层220和若干栅极结构210，所述栅极结构210两侧的基底200内具有源漏掺杂区230，且所述源漏掺杂区230顶部表面具有插塞240，所述第一介质层220位于所述栅极结构210、源漏掺杂区230以及插塞240表面。
在本实施例中，所述基底200为单晶硅。在其他实施例中，所述基底的材料还可以为单晶锗、锗化硅、砷化镓等半导体材料，还可以为绝缘体上半导体结构。
所述栅极结构210包括栅介质层(图中未示出)和位于栅介质层表面的栅极层(图中未示出)。所述栅介质层的材料包括：氧化硅或者高K介质材料。所述栅电极层的材料包括：多晶硅或者金属。
所述插塞240的材料包括：钴、铜、钨、铝、钛或者钽。在本实施例中，所述插塞240的材料为钨。
所述第一介质层220的材料包括：氧化硅、碳化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。在本实施例中，所述第一介质层220的材料为氧化硅。
在本实施例中，所述第一介质层220表面还具有第一停止层221。
所述第一停止层221作为后续刻蚀工艺的指示停止层。
所述第一停止层221的材料包括：氧化硅、碳化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。在本实施例中，所述第一停止层221的材料为氮化硅。
在本实施例中，所述栅极结构210顶部表面还具有第一保护层211。
所述第一保护层211用于保护栅极结构210的顶部表面，减少受到后续工艺的影响，有利于所述栅极结构210的性能。
所述第一保护层211的顶部表面和所述第一介质层220的顶部表面齐平；所述第一保护层221的材料包括：氧化硅、碳化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。在本实施例中，所述第一保护层221的材料为氮化硅。
在其他实施例中，所述栅极结构顶部表面还可以不具有第一保护层。
在本实施例中，所述插塞240顶部表面还具有第二保护层241。
所述第二保护层241用于保护插塞240的顶部表面，减少受到后续工艺的影响，有利于改善所述插塞240的性能。
所述第二保护层241的顶部表面和第一介质层220的顶部表面齐平；所述第二保护层241的材料包括：氧化硅、碳化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。在实施例中，所述第二保护层241的材料为碳化硅。
请参考图4，在所述第一介质层220表面、栅极结构210顶部表面以及插塞240顶部表面形成第二介质层250。
所述第二介质层250为后续形成第一初始导电结构提供支撑。
具体的，在所述第一停止层221表面形成所述第二介质层250。
所述第二介质层250的材料和第一停止层221的材料不同。
所述第二介质层250的材料包括：氧化硅、碳化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。在本实施例中，所述第二介质层250和第一介质层220的材料相同，为氧化硅。
请参考图5和图6，图6为图5沿Y方向的俯视图，在所述第二介质层250表面形成第三图形化层251，所述第三图形化层251暴露出部分第二介质层250表面；以所述第三图形化层251为掩膜，刻蚀所述第二介质层250，直至暴露出所述插塞240顶部表面，在所述第二介质层250内形成第三开口260。
所述第三开口260为后续形成第二导电结构提供空间。
在本实施例中，所述第三开口260暴露出插塞240顶部表面，从而后续在所述第三开口260形成的第二导电结构位于所述插塞240顶部表面。
在其他实施例中，所述第三开口暴露出栅极结构顶部表面，从而后续在第三开口内形成的第二导电结构位于所述栅极结构顶部表面。
在本实施例中，具体地，以所述第三图形化层251为掩膜，刻蚀所述第二介质层250，暴露出第一停止层221顶部表面；刻蚀所述第一停止层221和位于所述插塞240顶部表面的第一保护层241，直至暴露出插塞240顶部表面，在所述第二介质层220内形成所述第三开口260。
在本实施例中，形成所述第三开口260之后，还包括：去除所述第三图形化层251。
接着，在所述第二介质层250内形成暴露出第一介质层250表面的第一开口，且所述第一开口暴露出至少两个栅极结构210表面、至少两个插塞240顶部表面或者相邻的栅极结构210顶部表面和插塞240顶部表面。
在本实施例中，在所述第二介质层250内形成所述暴露出所述插塞240顶部表面的第三开口260之后，在所述第二介质层250内形成暴露出第一介质层220表面的第一开口，且所述第一开口暴露出至少两个栅极结构210顶部表面，具体形成所述第一开口的过程请参考图6至图7。
请参考图7，在所述第二介质层250表面形成第一图形化层252，所述第一图形化层252暴露出部分第二介质层250表面。
所述第一图形化层252为后续形成第一开口提供掩膜。
具体的，在所述第三开口260内和第二介质层250表面形成所述第一图形化层252，且所述第一图形化层252暴露出相邻的栅极结构210上、以及相邻所述栅极结构210之间的第一介质层220上的第二介质层250表面。
请参考图8和图9，图9为图8沿Y方向的俯视图，以所述第一图形化层252为掩膜，刻蚀所述第二介质层250，直至暴露出栅极结构210顶部表面，在所述第二介质层250内形成所述第一开口280。
所述第一开口280为后续形成第一初始导电结构提供空间。
具体的，所述第一开口280暴露出相邻栅极结构210顶部表面以及相邻所述栅极结构210之间的第一介质层220表面。
在本实施例中，具体地，以所述第一图形化层252为掩膜，刻蚀所述第二介质层250，暴露出第一停止层221顶部表面；刻蚀所述第一停止层221和位于栅极结构210顶部表面的第一保护层211，直至暴露出栅极结构210顶部表面，在所述第二介质层250内形成所述第一开口280。
在另一实施例中，所述第一开口暴露出至少两个栅极结构顶部表面以及位于所述栅极结构之间的插塞顶部表面。
在又一实施例中，所述第一开口暴露出至少两个插塞顶部表面以及位于所述插塞之间的栅极结构顶部表面。
在本实施例中，所述第一开口280暴露出两个栅极结构210顶部表面。
在其他实施例中，所述第一开口暴露出一个或者三个以上栅极结构顶部表面。当所述第一开口暴露出一个栅极结构顶部表面时，所述第一开口还暴露一个以上插塞顶部表面。
由于所述第一开口280不仅位于相邻的栅极结构210顶部表面，还位于相邻栅极结构210之间的第一介质层220的表面，所述第一开口280沿垂直于栅极结构210延伸方向的尺寸较大，降低了形成所述第一开口280的刻蚀工艺的难度，进而降低了后续在所述第一开口280内形成第一初始导电结构的难度。
在本实施例中，形成所述第一开口280之后，去除所述第一图形化层252。
在本实施例中，由于所述第一图形化层251还填充于第三开口260内，去除所述第一图形化层252之后，暴露出第三开口260。
请参考图10，在所述第一开口280内形成第一初始导电结构291。
在所述第一开口280内形成第一初始导电结构291的方法包括：在所述第一开口280内和第二介质层250表面形成第一导电材料膜(图中未示出)，所述第一导电材料膜填充满所述第一开口280；平坦化所述第一导电材料膜，直至暴露出第二介质层250表面，在所述第一开口280内形成所述第一初始导电结构291。
由于所述第一初始导电结构291不仅位于至少两个栅极结构210顶部表面、至少两个插塞240顶部表面或者相邻的栅极结构210顶部表面和插塞240顶部表面，还位于它们之间的第一介质层220的顶部表面，所述第一初始导电结构291沿垂直于栅极结构210延伸方向的尺寸较大，降低了形成所述第一初始导电结构291的刻蚀工艺难度。
在本实施例中，形成所述第一开口280之后，还包括：在所述第三开口260内形成第二导电结构270。
所述第二导电结构270的形成方法包括：在所述第三开口260内和第二介质层250表面形成第二导电材料膜(图中未示出)，所述第二导电材料膜填充满所述第三开口260；平坦化所述第二导电材料膜，直至暴露出所述第二介质层250表面，形成所述第二导电结构270。
在本实施例中，所述第一导电材料膜和所述第二导电材料膜通过同一沉积工艺形成，且平坦化工艺之后，所述第一初始导电结构291和第二导电结构270在同一过程中形成，从而简化了工艺步骤，有利于提高生产效率。
在其他实施例中，形成所述第三开口之前，形成所述第一开口。
接着，刻蚀部分所述第一初始导电结构291直至暴露出第一介质层220表面，形成分立的第一导电结构，所述第一导电结构位于所述栅极结构210顶部表面，具体刻蚀所述第一初始导电结构的过程请参考图11至图12。
请参考图11，在所述第二介质层250表面和第一初始导电结构291表面形成第二图形化层254，所述第二图形化层254暴露出部分第一初始导电结构291表面。
所述第二图形化层254为后续刻蚀第一初始导电结构291提供掩膜。
在本实施例中，形成所述第一初始导电结构291之后，形成所述第二图形化层254之前，还包括：在所述第二介质层250表面和第一初始导电结构291表面形成第二停止层253，所述第二图形化层254位于所述第二停止层253表面。
所述第二停止层253作为后续刻蚀工艺的指示停止层。
所述第二停止层253的材料包括：氧化硅、碳化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。在本实施例中，所述第二停止层253的材料为氮化硅。在其他实施例中，还可以不形成所述第二停止层。
请参考图12，以所述第二图形化层254为掩膜，刻蚀所述第一初始导电结构291，直至暴露出第一介质层220表面，在所述第二介质层250内形成分立的第一导电结构292。
需要说明的是，刻蚀所述第一初始导电结构291的工艺为过刻蚀过程，以保证能够充分去除第二开口293内，由于刻蚀所述第一初始导电结构291导致的金属材料残留，从而提高形成的半导体结构的性能。
在本实施例中，所述第一导电结构292均位于栅极结构210上。
在另一实施例中，所述第一导电结构均位于插塞上。
在又一实施例中，一个所述第一导电结构位于栅极结构上，另一个所述第一导电结构位于插塞上。
沿垂直于栅极结构210延伸方向上，所述第一导电结构292具有第一尺寸W1，相邻第一导电结构292的间距为第二尺寸W2，且所述第二尺寸W2大于第一尺寸W1。
通过刻蚀所述第一初始导电结构291，使所述第一初始导电结构291形成第一导电结构291，沿垂直于栅极结构210的延伸方向上，相邻第一导电结构292的间距大于第一导电结构291的尺寸，即，所述相邻第一导电结构292之间的距离较大，使得形成的第一导电结构292的尺寸满足工艺要求的同时，刻蚀所述第一初始导电结构291的工艺难度较低，从而有利于提高形成半导体结构的性能。
具体的，相邻第一导电结构292之间具有第二开口293，所述第二开口293暴露出第一介质层220表面。
在本实施例中，形成所述第一导电结构292之后，还包括：去除所述第一图形化层254和第二停止层253。
接着，形成所述第一导电结构292之后，还包括：在相邻所述第一导电结构292之间形成隔离层，具体形成所述隔离层的过程请参考图13和图14。
请参考图13和图14，图14为图13沿Y方向的俯视图，在所述第二开口293(图12中所示)内以及第二介质层250表面形成隔离材料膜(图中未示出)，所述隔离材料膜填充满所述第二开口293；平坦化所述隔离材料膜，直至暴露出第二介质层250表面，在所述第二开口293内形成所述隔离层295。
通过在所述第二开口293内形成隔离层295，使得形成的相邻的第一导电结构292之间电隔离。
所述隔离层295的材料包括：氧化硅、碳化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。在本实施例中，所述隔离层295的材料为氧化硅。
由于所述第二开口293的尺寸较大，所述第二开口293的深宽比较小，有利于使形成所述隔离层295的材料在所述第二开口293内充分填充，从而提高形成的半导体结构的性能。
图15至图19是本发明另一实施例的半导体结构的形成过程的剖面结构示意图。本实施例和上述实施例的不同点在于：所述第一导电结构的位置和第二导电结构的位置不同，因此本实施例在上述实施例的基础上继续对半导体结构的形成过程进行说明。请在图4的基础上继续参考图15。
请参考图15，在所述第二介质层250表面形成第三图形化层351，所述第三图形化层351暴露出部分第二介质层250表面；以所述第三图形化层251为掩膜，刻蚀所述第二介质层250，直至暴露出所述插塞栅极结构210顶部表面，在所述第二介质层250内形成第三开口310。
所述第三开口310为后续形成第二导电结构提供空间。
在本实施例中，所述第三开口310暴露出栅极结构210顶部表面，从而后续在所述第三开口310形成的第二导电结构位于所述栅极结构210顶部表面。
接着，在第二介质层250内形成所述暴露出所述栅极结构210顶部表面的第三开口310之后，在所述第二介质层250内形成暴露出第一介质层220表面的第一开口，且所述第一开口暴露出至少两个插塞240顶部表面。
请参考图16，在所述第二介质层280内形成暴露出第一介质层220表面的第一开口320，且所述第一开口320暴露出所述插塞240顶部表面。
具体的，所述第一开口320暴露出相邻的两个插塞240顶部表面。
在本实施例中，所述第一开口320还暴露出所述插塞240之间的栅极结构210顶部表面。
在本实施例中，所述第一开口320暴露出两个插塞240顶部表面。
在其他实施例中，所述第一开口暴露出一个或者三个以上插塞顶部表面。当所述第一开口暴露出一个插塞顶部表面时，所述第一开口还暴露一个以上栅极结构顶部表面。
所述第一开口320的形成方法包括：在所述第二介质层250表面形成第一图形化层(图中未示出)，所述第一图形化层暴露出部分第二介质层250表面；以所述第一图形化层为掩膜，刻蚀所述第二介质层250，直至暴露出插塞240顶部表面，在所述第二介质层250内形成所述第一开口320。
请参考图17，在所述第一开口320内形成第一初始导电结构330。
所述第一初始导电结构330的形成方法和上述实施例中的第一初始导电结构291的形成方法相同，在此不再赘述。
需要说明的是，在本实施例中，所述第一初始导电结构330位于相邻的插塞240顶部表面以及相邻插塞240之间的第一介质层220表面。
在本实施例中，形成所述第一开口320之后，还包括：在所述第三开口310内形成第二导电结构340。
所述第二导电结构340的形成方法和上述实施例中的第二导电结构270的形成方法相同，在此不再赘述。
需要说明的是，在本实施例中，所述第二导电结构340位于栅极结构210顶部表面。
请参考图18，刻蚀部分所述第一初始导电结构330，直至暴露出第一介质层220表面，形成分立的第一导电结构350，所述第一导电结构350位于所述插塞240顶部表面。
所述刻蚀部分所述第一初始导电结构330的方法和上述实施例中刻蚀部分第一初始导电结构291的方法相同，在此不再赘述。
请参考图19，在相邻所述第一导电结构350之间形成隔离层370。
所述隔离层370和上述实施例中的隔离层295的形成方法相同，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有第一介质层和若干栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，且所述源漏掺杂区顶部表面具有插塞，所述第一介质层位于所述栅极结构、源漏掺杂区以及插塞表面；
在所述第一介质层表面、栅极结构顶部表面以及插塞顶部表面形成第二介质层；
在所述第二介质层内形成暴露出第一介质层表面的第一开口，且所述第一开口暴露出至少两个栅极结构顶部表面、至少两个插塞顶部表面或者相邻的栅极结构顶部表面和插塞顶部表面；
在所述第一开口内形成第一初始导电结构；
刻蚀部分所述第一初始导电结构直至暴露出第一介质层表面，形成分立的第一导电结构，所述第一导电结构位于栅极结构顶部表面或插塞顶部表面。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口的形成方法包括：在所述第二介质层表面形成第一图形化层，所述第一图形化层暴露出部分第二介质层表面；以所述第一图形化层为掩膜，刻蚀所述第二介质层，直至暴露出栅极结构顶部表面或插塞顶部表面，在所述第二介质层内形成所述第一开口。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一介质层表面还具有第一停止层，所述第二介质层位于所述第一停止层表面。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一停止层的材料包括：氧化硅、碳化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述栅极结构顶部表面具有第一保护层；所述第一开口的形成方法还包括：以所述第一图形化层为掩膜，刻蚀所述第二介质层，暴露出第一停止层顶部表面；刻蚀所述第一停止层和位于栅极结构顶部表面的第一保护层，直至暴露出栅极结构顶部表面，在所述第二介质层内形成所述第一开口。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一保护层的顶部表面和所述第一介质层的顶部表面齐平；所述第一保护层的材料包括：氧化硅、碳化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
7.如权利要求3所述的半导体结构的形成方法，其特征在于，所述插塞顶部表面具有第二保护层；所述第一开口的形成方法还包括：以所述第一图形化层为掩膜，刻蚀所述第二介质层，暴露出第一停止层顶部表面；刻蚀所述第一停止层和位于插塞顶部表面的第一保护层，直至暴露出插塞的顶部表面，在所述第二介质层内形成所述第一开口。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二保护层的顶部表面和第一介质层的顶部表面齐平；所述第二保护层的材料包括：氧化硅、碳化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一开口内形成第一初始导电结构的方法包括：在所述第一开口内和第二介质层表面形成第一导电材料膜，所述第一导电材料膜填充满所述第一开口；平坦化所述第一导电材料膜，直至暴露出第二介质层表面，在所述第一开口内形成所述第一初始导电结构。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于栅极结构延伸方向上，所述第一导电结构具有第一尺寸，相邻第一导电结构的间距为第二尺寸，且所述第二尺寸大于第一尺寸。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述第一初始导电结构的方法包括：在所述第二介质层表面和第一初始导电结构表面形成第二图形化层，所述第二图形化层暴露出部分第一初始导电结构表面；以所述第二图形化层为掩膜，刻蚀所述第一初始导电结构，直至暴露出第一介质层表面，在所述第二介质层内形成分立的第一导电结构。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，还包括：形成所述第一初始导电结构之后，形成所述第二图形化层之前，在所述第二介质层表面和第一初始导电结构表面形成第二停止层；所述第二停止层的材料包括：氧化硅、碳化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在相邻所述第一导电结构之间形成隔离层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，相邻所述第一导电结构之间具有第二开口；所述隔离层的形成方法包括：在所述第二开口内以及第二介质层表面形成隔离材料膜，所述隔离材料膜填充满所述第二开口；平坦化所述隔离材料膜，直至暴露出第二介质层表面，在所述第二开口内形成所述隔离层。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述第二介质层内形成位于所述插塞或栅极结构顶部表面的第二导电结构。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第二导电结构的形成方法包括：在所述第二介质层表面形成第三图形化层，所述第三图形化层暴露出部分第二介质层表面；以所述第三图形化层为掩膜，刻蚀所述第二介质层，直至暴露出所述插塞顶部表面或栅极结构顶部表面，在所述第二介质层内形成第三开口；在所述第三开口内和第二介质层表面形成第二导电材料膜，所述第二导电材料膜填充满所述第三开口；平坦化所述第二导电材料膜，直至暴露出第第二介质层表面，形成所述第二导电结构。
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