CN113496991A - 半导体结构及半导体结构的形成方法 - Google Patents
半导体结构及半导体结构的形成方法 Download PDFInfo
- Publication number
- CN113496991A CN113496991A CN202010252035.XA CN202010252035A CN113496991A CN 113496991 A CN113496991 A CN 113496991A CN 202010252035 A CN202010252035 A CN 202010252035A CN 113496991 A CN113496991 A CN 113496991A
- Authority
- CN
- China
- Prior art keywords
- layer
- forming
- opening
- isolation
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 168
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000002955 isolation Methods 0.000 claims abstract description 232
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 239000000463 material Substances 0.000 claims description 111
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- 229910052710 silicon Inorganic materials 0.000 claims description 30
- 239000010703 silicon Substances 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 8
- -1 silicon carbide nitride Chemical class 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 description 21
- 239000002184 metal Substances 0.000 description 21
- 239000003989 dielectric material Substances 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000007517 polishing process Methods 0.000 description 8
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 8
- 239000000126 substance Substances 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 229910052707 ruthenium Inorganic materials 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910001449 indium ion Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Geometry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构及半导体结构的形成方法，结构包括：衬底，所述衬底包括基底；位于基底上的栅极结构，所述栅极结构具有一个或多个待接触区域，所述栅极结构顶部表面具有第一隔离层；位于栅极结构之间的导电层；位于待接触区域两侧的导电层上的第二隔离层；位于衬底上、栅极结构上、导电层上和第二隔离层上的第一介质层，所述第一介质层内具有第二开口；位于第二隔离层内的第三开口，所述第二开口暴露出所述第三开口的顶部；位于第二开口内和第三开口内的栅极插塞，所述栅极插塞与所述待接触区域顶部电连接。所述半导体结构的性能得到了提升。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。
背景技术
随着集成电路的制作向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元件数量也越来越多，这种发展使得晶圆表面金属互连工艺日益困难。
为了满足元件缩小后的互连线需求，互连金属层的设计成为超大规模集成电路技术所通常采用的一种方法。目前，互连金属层与衬底中的器件之间的导通是通过接触插塞实现的。
然而，随着半导体技术节点的进一步缩小，现有的接触插塞的形成过程还有待改善。
发明内容
本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以改善半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底，所述衬底包括基底；位于基底上的栅极结构，所述栅极结构具有一个或多个待接触区域，所述栅极结构顶部表面具有第一隔离层；位于栅极结构之间的导电层；位于待接触区域两侧的导电层上的第二隔离层；位于衬底上、栅极结构上、导电层上和第二隔离层上的第一介质层，所述第一介质层内具有第二开口；位于第二隔离层内的第三开口，所述第二开口暴露出所述第三开口的顶部；位于第二开口内和第三开口内的栅极插塞，所述栅极插塞与所述待接触区域顶部电连接。
可选的，所述衬底还包括：源漏掺杂区，所述源漏掺杂区位于所述栅极结构两侧的基底内，所述导电层与所述源漏掺杂区电连接；第二介质层，所述栅极结构位于所述第二介质层内。
可选的，所述第二隔离层的材料与所述第一隔离层的材料不同。
还包括：位于待接触区域两侧之外的导电层上的第二隔离层。
可选的，所述栅极结构包括：栅介质层；位于栅介质层上的栅极层；位于栅极层侧壁的侧墙。
可选的，所述衬底还包括：位于基底上的若干鳍部结构，所述栅极结构横跨所述鳍部结构；位于基底表面和若干鳍部结构侧壁表面的第三隔离层，所述第三隔离层的顶部表面低于所述鳍部结构的顶部表面。
相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括基底；在基底上形成栅极结构，所述栅极结构具有一个或多个待接触区域，所述栅极结构顶部表面具有第一隔离层；在相邻栅极结构之间形成导电层；去除待接触区域两侧的部分导电层，在导电层内形成第一开口，所述第一开口暴露出所述待接触区域的侧壁表面；在所述第一开口内形成第二隔离层；在衬底上、栅极结构上、导电层上和第二隔离层上形成第一介质层，所述第一介质层内具有第二开口，所述第二开口暴露出待接触区域表面的第一隔离层表面；去除所述第二开口暴露出的第一隔离层，在第二隔离层内形成第三开口；在第二开口和第三开口内形成栅极插塞。
可选的，所述栅极插塞的形成方法包括：在所述第二开口内、第三开口内和所述第一介质层表面形成插塞材料层；平坦化所述插塞材料层，直至暴露出所述第一介质层表面，形成所述栅极插塞。
可选的，所述第二开口的形成方法包括：在所述第一介质层表面形成第一掩膜层，所述第一掩膜层暴露出所述待接触区域顶部表面的第一介质层表面；以所述第一掩膜层为掩膜刻蚀所述第一介质层，在第一介质层内形成第二开口。
在形成导电层之后，形成第二隔离层之前，还包括：去除待接触区域两侧之外的部分导电层，在导电层内形成第一开口，所述第一开口暴露出所述栅极结构的侧壁表面。
可选的，所述衬底还包括：源漏掺杂区，所述源漏掺杂区位于所述栅极结构两侧的基底内，所述导电层与所述源漏掺杂区电连接；第二介质层，所述栅极结构位于所述第二介质层内。
可选的，所述第一隔离层的形成方法包括：回刻蚀所述栅极结构，在所述第二介质层内形成第一凹槽；在第一凹槽内和第二介质层表面形成第一隔离材料层；平坦化所述第一隔离材料层，直至暴露出所述第二介质层表面，在所述栅极结构顶部表面形成第一隔离层。
可选的，所述导电层的形成方法包括：在所述第二介质层表面形成第二掩膜层，所述第二掩膜层暴露出所述源漏掺杂区表面的第二介质层表面；以所述第二掩膜层为掩膜刻蚀所述第二介质层，直至暴露出所述源漏掺杂区表面，在所述第二介质层内形成第二凹槽；在所述第二凹槽内和第二介质层表面形成导电材料层；平坦化所述导电材料层，直至暴露出所述第二介质层表面，在栅极结构之间形成导电层。
可选的，所述第二隔离层的形成方法包括：在所述导电层表面形成第三掩膜层，所述第三掩膜层暴露出所述待接触区域两侧的导电层表面和待接触区域表面的第一隔离层表面；以所述第三掩膜层为掩膜刻蚀所述导电层，在所述导电层内形成第一开口；在所述第一开口内形成第二隔离材料层；平坦化所述第二隔离材料层，直至暴露出所述第一隔离层顶部表面，在第一开口内形成第二隔离层。
可选的，在所述导电层表面形成第三掩膜层之前，还包括：在所述导电层表面和第一隔离层表面形成硬掩膜层，所述硬掩膜层的材料与所述第一隔离层的材料不同。
可选的，所述硬掩膜层的材料包括无定型碳、多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
可选的，所述栅极结构的形成方法包括：在基底上形成伪栅极结构；在基底上形成第二介质层，所述伪栅极结构位于所述第二介质层内；去除所述伪栅极结构，在所述第二介质层内形成栅极开口；在所述栅极开口内形成栅极结构。
可选的，所述第二隔离层的材料与所述第一隔离层的材料不同。
可选的，去除所述第一隔离层的工艺包括干法刻蚀工艺。
可选的，所述栅极结构包括：栅介质层；位于栅介质层上的栅极层；位于栅极层侧壁的侧墙。
可选的，所述衬底还包括：位于基底上的若干鳍部结构，所述栅极结构横跨所述鳍部结构；位于基底表面和若干鳍部结构侧壁表面的第三隔离层，所述第三隔离层的顶部表面低于所述鳍部结构的顶部表面。
可选的，还包括：在第一介质层内形成源漏插塞，所述源漏插塞与所述待接触区域两侧之外的导电层电连接。
可选的，所述源漏插塞的形成方法包括：在所述第一介质层表面形成第四掩膜层，所述第四掩膜层暴露出部分第一介质层表面；以所述第四掩膜层为掩膜刻蚀所述第一介质层，直至暴露出所述导电层顶部表面，在第一介质层内形成第三凹槽；在第三凹槽内形成源漏插塞。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案的半导体结构，所述待接触区域两侧的导电层上具有第二隔离层，所述第一介质层内具有栅极插塞，所述栅极插塞与所述待接触区域顶部电连接，从而所述第二隔离层能够将所述栅极插塞和待接触区域两侧的导电层隔离开来，从而避免了在形成所述栅极插塞过程中，所述栅极插塞的位置发生偏移时，所述栅极插塞与所述待接触区域两侧的导电层接触发生短接的情况；同时，在所述待接触区域顶部形成栅极插塞时，所述第二隔离层能够保护所述待接触区域两侧的导电层，避免形成栅极插塞的工艺对所述待接触区域两侧的导电层造成损伤。综上，提升了所述半导体结构的性能，提高了芯片面积的利用率。
进一步，所述第二隔离层的材料与所述第一隔离层的材料不同，从而在去除待接触区域表面的第一隔离层，在第二隔离层内形成第三开口时，去除所述第一隔离层的工艺对所述第二隔离层具有较大的刻蚀选择比，从而去除所述第一隔离层的工艺对所述第二隔离层损伤较小，从而所述第二隔离层能够保护所述待接触区域两侧的导电层，避免形成栅极插塞的工艺对所述待接触区域两侧的导电层造成损伤。
本发明技术方案的方法中，通过在栅极结构顶部表面形成第一隔离层，在待接触区域两侧的导电层表面形成第二隔离层，从而在所述栅极结构顶部形成栅极插塞时，所述第二隔离层能够保护所述待接触区域两侧的导电层，避免形成栅极插塞的工艺对所述待接触区域两侧的导电层造成损伤；同时，所述第二隔离层能够将所述待接触区域两侧的导电层与所述栅极插塞充分隔离，避免了所述栅极插塞位置发生偏移时，所述栅极插塞与所述待接触区域两侧的导电层接触发生短接的情况，从而提升了半导体结构的性能，提高了芯片面积的利用率。
进一步，所述第二隔离层的材料与所述第一隔离层的材料不同，从而在去除待接触区域表面的第一隔离层，在第二隔离层内形成第三开口时，去除所述第一隔离层的工艺对所述第二隔离层具有较大的刻蚀选择比，从而去除所述第一隔离层的工艺对所述第二隔离层损伤较小，从而所述第二隔离层能够保护所述待接触区域两侧的导电层，避免形成栅极插塞的工艺对所述待接触区域两侧的导电层造成损伤。
附图说明
图1是一实施例中半导体结构的剖面结构示意图；
图2至图14是本发明一实施例中半导体结构形成过程的剖面结构示意图；
图15至图18是本发明一实施例中半导体结构形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有的接触插塞的形成过程还有待改善。现结合具体的实施例进行分析说明。
图1是一实施例中半导体结构的剖面结构示意图。
请参考图1，包括：衬底，所述衬底包括第一区I和第二区II，所述衬底包括基底100和位于基底100上的鳍部结构101；位于第一区I上的第一栅极结构105，所述第一栅极结构105横跨所述鳍部结构101；位于第二区II上的第二栅极结构104，所述第二栅极结构104横跨所述鳍部结构101；位于第一区I上第一栅极结构105两侧鳍部结构101内的第一源漏掺杂层103；位于第二区II上第二栅极结构104两侧鳍部结构101内的第二源漏掺杂层102；位于第一源漏掺杂层103表面的隔离结构108；位于第一栅极结构105顶部表面的第一金属层109；位于第二源漏掺杂层102表面的第二金属层106；位于衬底上的介质层110；位于介质层110内的栅极插塞111，所述栅极插塞111与所述第一栅极结构105顶部电连接；位于介质层110内的第一源漏插塞112，所述第一源漏插塞112与所述第二金属层106顶部电连接。
所述半导体结构中，所述栅极插塞111与所述第一栅极结构105顶部电连接，所述第一源漏插塞112与所述第二区II上的第二源漏掺杂层102电连接。所述栅极插塞111的形成过程中，需要先形成硬掩膜层107，通过硬掩膜层107在第一栅极结构105顶部形成第一金属层109，再在第一金属层109表面形成介质层110，通过在介质层110内形成暴露出第一金属层109表面的通孔，再在通孔内形成栅极插塞111，实现所述栅极插塞111与所述第一栅极结构105顶部的电连接。所述第一源漏插塞112通过第二金属层106与所述第二源漏掺杂层102电连接，所述第二金属层106与所述第一金属层109通过硬掩膜层107同时形成，所述第一源漏插塞112与所述栅极插塞111同时形成。
由于所述半导体结构的尺寸较小，从而采用上述工艺在所述第一栅极结构105顶部表面形成栅极插塞111时，受精度的影响，无法同时在第一源漏掺杂层103表面形成第二金属层，以避免所述栅极插塞111发生位置偏移，从而与所述第一源漏掺杂层103表面的第二金属层发生短接。从而所述硬掩膜层107覆盖所述第一源漏掺杂层103上的隔离结构108表面，以确保不形成与所述第一源漏掺杂层103电连接的第二金属层，从而避免了栅极插塞111与所述第二金属层发生短接。
然而在先进半导体技术中，随着所述半导体结构尺寸的进一步缩小，在所述第一栅极结构105顶部表面形成栅极插塞111的同时，需要在所述第一源漏掺杂层103表面形成第二金属层，以提高电路效率，提升芯片面积的利用率，实现半导体器件的微小化，适应先进半导体制程。
为了解决上述问题，本发明技术方案提供一种半导体结构的形成方法，通过在栅极结构顶部表面形成第一隔离层，在待接触区域两侧的导电层表面形成第二隔离层，所述第二隔离层的材料与所述第一隔离层的材料不同，从而在所述栅极结构顶部形成栅极插塞时，所述第二隔离层能够保护所述待接触区域两侧的导电层，避免形成栅极插塞的工艺对所述待接触区域两侧的导电层造成损伤；同时，所述第二隔离层能够将所述待接触区域两侧的导电层与所述栅极插塞充分隔离，避免了所述栅极插塞位置发生偏移时，所述栅极插塞与所述待接触区域两侧的导电层接触发生短接的情况，从而提升了半导体结构的性能，提高了芯片面积的利用率。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图14是本发明实施例中半导体结构形成过程的剖面结构示意图。
请参考图2，提供衬底，所述衬底包括基底200。
在本实施例中，所述衬底还包括：位于基底200上的若干鳍部结构201；位于基底200表面和若干鳍部结构201侧壁表面的第三隔离层(未图示)，所述第三隔离层的顶部表面低于所述鳍部结构201的顶部表面。
所述基底200的材料为单晶硅；所述鳍部结构的材料包括单晶硅。
在其它实施例中，所述基底还可以是多晶硅、锗、锗化硅、砷化镓、绝缘体上硅或绝缘体上锗等半导体材料；所述鳍部结构还可以是多晶硅、锗、锗化硅、砷化镓、绝缘体上硅或绝缘体上锗等半导体材料。
所述第三隔离层的材料包括介电材料，所述介电材料包括氮化硅、氧化硅、氮氧化硅、氧化铝、氮化铝和氮碳化硅的一种或多种的组合。在本实施例中，所述第三隔离层的材料包括氧化硅。
在其它实施例中，所述衬底为平面型衬底。
请参考图3，在衬底上形成栅极结构(未标示)，所述栅极结构具有一个或多个待接触区域202，所述栅极结构顶部表面具有第一隔离层206。
所述栅极结构的形成方法包括：在基底200上形成伪栅极结构(未图示)；在基底200上形成第二介质层205，所述伪栅极结构位于所述第二介质层205内；去除所述伪栅极结构，在所述第二介质层205内形成栅极开口(未图示)；在所述栅极开口内形成栅极结构。
所述栅极结构包括：栅介质层(未图示)和位于栅介质层上的栅极层(未标示)。
在本实施例中，还包括：位于栅极层侧壁的侧墙(未标示)。
所述第一隔离层206的形成方法包括：回刻蚀所述栅极层，在所述第二介质层205内形成第一凹槽(未图示)；在第一凹槽内和第二介质层205表面形成第一隔离材料层(未图示)；平坦化所述第一隔离材料层，直至暴露出所述第二介质层205表面，在所述栅极层顶部表面形成第一隔离层206。
所述第一隔离层206的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合；所述第二介质层205的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
所述第一隔离层206的材料与所述第二介质层205的材料不同。
在本实施例中，所述第一隔离层206的材料包括氮化硅；所述第二介质层205的材料包括氧化硅。
在第一凹槽内和第二介质层205表面形成第一隔离材料层的工艺包括化学气相沉积工艺或原子层沉积工艺；平坦化所述第一隔离材料层的工艺包括化学机械抛光工艺或回刻蚀工艺。
在本实施例中，形成第一隔离材料层的工艺包括化学气相沉积工艺；平坦化所述第一隔离材料层的工艺包括化学机械抛光工艺，所述第一隔离层206的材料与所述第二介质层205的材料不同，从而平坦化所述第一隔离材料层的工艺能够停止在所述第二介质层205表面。
在形成伪栅极结构之后，形成第二介质层205之前，还包括：在伪栅极结构两侧的鳍部结构201内形成源漏掺杂区203。
所述源漏掺杂区203内具有掺杂离子。所述掺杂离子的类型为N型或P型；所述N型离子包括磷离子或砷离子；所述P型离子包括硼离子或铟离子。
在本实施例中，所述源漏掺杂区203的形成工艺包括离子注入工艺。在其它实施例中，所述源漏掺杂层的形成工艺包括原位掺杂工艺。
请参考图4，在相邻栅极结构之间形成导电层207。
所述导电层207与所述源漏掺杂区203电连接。
所述导电层207的形成方法包括：在所述第二介质层205表面形成第二掩膜层(未图示)，所述第二掩膜层暴露出所述源漏掺杂区203表面的第二介质层205表面；以所述第二掩膜层为掩膜刻蚀所述第二介质层205，直至暴露出所述源漏掺杂区203表面，在所述第二介质层205内形成第二凹槽(未图示)；在所述第二凹槽内和第二介质层205表面形成导电材料层(未图示)；平坦化所述导电材料层，直至暴露出所述第二介质层205表面，在栅极结构之间形成导电层207。
所述导电层207的材料包括金属，所述金属包括钨、铝、钴、钛、氮化钛、钽、氮化钽、钌和铜中的一种或多种组合；形成导电材料层的工艺包括物理气相沉积工艺或电镀工艺。
在本实施例中，所述导电层207的材料包括钨；形成导电材料层的工艺包括物理气相沉积工艺。
接下来，去除待接触区域202两侧的部分导电层207，在导电层207内形成第一开口，所述第一开口暴露出所述待接触区域202的侧壁表面。所述第一开口的具体形成过程请参考图5和图6。
请参考图5，在所述导电层207表面和第一隔离层206表面形成硬掩膜层208；在所述硬掩膜层208表面形成第三掩膜层209，所述第三掩膜层209暴露出所述待接触区域202两侧的导电层207表面和待接触区域202表面的硬掩膜层208表面。
所述硬掩膜层208的材料与所述第一隔离层206的材料不同。所述硬掩膜层208的材料包括无定型碳、多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述硬掩膜层208的材料包括氧化硅。所述硬掩膜层208的材料与所述第一隔离层206的材料不同，则后续在以所述第三掩膜层209为掩膜刻蚀所述硬掩膜层208和导电层207时，所述刻蚀工艺对所述第一隔离层206的损伤较小，避免过刻蚀损伤所述栅极结构的情况。
在其它实施例中，能够不形成所述硬掩膜层。
在本实施例中，所述第三掩膜层209的材料包括光刻胶。
请参考图6和图7，图7为图6的俯视图，图6为图7沿剖面线MM’方向的剖面结构示意图，以所述第三掩膜层209为掩膜刻蚀所述硬掩膜层208和导电层207，在所述导电层207内形成第一开口210，所述第一开口210暴露出所述待接触区域202的侧壁表面。
以所述第三掩膜层209为掩膜刻蚀所述硬掩膜层208和导电层207的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
在本实施例中，以所述第三掩膜层209为掩膜刻蚀所述硬掩膜层208和导电层207的工艺包括干法刻蚀工艺。
形成第一开口210之后，去除所述第三掩膜层209。在本实施例中，去除所述第三掩膜层209的工艺包括灰化工艺。
去除待接触区域202两侧的部分所述导电层207，使得待接触区域202两侧之外的导电层207的高度得到保证，从而后续形成与待接触区域202两侧之外的导电层207电连接的源漏插塞时，电流通过所述待接触区域202两侧之外的导电层207的横截面积较大，从而所述待接触区域202两侧之外的导电层207具有相对较小的电阻，从而所述半导体结构能够具有较大的电流，从而所述半导体结构的性能得到提升。
在其它实施例中，还包括：去除待接触区域两侧之外的部分导电层，在导电层内形成第一开口，所述第一开口暴露出所述栅极结构的侧壁表面。
请参考图8和图9，图9为图8的俯视图，图8为图9沿剖面线NN’方向的剖面结构示意图，在所述第一开口210内形成第二隔离层211。
所述第二隔离层211的形成方法包括：在所述第一开口210内形成第二隔离材料层(未图示)；平坦化所述第二隔离材料层，直至暴露出所述第一隔离层206顶部表面，在第一开口210内形成第二隔离层211。
在本实施例中，平坦化所述第二隔离材料层的同时去除所述硬掩膜层208。
所述第二隔离层211的材料与所述第一隔离层206的材料不同。
所述第二隔离层211的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合；形成所述第二隔离材料层的工艺包括化学气相沉积工艺或原子层沉积工艺；平坦化所述第二隔离材料层的工艺包括化学机械抛光工艺或回刻蚀工艺。
在本实施例中，所述第二隔离层211的材料包括氧化硅；形成所述第二隔离材料层的工艺包括化学气相沉积工艺；平坦化所述第二隔离材料层的工艺包括化学机械抛光工艺。
所述第二隔离层211的材料与所述第一隔离层206的材料不同，从而在平坦化所述第二隔离材料层形成第二隔离层时，所述第一隔离层206能够作为所述平坦化工艺的停止层；同时，在后续去除待接触区域202表面的第一隔离层206，在第二隔离层211内形成第三开口时，去除所述第一隔离层206的工艺对所述第二隔离层211具有较大的刻蚀选择比，从而去除所述第一隔离层206的工艺对所述第二隔离层211损伤较小，从而所述第二隔离层211能够保护所述待接触区域202两侧的导电层207，避免后续形成栅极插塞的工艺对所述待接触区域202两侧的导电层207造成损伤。
通过在栅极结构顶部表面形成第一隔离层206，在待接触区域202两侧的导电层207表面形成第二隔离层211，从而后续在所述栅极结构顶部形成栅极插塞时，所述第二隔离层211能够保护所述待接触区域202两侧的导电层207，避免形成栅极插塞的工艺对所述待接触区域202两侧的导电层207造成损伤；同时，所述第二隔离层211能够将所述待接触区域202两侧的导电层207与所述栅极插塞充分隔离，避免了所述栅极插塞位置发生偏移时，所述栅极插塞与所述待接触区域202两侧的导电层207接触发生短接的情况，从而提升了半导体结构的性能，提高了芯片面积的利用率。
请参考图10，在衬底上、栅极结构上、导电层207上和第二隔离层211上形成第一介质层212，所述第一介质层212内具有第二开口214，所述第二开口214暴露出待接触区域202表面的第一隔离层206表面。
所述第二开口214的形成方法包括：在衬底上、栅极结构上、导电层207上和第二隔离层211上形成介质材料层(未图示)；在介质材料层上形成第一掩膜层213，所述第一掩膜层213暴露出所述待接触区域202上的介质材料层表面；以所述第一掩膜层213为掩膜刻蚀所述介质材料层，直至暴露出所述第一隔离层206，形成所述第一介质层212和第二开口214。
所述第一介质层212用于保护待接触区域202之外的第一隔离层206，避免在去除待接触区域202表面的第一隔离层206时，对待接触区域202之外的第一隔离层206也造成损伤，从而损伤待接触区域202之外的栅极结构的情况。
所述第一介质层212的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合；形成所述介质材料层的工艺包括化学气相沉积工艺或原子层沉积工艺。
在本实施例中，所述第一介质层212的材料包括氧化硅；形成所述介质材料层的工艺包括化学气相沉积工艺。
所述第一介质层212的材料与所述第一隔离层206的材料不同，从而在去除所述第一隔离层206的过程中，所述去除工艺对所述第一介质层212损伤较小。
在本实施例中，所述第一掩膜层213的材料包括光刻胶。
请参考图11和图12，图12为图11的俯视图，图11为图12沿剖面线LL’方向的剖面结构示意图，去除所述第二开口214暴露出的第一隔离层206，在第二隔离层211内形成第三开口215。
去除所述第一隔离层206的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
在本实施例中，去除所述第一隔离层206的工艺包括干法刻蚀工艺。
所述第二隔离层211的材料与所述第一隔离层206的材料不同，从而在去除待接触区域202表面的第一隔离层206，在第二隔离层211内形成第三开口215时，去除所述第一隔离层206的工艺对所述第二隔离层211具有较大的刻蚀选择比，从而去除所述第一隔离层206的工艺对所述第二隔离层211损伤较小，从而所述第二隔离层211能够保护所述待接触区域202两侧的导电层207，避免后续形成栅极插塞的工艺对所述待接触区域202两侧的导电层207造成损伤。
所述第一介质层212的材料与所述第一隔离层206的材料不同，从而在去除所述第一隔离层206的过程中，所述去除工艺对所述第一介质层212损伤较小，从而所述第一介质层212能够保护待接触区域202之外的第一隔离层206，避免在去除待接触区域202表面的第一隔离层206时，对待接触区域202之外的第一隔离层206也造成损伤，从而损伤待接触区域202之外的栅极结构的情况。
形成第三开口215之后，去除所述第一掩膜层213。在本实施例中，去除所述第一掩膜层213的工艺包括灰化工艺。
在其它实施例中，能够在形成第一介质层之后，去除所述第一掩膜层。
请继续参考图11和图12，形成第三开口215之后，在第一介质层212内形成第三凹槽216。
所述第三凹槽216用于后续在第三凹槽216内形成源漏插塞，所述源漏插塞与所述待接触区域202两侧之外的导电层207电连接。
所述第三凹槽216的形成方法包括：在所述第一介质层212表面形成第四掩膜层(未图示)，所述第四掩膜层暴露出部分第一介质层212表面；以所述第四掩膜层为掩膜刻蚀所述第一介质层212，直至暴露出所述导电层207顶部表面，在第一介质层212内形成第三凹槽216。
形成第三凹槽216之后，去除所述第四掩膜层。
请参考图13和图14，图14为图13的俯视图，图13为图14沿剖面线QQ’方向的剖面结构示意图，在第二开口214和第三开口215内形成栅极插塞217，在所述第三凹槽216内形成源漏插塞218。
所述栅极插塞217和源漏插塞218的形成方法包括：在所述第二开口214内、第三开口215内、第三凹槽216内和所述第一介质层212表面形成插塞材料层(未图示)；平坦化所述插塞材料层，直至暴露出所述第一介质层212表面，形成所述栅极插塞217和源漏插塞218。
所述栅极插塞217的材料包括金属，所述金属包括钨、铝、钴、钛、氮化钛、钽、氮化钽、钌和铜中的一种或多种组合；所述源漏插塞218的材料包括金属，所述金属包括钨、铝、钴、钛、氮化钛、钽、氮化钽、钌和铜中的一种或多种组合；形成所述插塞材料层的工艺包括物理气相沉积工艺或电镀工艺；平坦化所述插塞材料层的工艺包括化学机械抛光工艺或回刻蚀工艺。
在本实施例中，所述栅极插塞217的材料包括钨；所述源漏插塞218的材料包括钨；形成所述插塞材料层的工艺包括物理气相沉积工艺；平坦化所述插塞材料层的工艺包括化学机械抛光工艺。
由于在栅极结构顶部表面形成第一隔离层206，在待接触区域202两侧的导电层207表面形成第二隔离层211，从而在所述栅极结构顶部形成栅极插塞217时，所述第二隔离层211能够保护所述待接触区域202两侧的导电层207，避免形成栅极插塞217的工艺对所述待接触区域202两侧的导电层207造成损伤；同时，所述第二隔离层211能够将所述待接触区域202两侧的导电层207与所述栅极插塞217充分隔离，避免了所述栅极插塞217位置发生偏移时，所述栅极插塞217与所述待接触区域202两侧的导电层207接触发生短接的情况，从而提升了半导体结构的性能，提高了芯片面积的利用率。
相应的，本发明实施例还提供一种半导体结构，请参考13和图14，包括：
衬底，所述衬底包括基底200；
位于基底200上的栅极结构(未标示)，所述栅极结构具有一个或多个待接触区域202，所述栅极结构顶部表面具有第一隔离层206；
位于栅极结构之间的导电层207；
位于待接触区域202两侧的导电层207上的第二隔离层211；
位于衬底上、栅极结构上、导电层207上和第二隔离层211上的第一介质层212，所述第一介质层212内具有第二开口(未图示)；
位于第二隔离层211内的第三开口(未图示)，所述第二开口暴露出所述第三开口的顶部；
位于第二开口内和第三开口内的栅极插塞217，所述栅极插塞217与所述待接触区域202顶部电连接。
在本实施例中，所述衬底还包括：源漏掺杂区203，所述源漏掺杂区203位于所述栅极结构两侧的基底200内，所述导电层207与所述源漏掺杂区203电连接；第二介质层(未图示)，所述栅极结构位于所述第二介质层内。
在本实施例中，所述第二隔离层211的材料与所述第一隔离层206的材料不同。
在本实施例中，所述第一隔离层206的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述第二隔离层211的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述栅极结构包括：栅介质层(未图示)；位于栅介质层上的栅极层(未标示)；位于栅极层侧壁的侧墙(未标示)。
在本实施例中，所述衬底还包括：位于基底200上的若干鳍部结构201，所述栅极结构横跨所述鳍部结构201；位于基底200表面和若干鳍部结构201侧壁表面的第三隔离层(未图示)，所述第三隔离层的顶部表面低于所述鳍部结构201的顶部表面。
在本实施例中，还包括：位于第一介质层212内的源漏插塞218，所述源漏插塞218与所述待接触区域202两侧之外的导电层207电连接。
所述半导体结构，所述待接触区202域两侧的导电层207上具有第二隔离层211，所述第一介质层212内具有栅极插塞217，所述栅极插塞217与所述待接触区域202顶部电连接，从而所述第二隔离层211能够将所述栅极插塞217和待接触区域202两侧的导电层207隔离开来，从而避免了在形成所述栅极插塞217过程中，所述栅极插塞217的位置发生偏移时，所述栅极插塞217与所述待接触区域202两侧的导电层207接触发生短接的情况；同时，在所述待接触区域202顶部形成栅极插塞217时，所述第二隔离层211能够保护所述待接触区域202两侧的导电层207，避免形成栅极插塞217的工艺对所述待接触区域202两侧的导电层207造成损伤。综上，提升了所述半导体结构的性能，提高了芯片面积的利用率。
进一步，所述第二隔离层211的材料与所述第一隔离层206的材料不同，从而在去除待接触区域202表面的第一隔离层206，在第二隔离层211内形成第三开口时，去除所述第一隔离层206的工艺对所述第二隔离层211具有较大的刻蚀选择比，从而去除所述第一隔离层206的工艺对所述第二隔离层211损伤较小，从而所述第二隔离层211能够保护所述待接触区域202两侧的导电层207，避免形成栅极插塞217的工艺对所述待接触区域202两侧的导电层207造成损伤。
图15至图18是本发明一实施例中半导体结构形成过程的剖面结构示意图。
请参考图15和图16，图15是在图4基础上的结构示意图，图15是图16沿剖面线RR’方向的剖面结构示意图，图16为图15的俯视图，去除衬底上的部分所述导电层207，在导电层207内形成第一开口301，所述第一开口301暴露出部分所述栅极结构侧壁表面。
形成第一开口301的方法包括：回刻蚀所述导电层207，在所述导电层207内形成所述第一开口301。
去除衬底上的部分所述导电层207，使得所述去除部分导电层207的工艺流程得到了简化，避免了去除局部区域的部分导电层时，需要额外增加掩膜层的情况，从而简化了生产流程，降低了生产成本。
请参考图17和图18，图17是图18沿剖面线SS’方向的剖面结构示意图，图18为图17的俯视图，在所述第一开口301内形成第二隔离层302。
所述第二隔离层302的形成方法包括：在所述第一开口301内形成第二隔离材料层(未图示)；平坦化所述第二隔离材料层，直至暴露出所述第一隔离层206顶部表面，在第一开口301内形成第二隔离层302。
所述第二隔离层302的材料与所述第一隔离层206的材料不同。
所述第二隔离层302的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合；形成所述第二隔离材料层的工艺包括化学气相沉积工艺或原子层沉积工艺；平坦化所述第二隔离材料层的工艺包括化学机械抛光工艺或回刻蚀工艺。
在本实施例中，所述第二隔离层302的材料包括氧化硅；形成所述第二隔离材料层的工艺包括化学气相沉积工艺；平坦化所述第二隔离材料层的工艺包括化学机械抛光工艺。
所述第二隔离层302的材料与所述第一隔离层206的材料不同，从而在平坦化所述第二隔离材料层形成第二隔离层时，所述第一隔离层206能够作为所述平坦化工艺的停止层；同时，在后续去除待接触区域202表面的第一隔离层206，在待接触区域202两侧的第二隔离层302内形成第三开口时，去除所述第一隔离层206的工艺对所述第二隔离层302具有较大的刻蚀选择比，从而去除所述第一隔离层206的工艺对所述第二隔离层302损伤较小，从而所述第二隔离层302能够保护所述待接触区域202两侧的导电层207，避免后续形成栅极插塞的工艺对所述待接触区域202两侧的导电层207造成损伤。
通过在栅极结构顶部表面形成第一隔离层206，在待接触区域202两侧的导电层207表面形成第二隔离层302，从而后续在所述栅极结构顶部形成栅极插塞时，所述第二隔离层302能够保护所述待接触区域202两侧的导电层207，避免形成栅极插塞的工艺对所述待接触区域202两侧的导电层207造成损伤；同时，所述第二隔离层302能够将所述待接触区域202两侧的导电层207与所述栅极插塞充分隔离，避免了所述栅极插塞位置发生偏移时，所述栅极插塞与所述待接触区域202两侧的导电层207接触发生短接的情况，从而提升了半导体结构的性能，提高了芯片面积的利用率。
接下来，在衬底上、栅极结构上和第二隔离层上形成第一介质层，所述第一介质层内具有第二开口，所述第二开口暴露出待接触区域表面的第一隔离层表面；去除所述第二开口暴露出的第一隔离层，在第二隔离层内形成第三开口；在第二开口和第三开口内形成栅极插塞。所述过程的具体形成方法、工艺和材料请参考图10至图14，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (23)
1.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括基底；
位于基底上的栅极结构，所述栅极结构具有一个或多个待接触区域，所述栅极结构顶部表面具有第一隔离层；
位于栅极结构之间的导电层；
位于待接触区域两侧的导电层上的第二隔离层；
位于衬底上、栅极结构上、导电层上和第二隔离层上的第一介质层，所述第一介质层内具有第二开口；
位于第二隔离层内的第三开口，所述第二开口暴露出所述第三开口的顶部；
位于第二开口内和第三开口内的栅极插塞，所述栅极插塞与所述待接触区域顶部电连接。
2.如权利要求1所述的半导体结构，其特征在于，所述衬底还包括：源漏掺杂区，所述源漏掺杂区位于所述栅极结构两侧的基底内，所述导电层与所述源漏掺杂区电连接；第二介质层，所述栅极结构位于所述第二介质层内。
3.如权利要求1所述的半导体结构，其特征在于，所述第二隔离层的材料与所述第一隔离层的材料不同。
4.如权利要求1所述的半导体结构，其特征在于，还包括：位于待接触区域两侧之外的导电层上的第二隔离层。
5.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括：栅介质层；位于栅介质层上的栅极层；位于栅极层侧壁的侧墙。
6.如权利要求1所述的半导体结构，其特征在于，所述衬底还包括：位于基底上的若干鳍部结构，所述栅极结构横跨所述鳍部结构；位于基底表面和若干鳍部结构侧壁表面的第三隔离层，所述第三隔离层的顶部表面低于所述鳍部结构的顶部表面。
7.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括基底；
在基底上形成栅极结构，所述栅极结构具有一个或多个待接触区域，所述栅极结构顶部表面具有第一隔离层；
在相邻栅极结构之间形成导电层；
去除待接触区域两侧的部分导电层，在导电层内形成第一开口，所述第一开口暴露出所述待接触区域的侧壁表面；
在所述第一开口内形成第二隔离层；
在衬底上、栅极结构上、导电层上和第二隔离层上形成第一介质层，所述第一介质层内具有第二开口，所述第二开口暴露出待接触区域表面的第一隔离层表面；
去除所述第二开口暴露出的第一隔离层，在第二隔离层内形成第三开口；
在第二开口和第三开口内形成栅极插塞。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述栅极插塞的形成方法包括：在所述第二开口内、第三开口内和所述第一介质层表面形成插塞材料层；平坦化所述插塞材料层，直至暴露出所述第一介质层表面，形成所述栅极插塞。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二开口的形成方法包括：在所述第一介质层表面形成第一掩膜层，所述第一掩膜层暴露出所述待接触区域顶部表面的第一介质层表面；以所述第一掩膜层为掩膜刻蚀所述第一介质层，在第一介质层内形成第二开口。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，在形成导电层之后，形成第二隔离层之前，还包括：去除待接触区域两侧之外的部分导电层，在导电层内形成第一开口，所述第一开口暴露出所述栅极结构的侧壁表面。
11.如权利要求7所述的半导体结构的形成方法，其特征在于，所述衬底还包括：源漏掺杂区，所述源漏掺杂区位于所述栅极结构两侧的基底内，所述导电层与所述源漏掺杂区电连接；第二介质层，所述栅极结构位于所述第二介质层内。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第一隔离层的形成方法包括：回刻蚀所述栅极结构，在所述第二介质层内形成第一凹槽；在第一凹槽内和第二介质层表面形成第一隔离材料层；平坦化所述第一隔离材料层，直至暴露出所述第二介质层表面，在所述栅极结构顶部表面形成第一隔离层。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，所述导电层的形成方法包括：在所述第二介质层表面形成第二掩膜层，所述第二掩膜层暴露出所述源漏掺杂区表面的第二介质层表面；以所述第二掩膜层为掩膜刻蚀所述第二介质层，直至暴露出所述源漏掺杂区表面，在所述第二介质层内形成第二凹槽；在所述第二凹槽内和第二介质层表面形成导电材料层；平坦化所述导电材料层，直至暴露出所述第二介质层表面，在栅极结构之间形成导电层。
14.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二隔离层的形成方法包括：在所述导电层表面形成第三掩膜层，所述第三掩膜层暴露出所述待接触区域两侧的导电层表面和待接触区域表面的第一隔离层表面；以所述第三掩膜层为掩膜刻蚀所述导电层，在所述导电层内形成第一开口；在所述第一开口内形成第二隔离材料层；平坦化所述第二隔离材料层，直至暴露出所述第一隔离层顶部表面，在第一开口内形成第二隔离层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，在所述导电层表面形成第三掩膜层之前，还包括：在所述导电层表面和第一隔离层表面形成硬掩膜层，所述硬掩膜层的材料与所述第一隔离层的材料不同。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述硬掩膜层的材料包括无定型碳、多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
17.如权利要求7所述的半导体结构的形成方法，其特征在于，所述栅极结构的形成方法包括：在基底上形成伪栅极结构；在基底上形成第二介质层，所述伪栅极结构位于所述第二介质层内；去除所述伪栅极结构，在所述第二介质层内形成栅极开口；在所述栅极开口内形成栅极结构。
18.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二隔离层的材料与所述第一隔离层的材料不同。
19.如权利要求7所述的半导体结构的形成方法，其特征在于，去除所述第一隔离层的工艺包括干法刻蚀工艺。
20.如权利要求7所述的半导体结构的形成方法，其特征在于，所述栅极结构包括：栅介质层；位于栅介质层上的栅极层；位于栅极层侧壁的侧墙。
21.如权利要求7所述的半导体结构的形成方法，其特征在于，所述衬底还包括：位于基底上的若干鳍部结构，所述栅极结构横跨所述鳍部结构；位于基底表面和若干鳍部结构侧壁表面的第三隔离层，所述第三隔离层的顶部表面低于所述鳍部结构的顶部表面。
22.如权利要求7所述的半导体结构的形成方法，其特征在于，还包括：在第一介质层内形成源漏插塞，所述源漏插塞与所述待接触区域两侧之外的导电层电连接。
23.如权利要求22所述的半导体结构的形成方法，其特征在于，所述源漏插塞的形成方法包括：在所述第一介质层表面形成第四掩膜层，所述第四掩膜层暴露出部分第一介质层表面；以所述第四掩膜层为掩膜刻蚀所述第一介质层，直至暴露出所述导电层顶部表面，在第一介质层内形成第三凹槽；在第三凹槽内形成源漏插塞。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010252035.XA CN113496991A (zh) | 2020-04-01 | 2020-04-01 | 半导体结构及半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010252035.XA CN113496991A (zh) | 2020-04-01 | 2020-04-01 | 半导体结构及半导体结构的形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113496991A true CN113496991A (zh) | 2021-10-12 |
Family
ID=77994162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010252035.XA Pending CN113496991A (zh) | 2020-04-01 | 2020-04-01 | 半导体结构及半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113496991A (zh) |
-
2020
- 2020-04-01 CN CN202010252035.XA patent/CN113496991A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11121256B2 (en) | Semiconductor device integrating backside power grid and related integrated circuit and fabrication method | |
| CN108257919B (zh) | 随机动态处理存储器元件的形成方法 | |
| CN113903810B (zh) | 半导体结构及其形成方法 | |
| US11810966B2 (en) | Semiconductor structure and method for fabricating the same | |
| US11362033B2 (en) | Semiconductor structure and method for fabricating the same | |
| CN113496991A (zh) | 半导体结构及半导体结构的形成方法 | |
| CN113555436A (zh) | 半导体结构及其形成方法 | |
| CN114256142A (zh) | 半导体结构及其形成方法 | |
| CN113555437A (zh) | 半导体结构及其形成方法 | |
| CN112992785A (zh) | 半导体结构的形成方法 | |
| US12034076B2 (en) | Semiconductor device integrating backside power grid and related integrated circuit and fabrication method | |
| CN110021603B (zh) | 半导体结构及其形成方法 | |
| CN107887379B (zh) | 静电放电保护结构及其形成方法 | |
| CN114078744A (zh) | 半导体结构及其形成方法 | |
| CN114068482A (zh) | 半导体结构及半导体结构的形成方法 | |
| CN114497211A (zh) | 半导体结构及其形成方法 | |
| CN113838933A (zh) | 半导体结构及其形成方法 | |
| CN116169141A (zh) | 半导体结构及其形成方法 | |
| CN113690138A (zh) | 半导体结构及半导体结构的形成方法 | |
| CN113903811A (zh) | 半导体结构及半导体结构的形成方法 | |
| CN114188318A (zh) | 半导体结构及其形成方法 | |
| CN113555438A (zh) | 半导体结构及其形成方法 | |
| CN117525063A (zh) | 半导体结构及其形成方法 | |
| CN115692416A (zh) | 半导体结构及其形成方法 | |
| CN114141700A (zh) | 半导体结构的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |