CN101335269A - 半导体装置的晶体管及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体装置的晶体管及其制造方法。半导体装置的晶体管可包括：半导体基板，具有隔离层界定的有源区；凹入沟槽，形成在该有源区中且配置成沿一个方向跨过该半导体基板；以及栅极线，形成为直线图案，且交叠该凹入沟槽并且配置成以近似直角与该凹入沟槽交叉。
Description
技术领域
本发明涉及一种半导体装置，且更具体而言涉及一种半导体装置的晶体管及其制造方法。
背景技术
例如动态随机存取存储器(DRAM)装置的半导体存储器装置通常包括存储器单元阵列区域、核心区域和周围电路区域。核心区域包括子字线驱动器、读出放大器和YI晶体管。YI晶体管连接区段输入/输出(I/O)线和位线。一般而言，YI晶体管具有波浪图案，而非直线图案，从而减少核心区域的尺寸同时确保核心区域的适当宽度。
图1说明传统的YI晶体管。
参照图1，YI晶体管110配置成跨过半导体基板100的有源区105。为了确保有效沟道长度同时避免芯片尺寸的增加，在有源区105上的YI晶体管110具有会使YI晶体管110的宽度W1增加的波浪图案。结果，YI晶体管110所占据的面积减少，由此减低核心区域的尺寸。
然而，当YI晶体管形成为波浪图案时，在YI晶体管的长度方面，目标波浪图案及最终得到的波浪图案之间会有差异。该长度差异可能大于30纳米(nm)。
如此大的长度差异会影响半导体存储器装置的特性。更具体而言，大的长度差异会使波浪图案的临界尺寸一致性(critical dimension uniformity)劣化。此外，由于该长度差异，光学邻近修正(OPC)处理就无法用于校正图案失真。
发明内容
本发明的各种实施例涉及一种半导体装置的晶体管，其可包括：半导体基板，包括由隔离层界定的有源区；凹入沟槽，形成在该有源区中且配置成沿一个方向跨过该半导体基板；以及栅极线，形成为大致上直线图案，且交叠该凹入沟槽并且配置成以近似直角与该凹入沟槽交叉。
在本发明的一个实施例中，该隔离层可包括虚图案(dummy pattern)，其在该隔离层上方配置于相邻栅极线之间。可由与该栅极线的材料类似的材料形成该虚图案。该凹入沟槽可配置在该有源区内。
在本发明的一个实施例中，该凹入沟槽可形成为沿Y轴方向的长度大于沿X轴方向的长度的矩形。该凹入沟槽以与相邻的凹入沟槽隔开预定距离。
在本发明的一个实施例中，该晶体管选自由锁存晶体管、子字线驱动PMOS晶体管、主字线驱动晶体管、Y解码器晶体管和YI晶体管组成的群组。
本发明的各种实施例涉及一种半导体装置的晶体管的制造方法，其可包括：形成隔离层，以在半导体基板中界定有源区；蚀刻该半导体基板至预定深度，由此在该有源区中形成凹入沟槽；以及形成栅极线为大致上直线图案，其交叠该凹入沟槽并且配置成以近似直角与该凹入沟槽交叉。
在本发明的一个实施例中，形成该凹入沟槽的步骤包括：形成光致抗蚀剂层图案，其具有露出该有源区的一部分的开口；以及使用该光致抗蚀剂层图案作为掩模，以蚀刻该露出的部分。该开口可形成为沿Y轴方向的长度大于沿X轴方向的长度的矩形。
在本发明的另一个实施例中，该开口形成在该有源区内。
在本发明的一个实施例中，该开口形成为岛状。
在本发明的一个实施例中，形成该栅极线的步骤包括：在包括该凹入沟槽的该半导体基板上方形成用于该栅极线的堆叠层；在该堆叠层上方形成光致抗蚀剂层图案，该光致抗蚀剂层图案配置成大致上直线图案且以近似直角与该凹入沟槽交叉，而该堆叠层的一部分被该光致抗蚀剂层图案阻挡；以及使用该光致抗蚀剂层图案作为掩模，通过蚀刻该推叠层形成该栅极线。
在本发明的一个实施例中，该方法还包括在形成该栅极线时，在该隔离层上方形成虚图案的步骤。
在本发明的一个实施例中，该晶体管可选自由锁存晶体管、子字线驱动PMOS晶体管、主字线驱动晶体管、Y解码器晶体管和YI晶体管组成的群组。
附图说明
图1表示传统的YI晶体管。
图2表示半导体存储器装置的示意图。
图3表示在半导体存储器装置的单元阵列区域及核心区域内的操作电路的电路图。
图4表示根据本发明一个实施例的晶体管的示意图。
图5A-5B、6A-6C、7A-7C、8A-8C和9A-9C表示根据本发明一个实施例的半导体装置的晶体管的制造方法。
图10和11表示根据本发明一个实施例的使用凹入沟槽所形成的晶体管。
附图标记说明
100半导体基板 105有源区
110YI晶体管 200存储器单元阵列区域
210读出放大器 220均衡电路
230晶体管 240核心区域
400半导体基板 405隔离层
410有源区 415凹入沟槽
420、420a、420b栅极线 425虚图案
500半导体基板 502沟槽
505隔离层 510有源区
515光致抗蚀剂层图案 520开口
525凹入沟槽 530栅绝缘层
535导电层 540金属层
545硬掩模层 550光致抗蚀剂层图案
555开口 560栅绝缘层图案
565导电层图案 570金属层图案
575硬掩模层图案 580栅极线
585栅极虚图案 600凹入沟槽
610栅极线 700凹入沟槽
710栅极线
具体实施方式
本发明的晶体管及其制造方法在确保晶体管的期望宽度的同时，减少核心区域的尺寸，由此减少线宽度变化并确保该晶体管的图案的临界尺寸一致性。
图2表示半导体存储器装置的示意图，且图3表示在单元阵列区域和核心区域内的操作电路的电路图。
参照图2，可将半导体存储器装置区分成三个区域，诸如存储器单元阵列区域200、核心区域240和周围电路区域(未示出)。存储器单元阵列区域200可包括例如字线、位线、以及布置在字线与位线交叉的位置的存储器单元。可通过选择相应的字线和位线来存取期望的存储器单元。核心区域240和周围电路区域位于存储器单元阵列区域200的周围，且可包括用以驱动和控制该存储器单元的电路。
参照图3，存储器单元阵列区域200可包括字线WL0及WL1、位线BLT0及BLB0、以及电容SN0及SN1。核心区域240可包括子字线驱动器、读出放大器210、均衡电路(equalizer circuit)220、以及晶体管230。周围电路区域可包括数据/地址输入/输出单元及布线(wiring line)。
晶体管230可用作为连接晶体管，该连接晶体管连接例如位线及区段输入/输出线，且布置在核心区域240中以选择用以操作半导体装置的列(column)。在传统方法中，为了增加晶体管230的宽度并确保期望的有效沟道长度，同时防止芯片尺寸的增加，晶体管230具有波浪图案。然而，当晶体管230形成为波浪图案时，因为晶体管230的长度变化而导致该波浪图案的临界尺寸一致性劣化。另外，因为晶体管230形成为波浪形，所以对晶体管230执行光学邻近修正(OPC)处理就不见得有用。因此，在本发明一个实施例中，设置晶体管以增加有效沟道长度，同时减少核心区域尺寸。
图4表示根据本发明一个实施例的晶体管的示意图。
参照图4，在核心区域中的该晶体管可包括半导体基板400、凹入沟槽415和栅极线420。半导体基板400可包括由隔离层405定义的有源区410。凹入沟槽415可在有源区410内形成至预定深度，且配置成沿一个方向跨过半导体基板400。栅极线420交叠凹入沟槽415，且可形成为大致上直线的图案并配置成以近似直角与凹入沟槽415交叉。
凹入沟槽415可形成在有源区410内，且可形成为Y轴方向的长度大于X轴方向的长度的矩形。在相邻的凹入沟槽415之间界定空间a。该空间的数量及尺寸是考虑到整个晶体管的外形和宽度来确定。虚图案425可布置在栅极线420a和栅极线420b之间的隔离层405上。虚图案425用以改善晶体管的一致性。由前述方法制造的该晶体管的有效沟道配置成沿着在有源区410中形成的凹入沟槽415。该晶体管的有效沟道长度与凹入沟槽415的深度成比例地增加。因此，通过大略增加的有效沟道长度就可缩短该晶体管的宽度，使得该核心区域的整个尺寸得以减少。
由于形成凹入沟槽415，通过部分地蚀刻有源区410，可减少该核心区域的整个尺寸，同时确保该晶体管期望的宽度。因此，可以减少芯片的尺寸。
通过在有源区410内形成凹入沟槽415来确保该晶体管的期望宽度的前述方法，可用于形成例如YI晶体管、锁存晶体管、子字线驱动PMOS晶体管、主字线驱动晶体管以及Y解码器晶体管。
图5A-5B、6A-6C、7A-7C、8A-8C和9A-9C表示根据本发明一个实施例的半导体装置的晶体管的制造方法。图10和11表示根据本发明一个实施例的使用凹入沟槽形成的晶体管。
参照图5A和5B，在半导体基板500的核心区域中，通过形成隔离层505来界定有源区510。有源区510形成为与相邻的有源区510隔开预定距离。
参照图5B，表示沿着图5A的I-I′线截取的截面图，沟槽502形成在半导体基板500中，然后被绝缘层填满。通过实施例如化学机械抛光(CMP)处理，例如平坦化处理，来移除沟槽502内的绝缘层。因此，形成界定半导体基板500的有源区510的隔离层505。该绝缘层可由高密度等离子体(HDP)氧化物形成。
参照图6A至6C，在半导体基板500上涂布光致抗蚀剂层。然后图案化该光致抗蚀剂层，以形成具有开口520的光致抗蚀剂层图案515，开口520界定将形成凹入沟槽的区域。图6B和6C为表示沿着图6A的I-I′线和II-II′线截取的截面图。省略对图6B和6C的描述。
在半导体基板500上形成该光致抗蚀剂层。可使用旋转涂布法来涂布该光致抗蚀剂层。可使用曝光(light exposure)设备和光掩模对该光致抗蚀剂层执行包括曝光工艺和显影处理的光刻(photolithography)处理。该光致抗蚀剂层被从该曝光设备穿透该光掩模的光曝光。该光致抗蚀剂层的受光部被显影液移除。结果，光致抗蚀剂层图案515形成为具有开口520，开口520露出半导体基板500中的有源区510的部分表面。该凹入沟槽可形成在由光致抗蚀剂层图案515的开口520露出的半导体基板500的区域中。开口520可形成为沿Y轴方向的长度大于沿X轴方向的长度的矩形。开口520可形成为岛状，以免超过有源区510。
参照图7A至7C，使用光致抗蚀剂层图案515作为掩模，以蚀刻由开口520露出的半导体基板500的区域，由此在半导体基板500中形成凹入沟槽525至预定深度。凹入沟槽525可形成在有源区510中，且可以是沿Y轴方向的长度大于沿X轴方向的长度的矩形。此外，凹入沟槽525可形成为例如岛状，以免超过有源区510。然后移除光致抗蚀剂层图案515。在相邻的凹入沟槽525之间界定空间b。该空间的数量及尺寸是由稍后将形成的整个晶体管的外形及宽度确定。
参照图7B，表示沿着图7A的I-I′线截取的截面图，该晶体管的有效沟道配置成沿着在有源区510中形成的凹入沟槽525。该晶体管的有效沟道长度与在半导体基板500中形成的凹入沟槽525的深度成比例地增加。参照图7C，表示沿着图7A的II-II′线截取的截面图。
参照图8A至8C，可在半导体基板500上方依序沉积栅绝缘层530、导电层535、金属层540以及硬掩模层545。可使用氧化工艺以氧化物层形成栅绝缘层530，且可由多晶硅层形成导电层535。可由钨(W)层或硅化钨(WSix)层形成金属层540，且可由氮化物层形成硬掩模层545。可在沉积导电层535之后且在沉积金属层540之前，沉积阻挡金属层(未示出)。
之后，光致抗蚀剂层可被涂布在硬掩模层545上，且被图案化以形成光致抗蚀剂层图案550。硬掩模层545的一部分会被光致抗蚀剂层图案550阻挡。
光致抗蚀剂层图案550可形成为大致上直线的图案，且配置成以近似直角与凹入沟槽525交叉。
参照图8B，表示沿着图8A的I-I′线截取的截面图，在半导体基板500上，在凹入沟槽525上方堆叠的层被沿X轴方向的光致抗蚀剂层图案550阻挡。参照图8C，其表示沿着图8A的II-II′线截取的截面图，光致抗蚀剂层图案550的开口555形成为沿Y轴方向，且露出硬掩模层545的一部分。栅极线可形成在由光致抗蚀剂层图案550阻挡的区域中。
参照图9A至9C，使用光致抗蚀剂层图案作为掩模，从该硬掩模层到该栅绝缘层被全部蚀刻，以形成栅极线580。栅极线580可包括依序堆叠的栅绝缘层图案560、导电层图案565、金属层图案570以及硬掩模层图案575。为了改善该晶体管的一致性，当在有源区510上形成栅极线580时，可形成栅极虚图案585。例如可以同时形成栅极虚图案585和栅极线580。
参照图9B，表示沿着图9A的I-I′线截取的截面图，栅极线580形成为大致上直线的图案，且配置成以近似直角与凹入沟槽525交叉。沿着凹入沟槽525配置栅极线580的有效沟道C。有效沟道C的长度长于平板型沟道的长度，长出约每个凹入沟槽525的深度的两倍。
在有源区510中，栅极线580的宽度W2增加了每个凹入沟槽525的深度的近似两倍。因此，确保了期望的有效沟道长度。此外，有效沟道C的长度增加了每个凹入沟槽525的深度的近似两倍，使得栅极线580的宽度W2缩短可以缩短有效沟道C的增加的长度。因此，能减少整个核心区域的尺寸。因为栅极线580具有直线图案，所以栅极线580的长度12不改变，使得该晶体管的长度不改变。在用以形成栅极线的曝光工艺中，能够有效地实行该OPC处理。
将栅极线形成为直线图案且在有源区中形成凹入沟槽以确保晶体管宽度的前述方法，可用于形成例如YI晶体管、锁存晶体管、子字线驱动PMOS晶体管、主字线驱动晶体管以及Y解码器晶体管。参照图10和11，分别在有源区中，沿着凹入沟槽600和700形成栅极线610和710。因此，晶体管的宽度W3及W4与凹入沟槽600及700的深度成比例地增加，由此增加有效沟道长度。
本发明的上述实施例仅用于说明。本领域技术人员在不背离权利要求披露的本发明的范畴和精神的情况下，可进行各种变化、增加及修改。
本申请主张在2007年6月28日申请的韩国专利申请10-2007-0064745的优先权，其全部内容引用结合于此。
Claims (20)
1.一种半导体装置的晶体管，所述晶体管包括：
半导体基板，包括由隔离层界定的有源区；
第一凹入沟槽，形成在所述有源区中且配置成沿一个方向跨过所述半导体基板；以及
第一栅极线，形成为大致上直线图案，交叠所述第一凹入沟槽，并且配置成以近似直角与所述第一凹入沟槽交叉。
2.如权利要求1所述的晶体管，其中所述隔离层包括虚图案，所述虚图案布置在所述第一栅极线和邻近所述第一栅极线的第二栅极线之间的所述隔离层上方。
3.如权利要求2所述的晶体管，其中所述虚图案由与所述第一及第二栅极线的材料类似的材料形成。
4.如权利要求1所述的晶体管，其中所述第一凹入沟槽配置在所述有源区内。
5.如权利要求1所述的晶体管，其中所述第一凹入沟槽形成为沿Y轴方向的长度大于沿X轴方向的长度的矩形。
6.如权利要求1所述的晶体管，其中所述第一凹入沟槽与相邻的第二凹入沟槽隔开预定距离。
7.如权利要求1所述的晶体管，其中所述晶体管选自由锁存晶体管、子字线驱动PMOS晶体管、主字线驱动晶体管、Y解码器晶体管和YI晶体管组成的群组。
8.一种半导体装置的晶体管，所述晶体管包括：
半导体基板，包括由隔离层界定的有源区；
凹入沟槽，形成在所述有源区中且配置成沿一个方向跨过所述半导体基板；
第一栅极线，形成为大致上直线图案，交叠所述凹入沟槽，并且配置成以近似直角与所述凹入沟槽交叉；以及
第二栅极线，交叠所述凹入沟槽且配置成与所述第一栅极线隔开预定距离。
9.如权利要求8所述的晶体管，其中所述隔离层包括虚图案，所述虚图案布置在所述第一栅极线与所述第二栅极线之间的所述隔离层上方。
10.如权利要求9所述的晶体管，其中所述虚图案由与所述第一及第二栅极线的材料类似的材料形成。
11.如权利要求8所述的晶体管，其中所述凹入沟槽形成为沿Y轴方向的长度大于沿X轴方向的长度的矩形。
12.如权利要求8所述的晶体管，其中所述晶体管选自由锁存晶体管、子字线驱动PMOS晶体管、主字线驱动晶体管、Y解码器晶体管和YI晶体管组成的群组。
13.一种半导体装置的晶体管的制造方法，所述方法包括：
形成隔离层，以在半导体基板中界定有源区；
通过蚀刻所述半导体基板至预定深度，在所述有源区中形成凹入沟槽；以及
以大致上直线图案形成栅极线，所述栅极线交叠所述凹入沟槽并且配置成以近似直角与所述凹入沟槽交叉。
14.如权利要求13所述的方法，其中形成所述凹入沟槽包括：
形成光致抗蚀剂层图案，所述光致抗蚀剂层图案包括露出所述有源区的一部分的开口；以及
使用所述光致抗蚀剂层图案作为掩模，蚀刻露出的部分。
15.如权利要求14所述的方法，其中所述开口形成为沿Y轴方向的长度大于沿X轴方向的长度的矩形。
16.如权利要求14所述的方法，其中所述开口形成在所述有源区内。
17.如权利要求14所述的方法，其中所述开口形成为岛状。
18.如权利要求13所述的方法，其中形成所述栅极线包括：
在包括所述凹入沟槽的所述半导体基板上方形成用于所述栅极线的堆叠层；
在所述堆叠层上方形成光致抗蚀剂层图案，所述光致抗蚀剂层图案配置成大致上直线图案且以近似直角与所述凹入沟槽交叉，所述堆叠层的一部分被所述光致抗蚀剂层图案阻挡；以及
使用所述光致抗蚀剂层图案作为掩模，通过蚀刻所述堆叠层来形成所述栅极线。
19.如权利要求13所述的方法，还包括在形成所述栅极线时，在所述隔离层上方形成虚图案。
20.如权利要求13所述的方法，其中所述晶体管选自由锁存晶体管、子字线驱动PMOS晶体管、主字线驱动晶体管、Y解码器晶体管和YI晶体管组成的群组。
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