KR100884855B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR100884855B1
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노부야스 니시야마
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가부시끼가이샤 도시바
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Abstract

본 발명에 따른 반도체 장치는, 직렬로 접속된 전기적으로 재기입 가능한 복수의 메모리 셀을 갖는 메모리 셀 유닛을 복수 갖는 적어도 2개의 메모리 셀 블록과, 개략 직사각형의 폐루프 형상 또는 개략 U자형의 개루프 형상으로 형성되고, 각 루프가 인접하는 2개의 메모리 셀 블록 중 한쪽의 메모리 셀 블록 내의 상기 복수의 메모리 셀 유닛에서의 소정의 메모리 셀과 인접하는 상기 2개의 메모리 셀 블록 중 다른쪽의 메모리 셀 블록 내의 상기 복수의 메모리 셀 유닛에서의 소정의 메모리 셀에 각각 접속되어, 상기 2개의 메모리 셀 블록 내의 복수의 메모리 셀을 선택하는 복수의 셀 게이트와, 상기 메모리 셀 블록 내에서 상기 복수의 셀 게이트를 사이에 두는 위치에 형성된, 상기 메모리 셀 블록을 선택하기 위한 복수쌍의 제1, 제2 셀렉트 게이트를 갖는 것을 특징으로 한다.
실리콘 산화막, 게이트 절연막, 게이트 재료막, 하드 마스크, 폴리실리콘막, 엑시머 레이저, 스핀코드, 라인 앤드 스페이스 패턴

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTRUING THE SAME}
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 블록 내의 셀 게이트 배치의 평면도.
도 2는 도 1에 도시한 본 발명의 일 실시예에 따른 반도체 장치의 개략 직사각형의 폐루프 형상의 셀 게이트의 좌측 상부각의 확대 모식도.
도 3은 제조 과정에서 형성되는 레지스트 패턴의 모식도.
도 4는 도 3에 도시된 레지스트 패턴을 슬리밍한 제1 마스크 패턴의 모식도.
도 5는 라인을 형성하는 제3 마스크 패턴의 모식도.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 컨택트의 배치를 도시하는 평면도.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의, 제1 제조 공정을 도시하는 단면도.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의, 제2 제조 공정을 도시하는 단면도.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의, 제3 제조 공정을 도시하는 단면도.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의, 제4 제조 공정을 도시하는 단면도.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의, 제5 제조 공정을 도시하는 단면도.
도 12는 본 발명의 일 실시예에서의 측벽 마스크 트랜스퍼 기술의 제1 마스크 패턴 형성을 도시하는 평면도.
도 13은 본 발명의 일 실시예에서의 측벽 마스크 트랜스퍼 기술의 제2 마스크 패턴 형성을 도시하는 평면도.
도 14는 본 발명의 일 실시예에서의 측벽 마스크 트랜스퍼 기술의 제3 마스크 패턴 형성을 도시하는 평면도.
도 15는 본 발명의 일 실시예에서의 측벽 마스크 트랜스퍼 기술의 최종 마스크 패턴 형성을 도시하는 평면도.
도 16은 본 발명의 제2 실시예에 따른 반도체 장치의, 메모리 셀 블록 내의 제1 셀 게이트 배치의 평면도.
도 17은 본 발명의 제2 실시예에 따른 반도체 장치의, 메모리 셀 블록 내의 제2 셀 게이트 배치의 평면도.
도 18은 본 발명의 제2 실시예에 따른 반도체 장치의, 메모리 셀 블록 내의 제3 셀 게이트 배치의 평면도.
도 19는 본 발명의 제3 실시예에 따른 반도체 장치의, 메모리 셀 블록 내의 제1 셀 게이트 배치의 평면도.
도 20은 본 발명의 제3 실시예에 따른 반도체 장치의, 메모리 셀 블록 내의 제2 셀 게이트 배치의 평면도.
도 21은 본 발명의 제3 실시예에 따른 반도체 장치의, 메모리 셀 블록 내의 제3 셀 게이트 배치의 평면도.
도 22는 본 발명의 일 실시예에 따른 반도체 장치의, 메모리 셀 블록 내의 컨택트 설정예를 도시하는 평면도.
도 23은 도 22에 도시하는 컨택트의 확대도.
도 24는 본 발명의 일 실시예에 따른 반도체 장치의, 메모리 셀 블록 내의 제2 컨택트 설정예를 도시하는 평면도.
도 25는 본 발명의 제2 실시예에 따른 반도체 장치의 최종 마스크 패턴 작성 과정을 도시하는 모식도.
도 26은 본 발명의 제2 실시예에 따른 반도체 장치의 셀 게이트의 형성 방법을 도시하는 모식도.
도 27은 본 발명의 제3 실시예에 따른 반도체 장치의 셀 게이트의 형성 방법을 도시하는 모식도.
도 28은 측벽 마스크 트랜스퍼 기술을 이용하여 게이트를 형성하는 경우의 반도체 장치의 제1 공정의 구성도.
도 29는 측벽 마스크 트랜스퍼 기술을 이용하여 게이트를 형성하는 경우의 반도체 장치의 제2 공정의 구성도.
도 30은 측벽 마스크 트랜스퍼 기술을 이용하여 게이트를 형성하는 경우의 반도체 장치의 제3 공정의 구성도.
도 31은 측벽 마스크 트랜스퍼 기술을 이용하여 게이트를 형성하는 경우의 반도체 장치의 제4 공정의 구성도.
도 32는 측벽 마스크 트랜스퍼 기술을 이용하여 게이트를 형성하는 경우의 반도체 장치의 제5 공정의 구성도.
도 33은 측벽 마스크 트랜스퍼 기술을 이용하여 게이트를 형성하는 경우의 일반적인 게이트 형성을 도시하는 모식도.
도 34는 측벽 마스크 트랜스퍼 기술을 이용하여 게이트를 형성하는 경우의 일반적인 게이트 형성에서의 게이트단의 스페이스의 가늘어짐이나 쇼트를 도시하는 모식도.
도 35는 본 발명의 제1 실시예에 따른 반도체 장치의, 메모리 셀 블록 내의 제2 셀 게이트 배치의 평면도.
도 36은 본 발명의 제1 실시예에 따른 반도체 장치의, 등가 회로도.
도 37은 본 발명의 제2 실시예에 따른 반도체 장치의, 등가 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 실리콘 기판
11 : 게이트 절연막
12 : 게이트 재료막
13 : 제1 하드 마스크
14 : 제2 하드 마스크
16 : BARC
17 : 레지스트 패턴
21 : 셀렉트 게이트
21a-1, 21a-2 : 셀렉트 게이트 SG1
21b-1, 21b-2 : 셀렉트 게이트 SG2
22 : 셀 게이트
23 : 컨택트
28 : 메모리 셀 블록 1, 2
[특허 문헌 1] 일본 특허 공개평 07-263677호
[특허 문헌 2] 미국 특허 제7,112,858호
[특허 문헌 3] 일본 특허 공개 2002-280388호 참조
본 출원은, 일본 특허 출원 2006-168171(2006년 6월 16일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 반도체 장치의 구조 및 제조 방법에 관한 것이다.
반도체 장치의 미세화는 세대와 함께 진전되고, 리소그래피 기술에 크게 의존하고 있다. 그 때문에, 특히 라인 등의 형성에서는, 리소그래피의 해상 한계보 다 미세한 폭을 갖는 라인 앤드 스페이스 패턴을 형성하는 것은, 일반적으로 곤란하다.
이러한 문제에 대하여, 더미 패턴의 측벽에 측벽 패턴을 형성하고, 이 측벽 패턴을 마스크로 하여 에칭을 행하는 방법이 제안되어 있다. 소위 「측벽 마스크 트랜스퍼 기술」이다. 이 방법에 따르면, 더미 패턴의 피치의 절반의 피치로, 라인 앤드 스페이스 패턴을 형성하는 것이 가능하다(예를 들면, 특허 문헌 1~특허 문헌 3 참조).
그러나, 이 방법에 의해서도, 라인 앤드 스페이스 패턴 및 다른 패턴을 포함한 전체적인 패턴을, 적확하면서 효과적으로 형성하는 것이 곤란한 경우가 많다. 또한, 예를 들면 셀 게이트(소위 워드선을 의미함. 이하, 설명상 셀 게이트라고 한다)를 형성하는 경우, 더미 패턴 형성 시에 패턴의 선단이 가늘어지거나 혹은 끊어지는, 소위 가는 오픈으로 될 가능성도 지적된다. 따라서, 금후 미세화가 진행된 경우, 측벽 마스크 트랜스퍼 기술을 이용하여 형성된 라인 상에, 충분한 정합 마진을 취하여 컨택트를 설치하는 것이 곤란하게 되는 것이 고려된다.
본 발명의 일 실시예에 따르면,
직렬로 접속된 전기적으로 재기입 가능한 복수의 메모리 셀을 갖는 메모리 셀 유닛을 복수 갖는 적어도 2개의 메모리 셀 블록과,
개략 직사각형의 폐루프 형상 또는 개략 U자형의 개루프 형상으로 형성되고, 각 루프가 인접하는 2개의 메모리 셀 블록 중 한쪽의 메모리 셀 블록 내의 상기 복수의 메모리 셀 유닛에서의 소정의 메모리 셀과 인접하는 상기 2개의 메모리 셀 블록 중 다른쪽의 메모리 셀 블록 내의 상기 복수의 메모리 셀 유닛에서의 소정의 메모리 셀에 각각 접속되어, 상기 2개의 메모리 셀 블록 내의 복수의 메모리 셀을 선택하는 복수의 셀 게이트와,
상기 메모리 셀 블록 내에서 상기 복수의 셀 게이트를 사이에 두는 위치에 형성된, 상기 메모리 셀 블록을 선택하기 위한 복수쌍의 제1, 제2 셀렉트 게이트를 갖는 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명의 일 실시예에 따르면,
복수의 트랜지스터를 갖는 적어도 2개의 트랜지스터 블록과,
인접하는 트랜지스터 블록간에서 각각의 개구부가 대향하도록 대칭적으로 배치되고, 상기 2개의 트랜지스터 블록 내의 복수의 트랜지스터를 선택하는, 개략 U자형의 개루프 형상을 갖는 복수의 게이트를 갖는 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명의 일 실시예에 따르면,
피가공재 상에 제1 하드 마스크를 퇴적하고,
상기 제1 하드 마스크 상에, 개략 직사각형의 폐루프 형상의 레지스트 패턴을 형성하고,
상기 레지스트 패턴을 마스크로 하여 상기 제1 하드 마스크를 개략 직사각형의 폐루프 형상으로 에칭 가공하고,
상기 레지스트 패턴을 제거한 후 상기 피가공재 및 상기 제1 하드 마스크 상에 제2 하드 마스크를 퇴적하고,
상기 제2 하드 마스크를 이방적으로 에칭하여 상기 제1 하드 마스크의 양 측면에 상기 제1 하드 마스크를 둘러싸는 개략 직사각형의 폐루프 형상의 상기 제2 하드 마스크를 형성하고,
상기 제1 하드 마스크를 선택적으로 제거한 후 상기 폐루프 형상의 제2 하드 마스크를 마스크로 하여 상기 피가공재를 에칭하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
<실시예>
<실시예 1>
반도체 장치의 미세화는 세대와 함께 진전되고 있지만, 이 미세화는 리소그래피 기술에 크게 의존하고 있다. 그러나, 피치의 폭이 100㎚(게이트 길이가 50㎚ 이하)보다 작은 플래시 메모리의 로드 맵에서는, 노광 장치의 로드 맵보다도 선행한 미세화의 요구가 이루어져 있다. 또한, 미세화의 요구에 따르기 위해서는 고가의 노광 장치 설비가 필요로 된다.
이러한 미세화의 요구에 따르기 위해서, 다양한 대응이 고려되고 있지만, 현재의 기술 수준으로부터 고려하면, 특히 게이트나 Shallow Trench Isolation(이하, STI), 배선을 형성할 때에는, 노광 기술만을 이용한 것으로는 요구 치수를 달성하는 것이 곤란하다고 고려된다. 따라서, 요구 치수에 응답하기 위해서는, 이하에 설명하는 바와 같은 측벽 마스크 트랜스퍼 기술을 이용하지 않으면 요구 치수를 달 성할 수 없다. 또한, 측벽 마스크 트랜스퍼 기술을 이용한 쪽이, 고가의 노광 장치 설비를 이용할 필요가 없기 때문에, 코스트를 억제할 수 있다.
여기서 일반적인 측벽 마스크 트랜스퍼 기술에 대하여 설명한다. 도 28 내지 도 32는, 측벽 마스크 트랜스퍼 기술을 이용하여 게이트를 형성하는 경우의 반도체 장치의 구성도이다. 도 28 내지 도 32에서, (a)는 단면도, (b)는 평면도이다.
도 28에 도시하는 바와 같이, 우선, 트랜지스터 등의 반도체 소자가 형성된 실리콘 기판(10) 상에, 실리콘 산화막 등의 게이트 절연막(11)을, 열산화 처리 등에 의해 형성한다. 또한, 폴리실리콘과 절연막과 폴리실리콘의 3층 구조 등으로 이루어지는 게이트 재료막(도 28에서는, 단순히 폴리실리콘막을 나타내고 있음)(12)을, CVD 기술을 이용하여, 게이트 절연막(11) 상에 퇴적한다. 또한, 상기 게이트 재료막은, 상기 3층 구조이어도 되고, 단순한 폴리실리콘막이어도 된다.
다음으로, 상기 폴리실리콘막(12) 상에, SiO2 등의 제1 하드 마스크(13)를, CVD 기술을 이용하여 퇴적한다. 또한, 레지스트 패턴(17)에 반사광이 작용하는 것을 방지하기 위해, Bottom 반사 방지막(이하, BARC(16)라고 함)을, 스핀 코트 기술을 이용하여 퇴적한다. 이것은 가공 치수의 미세화에 의한 노광 광의 단파장화에 수반하여, 엑시머 레이저를 이용하여 노광을 행하지만, 엑시머 레이저를 사용한 경우, 종래의 i선, g선을 사용한 경우에 비하여, 산화막 등으로부터의 반사의 영향이 커지기 때문이다. 그리고, 마찬가지로 스핀 코트 기술을 이용하여 레지스트재를 퇴적한다.
레지스트재의 퇴적이 끝나면, 노광 기술을 이용하여, 라인 앤드 스페이스 패턴 등을, 상기 레지스트재에 패터닝하여 레지스트 패턴(17)을 형성한다. 이 때, 상기 레지스트 패턴(17)은, 요구되고 있는 피치의 배의 피치의 치수로, 패턴 형성된다.
계속해서, 레지스트 패턴(17)을 마스크로 하여, 드라이 에칭 기술을 이용하여, BARC(16) 및 제1 하드 마스크(13)를 가공한다. 이 가공에서, BARC 가공 시 또는 제1 하드 마스크 가공 시에, BARC 또는 제1 하드 마스크의 치수를, 가늘게 하거나(이하, 슬리밍 기술이라고 함), 혹은, 제1 하드 마스크 가공 후에 제1 하드 마스크의 치수를, 웨트 에칭 등으로 원하는 치수로 가늘게 함으로써, 제1 하드 마스크(13)를 요구 피치의 절반의 치수의 패턴으로 슬리밍한다(도 29). 레지스트는, 제1 하드 마스크 가공 후에 애싱 기술에 의해 제거한다.
요구된 피치의 약 절반의 치수로 슬리밍된 제1 하드 마스크(13) 상에, Si3N4 등의 제2 하드 마스크(14)를, CVD 기술을 이용하여 퇴적한다. 이 때, 퇴적되는 제2 하드 마스크(14)의 막 두께는, 요구 피치의 약 절반의 치수로 된다(도 30).
다음으로, 드라이 에칭 기술을 이용하여, 제2 하드 마스크(14)를, 제1 하드 마스크(13)의 표면이 노출될 때까지, 이방적으로 에칭한다. 이에 의해, 제1 하드 마스크(13)의 측벽에 제2 하드 마스크(14)가 퇴적된 마스크 구성으로 된다(도 31).
다음으로, 제1 하드 마스크(13)를, 선택적으로 박리한다. 이상의 공정에 의 해, 요구 피치의 라인 앤드 스페이스 패턴의 제2 하드 마스크(14)를, 형성할 수 있다. 단, 여기서의 제2 하드 마스크(14)는, 인접하는 2개의 라인의 단부가 연결된 환상 형상으로 형성된다.
이 제2 하드 마스크(14)를 마스크로 하여, 폴리실리콘을, 드라이 에칭하고, 계속해서, 제2 하드 마스크(14)를 박리함으로써 요구 피치의 게이트재(12)를 완성할 수 있다(도 32).
상술한 바와 같은 기술을 이용함으로써, 요구되는 디자인이 엄격하게 되어 있어도, 요구 피치의 2배의 치수의 피치를 노광할 수 있으면, 요구 피치의 라인 앤드 스페이스를 형성할 수 있다.
그러나, 측벽 마스크 트랜스퍼 기술에 의해 셀 게이트를 형성한 경우, 도 32에서 도시한 바와 같이, 인접하는 2개의 게이트재(12)가 게이트단에서 연결된 셀 게이트가, 형성된다. 따라서, 요구 피치의 셀 게이트를 형성한 후에, 상기 게이트단을 가공하여, 원하는 셀 게이트를 2개 형성하는 공정이 필요하게 된다.
도 33은, 측벽 마스크 트랜스퍼 기술을 이용하여 게이트를 형성하는 경우의 일반적인 게이트 형성을 도시하는 모식도이다. 도 33에 도시하는 바와 같이, 도 32에 도시한 공정에서 형성한, 게이트단이 연결된 2개의 셀 게이트(22) 상에, 남기고자 하는 부분을 덮도록 레지스트 패턴(17)을 형성한다. 다음으로, 상기 레지스트 패턴(17)을 마스크로 하여, 에칭에 의해, 상기 셀 게이트(22)를, 셀 게이트단이 오픈으로 되도록 가공한다. 따라서, 가공 공정이 증가하게 된다.
또한, 측벽 마스크 트랜스퍼 기술을 이용하여 라인을 형성하는 경우, 실제로 는, 오픈으로 되도록 가공한 셀 게이트단에서, 스페이스가 가늘게 되거나, 또는 2개의 셀 게이트(22)가, 접촉하는 경우가 발생한다. 도 34는, 측벽 마스크 트랜스퍼 기술을 이용하여 게이트를 형성하는 경우의, 일반적인 게이트 형성에서의 게이트단의 스페이스의 가늘어짐이나 쇼트를 도시하는 모식도이다.
도 34에서 좌측에 도시하는 레지스트 패턴(17)은, 상술한 도 28 또는 도 29에서 형성된 레지스트 패턴(17)이다. 도 34에 도시하는 바와 같이, 그 레지스트 패턴(17) 자체가, 가늘어지거나, 끊어지게 되는 일이 발생한다. 이 패턴에 기초하여, 측벽 마스크 트랜스퍼 기술을 이용하여, 셀 게이트(22)를 형성한 경우, 도 34의 우측에 도시하는 바와 같이, 2개의 셀 게이트(22)간이, 가늘어지거나, 접촉하거나 하게 되는 것이다.
상술한 바와 같이, 레지스트 패턴(17)이 가늘어지거나, 끊어지게 되는 원인은, 이하와 같다. 즉, 측벽 마스크 트랜스퍼 기술을 이용하여, 셀 게이트를 가공하는 경우, 도 28 또는 도 29에서 도시한 바와 같이, 셀 게이트(22)를 구성하는 게이트 절연막(11), 게이트재(12)를 적층한 후 포토 레지스트를 도포하여 게이트 패턴을 소부한다. 게이트 패턴 소부 시에, 노광 장치나 가공 장치의 흔들림 등에 기인하여, 패턴의 성긴 부분에 대해서는, 게이트 패턴이 정확하게 소부되지 않고, 그 결과, 형성되는 레지스트 패턴(17)이 가늘어지게 되는 것이다.
상술한 바와 같은, 가늘어지거나, 끊어진 레지스트 패턴(17)에 기초하여 측벽막을 퇴적하여 셀 게이트(22)를 형성한 경우, 도 34의 우측에 도시하는 바와 같이, 형성한 셀 게이트(22) 자체의 게이트단이 가늘어지거나, 게이트단에서 2개의 셀 게이트(22)가 접촉하게 되어 쇼트의 원인으로 된다.
본 발명의 일 실시예에서는, 측벽 마스크 트랜스퍼 기술을 이용하여 셀 게이트 등의 라인을 형성하는 경우에, 라인의 가늘어짐 또는 쇼트의 영향을 의식할 필요가 없는 반도체 장치를 제공함과 함께, 라인의 가늘어짐이나 쇼트의 영향을 배제할 수 있는 라인 형성 방법을 제공한다.
도 1은, 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 블록 내의 셀 게이트 배치의 평면도이다. 본 발명의 일 실시예에 따른 반도체 장치는, 메모리 셀 블록 내의 2개의 셀렉트 게이트간에 배치되는 셀 게이트가 개략 직사각형의 폐루프 형상을 갖고, 또한 인접하는 2개의 메모리 셀 블록이 상기 셀 게이트를 공유하고 있는 것을 특징으로 한다. 도 1에서는, NAND형 플래시 메모리를 예로 도시하고 있지만, 본 발명의 일 실시예에 따른 반도체 장치는, 이에 한정되는 것은 아니다. 또한, 도 36은, 도 1에 도시하는 본 발명의 제1 실시예에 따른 반도체 장치의 등가 회로도이다.
도 1 및 도 36에 기초하여 설명한다. 도 1에서, 인접하는 2개의 메모리 셀 블록(28)이 병렬로 배치된다. 도 1에서는, 예로서, NAND형 플래시 메모리의 메모리 셀 블록(28)을 도시하고 있다. 상기 2개의 메모리 셀 블록(28)은, 각각이, 2개(1쌍)의 셀렉트 게이트(선택 게이트선)(21)를 갖는다.
도 36에서, NAND형 플래시 메모리의 각 NAND 셀 유닛은, 복수의 메모리 셀이 직렬로 접속되어 구성되고, 그 일단은 선택 게이트선 SGD(42)에 접속된 선택 게이트 트랜지스터 STr1을 통하여 비트선 BL(41)에 접속되고, 타단은 선택 게이트선 SGS(43)에 접속된 선택 게이트 트랜지스터 STr2를 통하여 공통 소스선(46)에 접속되어 있다. 각각의 메모리 셀의 제어 게이트는, 셀 게이트(22)(셀 게이트 0~셀 게이트 3)에 접속되어 있다. 1개의 셀 게이트(22)(워드선)에 접속되는 복수의 메모리 셀이 「페이지」라고 하는 단위를 구성한다. 셀 게이트(22)는, 각각 인출되어 전송 게이트를 통하여 로우 디코더(47)에 접속된다. 도 1의 제1, 제2 셀렉트 게이트 SG1(21a)과 SG2(21b)를 제어함으로써 데이터의 기입이나 읽어내기를 행하는 메모리 셀 블록(28)이 선택된다.
도 1에서, 2개(1쌍)의 셀렉트 게이트(21)간에, 셀 게이트(22)가 배치된다. 본 발명의 일 실시예에 따른 반도체 장치에서는, 상기 셀 게이트(22)는, 개략 직사각형의 폐루프 형상을 갖고, 또한 인접하는 2개의 메모리 셀 블록(28)에 걸쳐 배치되고, 상기 한 쌍의 셀렉트 게이트는 상기 1개의 메모리 셀 블록 내에서 상기 복수의 셀 게이트(22)를 사이에 두는 위치에 배치되는 것을 특징으로 한다.
한 쌍의 셀렉트 게이트(21)간에는, 1개의 NAND 셀 유닛에 접속되는 메모리 셀의 개수에 대응하는 셀 게이트(22)가 배치된다. 도 1에서는, 설명상 4개의 셀 게이트(22)가 배치되어 있는 예를 도시하고 있지만, 상술한 바와 같이 NAND 셀 유닛에 접속되는 메모리 셀의 수에 대응하여 배치되기 때문에, 본 도면의 예에 한정되는 것은 아니다.
여기서, 상술한 바와 같이 본 발명의 일 실시예에 따른 반도체 장치에서는, 셀 게이트(22)가, 개략 직사각형의 폐루프 형상을 갖고, 또한, 인접하는 메모리 셀 블록(28)간에 걸쳐 배치되는 것을 특징으로 한다. 즉, 도 1에 도시하는 바와 같 이, 4개의 셀 게이트(22)는, 당초부터 인접 메모리 셀 블록 1 및 메모리 셀 블록 2(28)에 걸치도록 개략 직사각형의 폐루프형 형상으로 형성된다. 이 때, 메모리 셀 블록 1(28)의 2개의 셀렉트 게이트(21) 중 메모리 셀 블록 2(28)에 가까운 측에 배치되는 셀렉트 게이트 SG2(21b-1)와, 메모리 셀 블록 2(28)의 2개의 셀렉트 게이트(21) 중 메모리 셀 블록 1(28)에 가까운 측에 배치되는 셀렉트 게이트 SG2(21b-2)가, 상기 개략 직사각형의 폐루프 형상의 셀 게이트(22)의 내부에, 셀 게이트(22)에 둘러싸여 배치되도록 형성된다.
또한, 본 발명의 일 실시예에 따른 반도체 장치는, 개략 직사각형의 폐루프 형상의 복수의 셀 게이트가, 직사각형의 4변 중의 1개의 변에서, 인접 셀 게이트와의 사이의 거리가 넓게 설정되는 것을 특징으로 한다. 도 2는, 도 1에 도시한 본 발명의 일 실시예에 따른 반도체 장치의 개략 직사각형의 폐루프 형상의 셀 게이트의 4각 중, 좌측 상부각의 확대 모식도이다.
도 1에서, 2개의 메모리 셀 블록 1(28) 및 메모리 셀 블록 2(28)에 걸치는 형태로 개략 직사각형의 폐루프 형 형상으로 형성되는 복수의 셀 게이트(22)는, 개략 직사각형의 폐루프 형상의 4변 중, 상대하는 셀렉트 게이트(21)간에 배치되는 변과 직교하는 변 중 상부의 변에서, 인접하는 셀 게이트(22)간의 간격이 넓게 되도록 설정되어 있다. 보다 구체적으로는, 도 1의 상대하는 셀렉트 게이트(21)에 평행인 방향의 변의 인접 셀 게이트 간격 S1과, 상대하는 셀렉트 게이트(21)에 수직인 방향의 변 중 상부의 변의 인접 셀 게이트 간격 S2는 크기가 서로 다르며, S2>S1로 상부의 변의 인접 셀 게이트(22)간의 간격이 넓게 되도록 설정되어 있다. 도 2의 활성 영역(24)에 수직인 방향의 변의 인접 셀 게이트 간격 S1과, 활성 영역(24)에 평행인 방향의 변의 인접 셀 게이트 간격 S2에서도, 마찬가지로 S2>S1이다.
라인 앤드 스페이스의 미세화에 수반하여, 게이트에의 컨택트를 취하는 경우의 컨택트 형성의 미세화도 요구된다. 그러나, 컨택트 형성의 미세화 기술이, 라인 앤드 스페이스의 미세화 기술에 약간 못 미치는 것이 현상이며, 컨택트가, 소정의 위치 또는 소정의 크기와 근소차 어긋나게 되는 경우가 있다. 소정의 위치, 크기와 기준 이상으로 어긋난 제품은 불량품으로 되기 때문에, 제조 손실이 발생한다. 따라서, 셀 게이트(22)에 컨택트를 형성하는 경우, 컨택트의 정합이 약간 어긋나도 영향을 미치지 않도록 컨택트와의 정합의 마진이 요구된다.
도 1 및 도 2에 도시한 바와 같이, 본 발명의 일 실시예에서는, 개략 직사각형의 폐루프 형상의 셀 게이트(22)는, 인접 셀 게이트간의 간격이, 상대하는 셀렉트 게이트(21)에 대하여 직교하는 방향에 평행인 변 중 상부의 변에서 넓게 되도록 설정되어 있다. 따라서, 이 부분에 컨택트(23)를 취함으로써, 상기 정합의 마진을 확보할 수 있어, 제조 손실을 삭감할 수 있다.
또한 일반적으로, 반도체 장치에서는, 셀 게이트가 셀렉트 게이트간에 직선으로 배치되기 때문에, 컨택트는, 셀렉트 게이트간에 배치된 셀 게이트 상에 형성되게 된다. 상기 셀렉트 게이트간에는, 다수의 셀 게이트가 배치되지만, 예를 들면 NAND 셀 유닛에 32개의 메모리 셀이 접속되어 있으면, 미세한 간격으로 32개의 셀 게이트가 배치되게 된다. 이러한 미세한 간격에서, 정합의 마진을 확보하면서 소정의 위치에 컨택트를 형성하는 것은 용이하지 않다. 금후 한층 더 미세화가 진행된 경우, 정합의 마진을 확보하면서 컨택트를 형성하는 것이 곤란하게 된다.
본 발명의 일 실시예에 따른 반도체 장치에서는, 컨택트를, 상대하는 셀렉트 게이트간에 직교하는 방향에 배치되는 셀 게이트 상에 형성하는 것을 특징으로 한다. 상술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는, 복수의 개략 직사각형의 폐루프 형상의 셀 게이트를 갖고, 그 복수의 개략 직사각형의 폐루프 형상의 셀 게이트는, 상대하는 셀렉트 게이트간에 직교하는 방향에 평행인 변의 1변에서 인접 셀 게이트간의 간격이 넓게 설정되어 있다. 따라서, 셀 게이트의 그 변 상에 컨택트를 형성하면, 정합의 마진을 확보하면서 컨택트를 형성하는 것이 가능하게 된다.
이 결과, 본 발명의 일 실시예에 따른 반도체 장치에서는, 여유를 갖고 정합 마진을 취하면서 컨택트를 형성하는 것이 가능하게 되어, 미세화의 진행에 대응할 수 있다.
도 6은, 본 발명의 일 실시예에 따른 반도체 장치의 컨택트의 배치를 도시하는 평면도이다. 도 6에 도시하는 바와 같이, 2개의 메모리 셀 블록(28)에 걸쳐 복수의 셀 게이트(22)가 배치된다. 상기 셀 게이트(22)는 개략 직사각형의 폐루프 형상을 갖고, 상대하는 셀렉트 게이트(21)간에 직교하는 방향에 평행인 상부의 변에서, 인접 셀 게이트간의 간격이 넓게 설정되어 있다. 상기 셀 게이트(22) 및 셀렉트 게이트(21)에는, 컨택트(23)가 형성되어 배선이 접속된다. 또한, 활성 영역 AA(24)에도 컨택트가 형성되고 배선이 접속된다.
도 6에 도시하는 바와 같이 본 발명의 일 실시예에 따른 반도체 장치에서는, 셀 게이트(22)의 컨택트(23)는, 개략 직사각형의 폐루프 형상의 4변 중, 인접 셀 게이트간의 간격이 넓게 설정된, 상대하는 셀렉트 게이트(21)간에 직교하는 방향에 평행인 상부의 변에 형성된다. 그 상부의 변은, 인접 셀 게이트간의 간격이 넓기 때문에, 충분한 정합의 마진을 취하여 컨택트(23)를 형성할 수 있다. 한편, 개략 직사각형의 폐루프 형상을 갖는 상기 복수의 셀 게이트(22)의, 상대하는 셀렉트 게이트(21)간에 평행인 방향의 2변은, 인접 셀 게이트간의 간격이 좁다. 따라서, 미세화가 진행되고, 배치되는 셀 게이트(22)의 수가 증가할수록 상기 간격이 좁아지고, 그 2변에 컨택트(23)를 형성하는 것은 용이하지 않게 된다. 본 발명의 일 실시예에 따르면, 그 셀렉트 게이트(21)간에 평행인 방향의 2변에 컨택트를 형성하지 않기 때문에, 미세화의 진행에도 대응하는 것이 가능하게 된다.
또한, 도 1 및 도 2에서는, 인접 셀 게이트간의 간격이 넓게 되는 변을, 개략 직사각형의 폐루프 형상의 셀 게이트(22)의 4변 중, 상대하는 셀렉트 게이트(21)에 대하여 직교하는 방향에 평행인 상부의 변으로 하고 있지만, 이에 한정되는 것은 아니다. 도시는 하지 않지만, 인접 셀 게이트간의 간격이 넓게 되는 변을, 개략 직사각형의 폐루프 형상의 셀 게이트의 4변 중, 상대하는 셀렉트 게이트간에 직교하는 방향에 평행인 하부의 변으로 해도 된다. 또한, 인접 셀 게이트간의 간격이 넓게 되는 변은, 개략 직사각형의 폐루프 형상의 셀 게이트의 4변 중의 1변에 한정되지 않고, 상대하는 셀렉트 게이트간에 직교하는 방향에 평행인 2변 모두 넓게 하는 것도 가능하다. 따라서, 컨택트도 상기 2변으로 분산하여 형성하는 것이 가능하게 되어, 설계의 자유도를 확보할 수 있다.
결과로서, 도시는 하지 않지만, 본 발명의 일 실시예에 따른 반도체 장치에서는, 개략 직사각형의 폐루프 형상의 셀 게이트의 4변 중, 상대하는 셀렉트 게이트에 직교하는 방향에 평행인 2변 중 어느 쪽에서도 인접 셀 게이트간의 간격을 넓히는 것이 가능하다. 따라서 셀 게이트에 형성하는 컨택트를, 인접 셀 게이트 간격이 넓혀진 상부의 변에 형성하는 것, 또한, 인접 셀 게이트 간격이 넓혀진 하부의 변에 형성하는 것, 및, 인접 셀 게이트 간격이 넓혀진 상하 2변으로 분산하여 형성하는 것도 가능하게 된다. 어느 쪽의 위치에 컨택트를 형성해도, 인접 셀 게이트 간격이 미리 넓게 설정되어 있기 때문에, 여유를 갖고 정합 마진을 취할 수 있어, 메모리의 미세화의 진행에 대응할 수 있다.
상술한 개략 직사각형의 폐루프 형상의 셀 게이트를 형성하는 제조 방법에 대하여 설명한다. 본 발명의 일 실시예에 따른 반도체 장치는, 측벽 마스크 트랜스퍼 기술에 의해 라인 앤드 스페이스를 형성한다.
도 7 내지 도 11은, 본 발명의 일 실시예에 따른 반도체 장치의, 메모리 셀 블록의 제조 공정을 도시하는 단면도이다. 각 도면에서는, 설명상, 특히 셀 게이트와 셀렉트 게이트의 부분에 대하여 도시하고 있다. 또한, 도 12 내지 도 15는, 본 발명의 일 실시예에서의 측벽 마스크 트랜스퍼 기술의 마스크 패턴 형성을 도시하는 평면도이다. 측벽 마스크 트랜스퍼 기술을 이용한 본 발명의 일 실시예에 따른 반도체 장치의 제조 공정에서 중요한 역할을 다하는, 마스크 패턴의 형성 과정을 설명하는 도면이다.
우선, 반도체 기판 상에, 터널 절연막 및 플로팅 게이트 전극막을 순차적으로 형성한다(도시하지 않음). 계속해서, 반도체 기판, 터널 절연막 및 플로팅 게이트 전극막을 패터닝하여, 비트선 방향으로 연신한 복수의 소자 영역 및 소자 분리 홈을 형성한다(도시하지 않음). 계속해서, 소자 분리 홈 내에 절연물을 형성하여 소자 분리 영역을 형성한다(도시하지 않음). 또한, 전극간 절연막 및 컨트롤 게이트 전극막을 순차적으로 형성한다(도시하지 않음). 이와 같이 하여, 기초 영역이 형성된다. 이와 같이 하여 형성된 기초 영역을 가공하여 셀 게이트 및 셀렉트 게이트가 형성되게 되지만, 도 7 내지 도 11에서는, 상기 기초 영역을 간략화하여 설명한다.
도 7에서, 실리콘 기판(10) 상에, 실리콘 산화막 등의 게이트 절연막(11)을 열산화 처리 등에 의해 퇴적시키고, 또한, 폴리실리콘 등으로 이루어지는 게이트 배선 재료막(여기서는, 폴리실리콘막)(12)을, CVD 기술을 이용하여 게이트 절연막(11) 상에 퇴적한다.
다음으로, 상기 게이트 배선재 폴리실리콘막(12) 상에, 게이트를 가공하기 위한 제3 하드 마스크(15)로서, SiO2를, CVD 기술을 이용하여 산화 실리콘막으로서 퇴적한다.
계속해서, 측벽 마스크 트랜스퍼 기술을 이용하는 기초로 되는 제1 하드 마스크(13)를, 아몰퍼스 실리콘을 이용하여, 주지의 CVD 기술에 의해 아몰퍼스 실리콘막으로서 퇴적한다.
또한, 셀 게이트 및 셀렉트 게이트의 게이트 패턴을 형성하기 위해, 스핀 코트 기술을 이용하여 레지스트를 퇴적한다(도시하지 않음).
레지스트의 퇴적이 끝나면, 노광 기술을 이용하여 상기 레지스트에 셀 게이트 및 셀렉트 게이트의 라인 앤드 스페이스 패턴을 패터닝한다. 상기 라인 앤드 스페이스 패턴은, 개략 직사각형의 폐루프 형상으로 구성된다. 이 때, 레지스트 패턴은, 요구되고 있는 피치 P의 2배의 피치 2P로 리소그래피된다. 여기서, 피치 P란, 형성되는 셀 게이트의 라인 폭 W와 인접 셀 게이트까지의 스페이스 S의 합계의 길이를 말한다. 따라서, P=W+S이며, 상기 레지스트 패턴은 2P=2(W+S)=2W+2S로 형성된다.
여기서, 본 발명의 일 실시예에 따른 반도체 장치의 형성에 있어서는, 최종적으로 형성되는 개략 직사각형의 폐루프 형상을 갖는 셀 게이트의 4변 중, 상대하는 셀렉트 게이트 사이에 배치되는 2변은, 미세화를 위해, 라인 폭 W와 인접 셀 게이트까지의 스페이스 S는 가능한 한 작게 설정된다. 이에 대하여, 최종적으로 형성되는 개략 직사각형의 폐루프 형상의 셀 게이트의 다른 2변에 대해서는, 라인 폭 W와 스페이스 S로 이루어지는 피치 P=W+S는, 그 정도로 작게 설정할 필요는 없다. 컨택트 형성 등의 설계에 맞추어, 스페이스 S에 대해서는, 여유를 가진 간격으로 설정된다.
계속해서 개략 직사각형의 폐루프 형상의 상기 레지스트 패턴을 마스크로 하여, 드라이 에칭 기술을 이용하여 제1 하드 마스크(13)를 가공한다. 계속해서, 애싱 기술을 이용하여 상기 레지스트 패턴을 제거하고, 제1 하드 마스크(13)를, 절반 정도의 치수의 라인 폭 W1(최종적으로 희망되고 있는 스페이스 폭 S=W1)의 패턴으로 슬리밍한다. 이 공정에서 형성된 마스크 패턴이, 도 12에 도시하는 제1 마스크 패턴이다. 도 12에서, 최종적으로 형성하는 개략 직사각형의 폐루프 형상의 셀 게이트의 4변 중 상대하는 셀렉트 게이트간에 배치되는 2변을 형성하기 위해, 제1 마스크 패턴(30)의 4변 중, 최종적으로 형성되는 상대하는 셀렉트 게이트간에 평행인 방향의 2변의 라인 폭 W1은, 당초 약 2배의 치수로 형성된 레지스트 패턴을 슬리밍하여 최종적으로 형성되는 셀 게이트의 스페이스 S와 동일한 치수로 형성된다.
라인 폭 W1(=요구된 스페이스 폭)로 패터닝된 제1 하드 마스크(13) 상에, Si3N4를 이용하여, 주지의 CVD 기술에 의해 제2 하드 마스크(14)를 퇴적한다. 상기 제2 하드 마스크(14)의 퇴적하는 막 두께가 요구된 라인 폭 W와 동일하게 되도록, Si3N4가, 퇴적된다. 이 상태의 단면도가 도 7로 된다.
본 실시예에서는, 제1 하드 마스크 내지 제3 하드 마스크로서, 제1 하드 마스크는 아몰퍼스 실리콘막, 제2 하드 마스크는 질화 실리콘막, 제3 하드 마스크는 산화 실리콘막을 이용하고 있지만, 이에 한정되는 것은 아니다. 서로 선택비를 취하여 에칭할 수 있는 막이면 된다.
제2 하드 마스크(14)를 퇴적시킨 후, CF4나 CHF3과 같은 CxFy 가스나 CxHyFz 가스를 메인으로 한 가스계의 드라이 에칭에 의해, 상기 제2 하드 마스크(14)를 이방적으로 에칭하고, 제1 하드 마스크(13)와 상기 제1 하드 마스크(13)의 측벽에 퇴적된 제2 하드 마스크(14)의 측벽 부분만을 남긴다(도 8). 이 공정에서 형성된 마 스크 패턴이, 도 13에 도시하는 제2 마스크 패턴(31)이다.
다음으로, 제1 하드 마스크(13)를, 제2 하드 마스크(14) 및 제3 하드 마스크(15)와 선택비를 취할 수 있도록 CF4, SF6 및 NF3 등의 가스를 이용한 Chemical Dry Etching(이하, CDE라고 함)이나 Reactive Ion Etching(이하, RIE라고 함)에 의하여 선택적으로 에칭하여 박리한다(도 9). 이 때, 도 8에 도시하는 바와 같이, 제1 하드 마스크(13) 중, 남기고자 하는 부분에 대해서는, 레지스트 패턴(17)으로 덮어 두고, 상기 에칭 후에 레지스트 패턴(17)을 제거함으로써, 제1 하드 마스크(13) 부분을 남길 수도 있다.
이 공정에서 형성된 마스크 패턴이, 도 14에 도시하는 제3 마스크 패턴(32)이다. 도 14에서는, 상술한 바와 같이 도 8에서 제1 하드 마스크(13) 중, 셀렉트 게이트(21)를 형성하는 부분에 대하여, 레지스트 패턴(17)으로 덮어, 제1 하드 마스크(13)를 남긴 경우의 제3 마스크 패턴(32)을 도시하고 있다. 따라서 도 14에서 도시할 수는 없지만, 셀렉트 게이트(21)를 형성하는 부분에 대해서는, 레지스트 패턴(17) 하에, 제1 하드 마스크(13)가 박리되지 않고 남아 있다.
도 13에서 형성한 제2 마스크 패턴(31)의, 최종적으로 형성되는 상대하는 셀 게이트간에 평행인 방향의 변의 라인 폭 W2는, 상술한 바와 같이 최종적으로 형성되는 셀 게이트의 라인 폭 W의 3배의 폭 3W이다. 도 14에 도시한 공정에서 상기 제2 마스크 패턴(31)의 라인 폭 W2로부터 제1 마스크 패턴(30)의 라인 폭 W1(=라인 폭 W)이 박리되는 결과, 남겨진 제3 마스크 패턴(32)의 라인은, 라인 폭 W3=원하는 라인 폭 W의 라인이 2개 형성된다. 따라서, 제3 마스크 패턴(32)에서는, 라인 폭 W3은 원하는 라인 폭 W로 된다. 또한, 제2 마스크 패턴(31)의 스페이스 S2는 S2=2(W+S)-3W이고, 본 발명의 일 실시예에서는 W=S로 하고 있기 때문에, 결과로서 S2=2S-W=S로 되고, 원하는 스페이스 S가 형성된다.
계속해서, 제2 하드 마스크(14)와 남겨진 제1 하드 마스크(13)를 마스크로 하여, CF4나 CHF3과 같은 CxFy 가스나 CxHyFz 가스를 메인으로 한 가스계의 드라이 에칭에 의해, 제3 하드 마스크(15)를 이방적으로 에칭하고, 최종적인 소정의 마스크를 형성한다(도 10). 이 공정에서 형성된 마스크 패턴이, 도 15에 도시하는 최종 마스크 패턴(33)이다. 도 15에 도시하는 최종 마스크 패턴(33)은, 제3 마스크 패턴(32)으로 형성된 라인 폭 및 스페이스를 그대로 반영하기 때문에, 상기 최종 마스크 패턴(33)에 의해서 원하는 라인 앤드 스페이스의 형상이 형성된다.
이 최종적인 제3 하드 마스크(15)를 마스크로 하여, 게이트재(여기서는 폴리실리콘막)(12)를 에칭하여 셀 게이트(22) 및 셀렉트 게이트(21)를 형성한다(도 11). 상술한 방법에 의해, 본 발명의 일 실시예에 따른 반도체 장치가 제조된다. 또한, 상기 제조 공정에서는 제3 하드 마스크(15)를 사용하고 있지만, 상기 제3 하드 마스크를 사용하지 않고, 제2 하드 마스크(14)와 남겨진 제1 하드 마스크(13)를 마스크로 하여, 직접 게이트재(12)를 에칭하여 셀 게이트(22) 및 셀렉트 게이트(21)를 형성해도 된다.
상술한 바와 같은 레지스트 패턴과 측벽 마스크 트랜스퍼 기술을 이용한 제 조 공정을, 기입이나 읽어들이기를 행하는 메모리 셀 MC를 셀렉트 게이트에 의해 선택하는 구조의 메모리의 게이트 형성에 적용한 예가, 이미 설명한 도 6이다.
도 6에 도시하는 반도체 장치에서는, 셀 게이트(22)를 사이에 두고 배치되는 한 쌍의 셀렉트 게이트(21)를 제어함으로써, 상기 셀 게이트(22)에 접속된 메모리 셀 블록(28)이 선택된다. 또한, 각 셀 게이트(22)를 제어함으로써, 각 셀 게이트(22)가 접속된 메모리 셀 MC에, 데이터의 기입 읽어내기를 행할 수 있다. 단, 도 6에 도시하는 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는, 개략 직사각형의 폐루프 형상을 갖는 셀 게이트(22)를 인접하는 2개의 메모리 셀 블록(28)에서 공유하기 때문에, 셀렉트 게이트(21)의 동작의 선택성을 올리지 않으면, 선택되어 있지 않은 셀에서 오동작이 발생할 우려가 생긴다. 상기 오동작은 기입으로 발생한다. 따라서, 이 오기입을 방지하기 위해서는, 셀렉트 게이트(21)의 치수를 크게 하는 등의 연구가 필요하며, 본 발명의 일 실시예에 따른 반도체 장치에서도, 셀렉트 게이트(21)의 치수는 통상의 치수에 비하여 크게 설정되어 있다. 또한, 이러한 타입의 메모리에서는, 소거를 행할 때에는 각 셀렉트 게이트(21)를 제어하고 있지 않다. 따라서, 이러한 회로를 이용하는 경우에는, 2메모리 셀 블록의 동시 소거를 행하게 된다.
본 발명의 일 실시예에 따른 반도체 장치의 셀 게이트는, 상술한 공정에서 형성되기 때문에, 도 1에 도시한 개략 직사각형의 폐루프 형상을 갖고, 또한 인접하는 2개의 메모리 셀 블록에 걸쳐 배치되도록 형성된다. 게다가, 라인 앤드 스페이스가 동시에 형성되기 때문에, 개략 직사각형의 폐루프 형상을 갖는 상기 셀 게 이트의 4변 중, 상대하는 셀렉트 게이트간에 직교하는 방향에 평행인 2변 중의 적어도 1변에 대하여, 인접 셀 게이트간의 스페이스 S를 넓게 설정할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 장치에서는, 컨택트의 정합 마진을 충분히 취하면서, 셀 게이트 상에 컨택트를 형성할 수 있어, 미세화에 대응할 수 있다.
또한 본 발명의 일 실시예에 따른 반도체 장치에서는, 라인 앤드 스페이스 패턴 및 다른 패턴을 포함한 전체적인 패턴을 적확하면서 효과적으로 형성할 수 있다. 따라서, 미세화가 진행되어도, 반도체 장치의 제조에서, 라인의 가늘어짐 또는 쇼트를 방지할 수 있다. 또한, 셀 게이트단을 가공하는 공정을 생략할 수 있다.
또한, 상술한 제조 공정에서 제조되는 본 발명의 일 실시예에 따른 반도체 장치는, 레지스트 패턴의 끝이 가늘어지거나 끊어짐을 방지하기 위해, 제조 공정에서 이하에 설명하는 대책이 채용된다. 그 결과로서, 상기 반도체 장치의 개략 직사각형의 폐루프 형상의 복수의 셀 게이트는, 복수의 변을 갖고, 또한, 상기 복수의 변은, 2변 이상으로 형성되는 각을 갖고, 외주측으로부터 내주측을 향하여 n번째의 셀 게이트와 (n+1)번째의 셀 게이트(n은 홀수)가 형성하는 간격이, 소정의 위치로부터 상기 각을 향하여 서서히 내주측으로 넓게 되도록 설정되어 있다. 도 2에서 설명한다. 도 2에서, 개략 직사각형의 폐루프 형상의 셀 게이트 중, 외주측으로부터 1번째와 2번째의 셀 게이트의 간격 및 3번째와 4번째의 셀 게이트의 간격이, 상대하는 셀렉트 게이트에 평행인 방향의 변(도 2를 향하여 수직 방향의 변)의 게이트간의 간격 S는, 변의 중앙으로부터 일정 부분에 대해서는 동일 간격 S1-1이지만, 일정 부분으로부터 좌측 상부각을 향하여 내주측으로 넓어진다. 따라서, 각에 가까운 부분의 간격 S1-2는 상기 간격 S1-1보다도 넓다. 마찬가지로, 상대하는 셀렉트 게이트에 직교하는 방향의 변(도 2를 향하여 수평 방향의 변)의 게이트간의 간격 S도, 중앙 부분으로부터 일정한 부분은 간격 S2-1로 동일하지만, 일정 부분으로부터 좌측 상부각을 향하여 내주측으로 넓어져, 그 부분의 간격 S2-2는 상기 간격 S2-1보다도 넓다. 한편, 셀 게이트의 폭은, 상대하는 셀렉트 게이트에 평행인 방향의 변의 폭 W1-1, 좌측 상부각의 폭 W1-2, 상대하는 셀렉트 게이트에 직교하는 방향의 변의 폭 W2-1 및 좌측 상부각의 폭 W2-2 모두 대략 동일 폭이다.
상술한 바와 같이, 측벽 마스크 트랜스퍼 기술을 이용하여 라인 앤드 스페이스를 형성하는 경우, 도 34에서 도시한 바와 같이 레지스트 패턴의 가늘어짐이나 끊어짐에 기인하여 게이트단이 가늘어지거나, 또는 끊어지거나 하는 일이 발생한다. 본 발명의 일 실시예에서는, 셀 게이트를 개략 직사각형의 폐루프 형상으로 함으로써, 상기 게이트단의 가늘어짐이나 끊어짐을 억제하고 있다. 게다가 또한, 본 발명의 일 실시예에서는, 셀 게이트의 개략 직사각형의 폐루프 형상의 각의 부분에 대하여, 외주측으로부터 내주측을 향하여 홀수번째의 인접 셀 게이트 간격을, 소정의 위치로부터 각을 향하여 서서히 내주측으로 넓게 되도록 설정하고 있다. 이에 의해 상기 가늘어짐이나 끊어짐의 억제를 철저하게 할 수 있어, 제조 손실을 감소할 수 있다.
셀 게이트의 4개의 각의 부분의 형성 방법에 대하여 개략을 설명한다. 기본 적인 제조 방법은 이미 설명한 바와 같으므로, 각의 부분의 형성에 관련되는 점을 중심으로 설명한다. 도 3 내지 도 5에 기초하여 설명하지만, 도 3은 제조 과정에서 형성되는 레지스트 패턴의 모식도, 도 4는 상기 레지스트 패턴을 슬리밍한 제1 마스크 패턴의 모식도, 도 5는 라인을 형성하는 제3 마스크 패턴의 모식도이다.
제1 하드 마스크를 퇴적할 때까지의 공정은, 상술한 공정과 마찬가지이다. 다음으로 스핀 코트 기술을 이용하여 도 3에 도시하는 레지스트를 퇴적하여 레지스트 패턴(17)을 형성한다. 이 때, 도 3에 도시하는 바와 같이 레지스트 패턴(17)의 각의 부분에 대하여, 레지스트 패턴(17)의 라인 폭을 소정의 위치로부터 각을 향하여 내주측이 서서히 굵게 되도록 형성한다. 따라서, 레지스트 패턴(17)의 내주측의 각은, 직교하는 방향에 배치된 2변과, 상기 2변의 각각에 각부를 향하여 90도 초과 180도 미만의 각도로 접속되는 다른 2변으로 구성되는 각부를 형성한다. 상기 레지스트 패턴(17)을 마스크로 제1 하드 마스크를 가공하여, 그 후 절반 정도의 치수로 슬리밍하여 도 4에 도시하는 제1 마스크 패턴(30)을 형성한다. 상기 슬리밍된 제1 하드 마스크에 CVD 기술에 의해 제2 하드 마스크를 퇴적하고, 이방적으로 에칭을 행하고, 제1 하드 마스크와 제2 하드 마스크의 측벽 부분을 남긴다. 또한, 제1 하드 마스크를 CDE 등으로 선택적으로 에칭하여 박리하고 제3 마스크 패턴을 형성한다. 이 상태가 도 5이다. 또한 제3 마스크 패턴을 마스크로 하여 제3 하드 마스크를 이방적으로 에칭하여 최종 마스크 패턴을 형성하고, 상기 최종 마스크 패턴을 마스크로 하여 게이트재를 에칭하여 셀 게이트를 형성한다. 이상의 방법으로 형성되기 때문에, 셀 게이트의 각부를 끝이 가늘어지거나 끊어지거나 하지 않고 형 성할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 장치에서는, 셀 게이트가 개략 직사각형의 폐루프 형상을 갖고, 또한 인접하는 2개의 메모리 셀 블록이 상기 셀 게이트를 공유하고 있는 것을 특징으로 하지만, 셀 게이트 배치는 도 1에 도시한 배치에 한정되는 것은 아니다. 도 35에, 본 발명의 일 실시예에 따른 개략 직사각형의 폐루프 형상을 갖는 셀 게이트의, 다른 배치예를 도시한다. 도 35에서는, 메모리 셀 블록 1, 2 및 3(각 28)에서, 셀 게이트(22)는, 메모리 셀 블록 1과 2(각 28), 메모리 셀 블록 2와 3(각 28)에서 공유된다. 즉, 연속하여 인접하는 메모리 셀 블록(28)의 양단의 메모리 셀 블록(28) 이외의 메모리 셀 블록(28)에 대해서는, 양측에서 인접하는 2개의 메모리 셀 블록(28)과의 사이에서 셀 게이트(22)를 공유하게 된다. 도 35에서는, 메모리 셀 블록 2(28)가, 메모리 셀 블록 1 및 3(각 28)과의 사이에서 셀 게이트(22)를 공유한다.
이러한 배치는, 상대하는 셀렉트 게이트(21)간에 개략 직사각형의 폐루프 형상의 셀 게이트(22)를 배치하는 경우에, 상대하는 셀렉트 게이트(21)간의 개략 중앙의 부분을 경계로 하고, 상기 경계로부터 좌측에는, 해당 메모리 셀 블록(28)의 좌측에 위치하는 메모리 셀 블록(28)과 공유하는 셀 게이트(22)를 배치하고, 상기 경계로부터 우측에는, 해당 메모리 셀 블록(28)의 우측에 위치하는 메모리 셀 블록(28)과 공유하는 셀 게이트(22)를 배치하는 배치 방법이다. 연속해서 인접하는 메모리 셀 블록(28)의 양단에 대해서는, 외측의 셀렉트 게이트(21)보다 더 외측에 배치되는 셀 게이트(22)의 부분은, 실질상은 더미 패턴으로 된다.
또한, 도 35에서는, 개략 직사각형의 폐루프 형상의 셀 게이트(22)의, 상대하는 셀렉트 게이트(21)간에 직교하는 방향에 평행인 2변부에 대하여, 다른 2변부보다도 인접하는 셀 게이트간의 간격이 넓게 설정되며, 또한, 인접하는 셀 게이트간의 간격 S2 및 S3은, 모두 실질적으로 동일한 간격으로 설정되어 있다. 도 1에 도시한 바와 같이, 상대하는 셀렉트 게이트(21)간에 직교하는 방향에 평행인 2변부의 상부의 변에 대하여 인접하는 셀 게이트간의 간격 S2를 넓게 설정하거나, 또한, 상대하는 셀렉트 게이트(21)간에 직교하는 방향에 평행인 2변부의 하부의 변에 대하여 인접하는 셀 게이트간의 간격 S3을 넓게 설정해도 된다. 설계에 맞추어 선택이 가능하며, 설계의 자유도가 확보된다. 또한, 이러한 인접하는 셀 게이트간의 간격을 넓게 설정한 변에, 컨택트의 정합 마진을 충분히 취하면서 컨택트를 형성할 수 있어, 미세화에 대응할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 장치에 대하여, NAND형 플래시 메모리의 NAND 셀 유닛에 적용한 예에 대하여 설명하였지만, 이에 한정되는 것은 아니고, NAND 셀 유닛의 메모리 셀을 통상의 트랜지스터로 치환하여 구성해도 된다. 단지 그 때, 셀 게이트가 트랜지스터의 게이트선으로 되도록 구성하고, 각각의 트랜지스터간을 접속하거나 아이솔레이트하거나 하여 특정한 기능을 갖는 회로를 구성하도록 해도 된다. 그 경우, 본 실시예에서 설명한 셀 게이트는 게이트를 의미하고, 메모리 셀 블록은, 예를 들면 복수의 게이트선이 일정한 라인 앤드 스페이스 패턴으로 형성되는 트랜지스터 블록을 의미한다.
또한, 상술한 제조 방법은 게이트의 제조에 한정되는 것은 아니고, 예를 들 면, 활성 영역 AA나 배선층 등의 제조에서도 유효하며, 이것은 이하의 실시예에서도 완전히 마찬가지이다.
<실시예 2>
본 발명의 일 실시예에 따른 반도체 장치에서는, 2개의 메모리 셀 블록이 개략 직사각형의 폐루프 형상의 셀 게이트를 공유하지만, 상기 셀 게이트는, 상술한 제조 방법에 의해 형성된다. 이 제조 방법을 응용하면, 각 메모리 셀 블록이, 독자적인 셀 게이트를 갖는 반도체 장치를 제공할 수 있다. 본 발명의 제2 실시예에 따른 반도체 장치는, 각 메모리 셀 블록이, 개략 U자형의 개루프 형상의 복수의 셀 게이트를 갖고, 인접하는 2개의 메모리 셀 블록에서, 각각의 메모리 셀 블록 내에 배치되는 상기 복수의 셀 게이트는, 각각의 개구부가 대향하여 배치되는 것을 특징으로 한다. 여기서 개략 U자형의 개루프 형상이란, 1변부가 개방된 말굽형의 형상을 가리킨다. 상기 개략 U자형의 개루프 형상에는, 평행한 2변부와 상기 2변부에 개략 수직인 1변으로 구성되는 오목형, 및 상기 오목형의 각부가 직교하는 방향에 배치된 2변과 상기 2변을 접속하는 복수의 변으로 구성되고 상기 복수의 변이 교차하는 각도가 90도 초과 180도 미만인 것도 포함된다. 또한, 상기 각부가 곡선으로 구성되는 것도 포함된다.
본 발명의 제2 실시예에 따른 반도체 장치에 대하여 도면에 기초하여 설명한다. 도 16은, 본 발명의 제2 실시예에 따른 반도체 장치의, 메모리 셀 블록(28) 내의 셀 게이트 배치의 평면도이다. 또한, 도 37은, 도 16에 도시하는 반도체 장치의 등가 회로도이다. 도 16에 도시하는 메모리 셀 블록은, 도 1과 마찬가지로 NAND형 플래시 메모리의 메모리 셀 블록(28)을 나타내고 있지만, 이에 한정되는 것은 아니고, NAND 셀 유닛의 메모리 셀을 통상의 트랜지스터로 치환하여 구성해도 된다. 단지 그 때, 셀 게이트가 트랜지스터의 게이트선으로 되도록 구성하고, 각각의 트랜지스터간을 접속하거나 아이솔레이트하거나 하여 특정한 기능을 갖는 회로를 구성하도록 해도 된다. 도 16에서 도시하는 바와 같이, 메모리 셀 블록(28)에, 상대하는 2개(1쌍)의 셀렉트 게이트(21)가 배치된다. 상기 셀렉트 게이트(21)간에는, 복수의 셀 게이트(22)가 배치된다.
복수의 셀 게이트(22)는, 개략 U자형의 개루프 형상을 갖고, 하나의 메모리 셀 블록(28) 내에서 개루프 형상의 개구부가 동일 방향을 향하여 배치된다. 또한, 인접하는 2개의 메모리 셀 블록(28)에서, 각각의 메모리 셀 블록(28) 내에 배치되는 상기 복수의 셀 게이트(22)의 상기 개구부가, 대향하여 대칭적으로 배치된다. 도 16에서는 셀 게이트(22)가 4개의 예를 도시하고 있지만, 이에 한정되는 것은 아니다. 상술한 일 실시예와 마찬가지로, 개수에 제한은 없다.
이것을 등가 회로도로 도시하면, 도 37에서, 복수의 메모리 셀(MC0L~MC3L 및 MC0R~MC3R)이 직렬로 접속되어 구성되고, 그 일단은 선택 게이트선 SGD(42)에 접속된 선택 게이트 트랜지스터 STr1(STr1L 및 STr1R)을 통하여 비트선 BL(41)에 접속되어 있다. 한편, 상기 복수의 메모리 셀의 타단은 선택 게이트선 SGS(43)에 접속된 선택 게이트 트랜지스터 STr2(STr2L 및 STr2R)를 통하여 공통 소스선(46)에 접속되어 있다. 각각의 메모리 셀의 제어 게이트는, 셀 게이트(22)(셀 게이트1~셀 게이트4)에 접속되어 있다. 1개의 셀 게이트(22)에 접속되는 복수의 메모리 셀이 「페이지」라고 하는 단위를 구성한다. 셀 게이트(22)는, 각각 인출되어 전송 게이트를 통하여 로우 디코더(47)에 접속된다. 도 16의 셀렉트 게이트(21)를 제어함으로써 데이터의 기입이나 읽어내기를 행하는 메모리 셀 블록(28)이 선택된다.
복수의 셀 게이트(22)는, 인접하는 2개의 메모리 셀 블록(28)간에서, 개구부가 대향하여 배치된다. 즉, 상기 복수의 셀 게이트(22)는, 그 인접하는 2개의 메모리 셀 블록(28)의 경계선을 중심으로 개략 대칭의 형상으로 되도록 배치되어 있다. 또한, 상기 복수의 셀 게이트(22)의 인접 셀 게이트 간격은, 1개의 메모리 셀 블록(28) 내에서, 상대하는 셀렉트 게이트(21)간에 직교하는 방향에 평행인 2변 중 상부의 변에서, 간격이 넓게 되도록 설정되어 있다.
상술한 바와 같은 배치에 의해, 본 발명의 제2 실시예에 따른 반도체 장치는, 1개의 메모리 셀 블록(28)이, 독자적인 복수의 셀 게이트(22)를 갖게 되고, 본 발명의 일 실시예에 따른 반도체 장치와 달리, 1메모리 셀 블록 단위로 소거가 가능하다. 또한, 여유를 갖고 정합 마진을 취하면서 컨택트를 형성하는 것이 가능하게 된다.
도 16에서는, 복수의 셀 게이트(22)의 인접 셀 게이트 간격이, 1개의 메모리 셀 블록(28) 내에서, 상대하는 셀렉트 게이트(21)간에 직교하는 방향에 평행인 2변 중 상부의 변에서, 간격이 넓게 되도록 설정되어 있지만, 본 발명의 제2 실시예에 따른 반도체 장치에서는, 상기 인접 셀 게이트 간격이 넓게 되는 변을, 상대하는 셀렉트 게이트(21)간에 직교하는 방향에 평행인 2변 중 하부의 변에서 넓게 되도록 설정하는 것도 가능하다.
도 17은, 본 발명의 제2 실시예에 따른 반도체 장치의, 메모리 셀 블록 내의 제2 셀 게이트 배치의 평면도이다. 도 17에서는, 도 16과 달리, 인접 셀 게이트(22) 간격이 넓게 되는 변을, 상대하는 셀렉트 게이트(21)간에 직교하는 방향에 평행인 2변 중 하부의 변에서 넓게 되도록 설정되어 있다. 메모리 셀을 포함시킨 메모리 전체의 설계에서, 상기 하부의 변의 측을 넓게 설정해야만 하는 경우도 있다. 이러한 경우에 대응이 가능하다.
또한, 본 발명의 제2 실시예에 따른 반도체 장치에서는, 상대하는 셀렉트 게이트(21)간에 직교하는 방향에 평행인 2변 모두, 인접 셀 게이트 간격을 넓게 설정하는 것도 가능하다. 미세화가 진행되고, 어느 한쪽의 변에만 충분한 정합의 마진을 취하여 컨택트를 형성하는 것이 곤란하게 된 경우, 컨택트를 2변으로 분산하고, 셀 게이트마다, 상부의 변에 컨택트를 설정하는 것과, 하부의 변에 컨택트를 설정하는 것으로 구분하여 설정함으로써 대응이 가능하다. 또한, 미세화가 진행되어 셀 게이트의 저항이 문제로 된 경우에는, 1개의 셀 게이트에 대하여 상하의 2변에 컨택트를 취하고, 동작 속도의 향상을 도모하는 것도 가능하다.
도 18은, 본 발명의 제2 실시예에 따른 반도체 장치의, 메모리 셀 블록 내의 제3 셀 게이트 배치의 평면도이다. 각 메모리 셀 블록 내에서는, 2개(1쌍)의 셀렉트 게이트(21)간에, 복수의 개략 U자형의 개루프 형상의 셀 게이트(22)가, 개루프 형상의 개구부가 동일 방향을 향하도록 배치된다. 그리고, 인접하는 메모리 셀 블록 1(28) 및 메모리 셀 블록 2(28)간에서는, 상기 복수의 셀 게이트(22)는 상기 개구부가 대향하여 배치된다. 상기 셀 게이트(22)의 인접 셀 게이트 간격은, 상대하 는 셀렉트 게이트(21)간에 직교하는 방향에 평행인 2변이, 상대하는 셀렉트 게이트(21)간에 평행한 방향의 변에 비하여 넓게 설정되어 있다. 그리고, 상기 2변에서의 인접 셀 게이트 간격 S2, S3은 실질적으로 동일한 간격으로 설정되어 있다. 따라서, 컨택트를 상기 2변 중 어느 쪽에 형성해도 여유를 갖고 정합 마진을 설정할 수 있다.
도 16 내지 도 18에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 반도체 장치에서는, 인접 셀 게이트 간격이 넓게 되는 변을, 상대하는 셀렉트 게이트간에 직교하는 방향에 평행인 2변 중 어느 쪽에 설정해도 되며, 또한 2변 모두 넓게 설정하는 것도 가능하다. 이러한 배치로 한 경우의 컨택트의 설정예가, 도 22 내지 도 24이다. 도 22는, 도 18에 도시한 셀 게이트 배치의 경우의 컨택트 설정예를 도시하는 평면도이다. 도 23은, 도 22에 도시한 컨택트 설정의 상부 확대 평면도이다. 도 24는, 도 18에 도시한 셀 게이트 설정의 경우에서의 제2 컨택트의 설정예를 도시하는 평면도이다. 또한, 도 22 내지 도 24에서는, 컨택트에 대하여 알기 쉽게 설명하기 위해, 일부 셀렉트 게이트를 생략하여 도시하고 있다.
도 22에 도시하는 바와 같이, 본 발명의 제2 실시예에 따른 반도체 장치는, 상대하는 셀렉트 게이트(21)간에 직교하는 방향에 평행인 2변이, 상대하는 셀렉트 게이트(21)간에 평행한 방향의 변에 비하여 인접 셀 게이트 간격이 넓게 설정되어 있다. 이러한 셀 게이트(22)를 갖는 메모리 셀 블록에 대하여, 상층 내지 하층의 배선과 컨택트(23)를 설치하는 경우, 도 22에 도시하는 바와 같은 설정으로 된다. 이러한 설정으로 한 경우, 도 23에 도시하는 바와 같이, 컨택트(23)가 설치되는 셀 게이트(22)의 변의 인접 셀 게이트 간격이 넓게 설정되어 있기 때문에, 정합 마진을 충분히 취하여 컨택트(23)를 형성할 수 있다.
도 23에서 도시하는 바와 같이, 미세화에 의해서 배선이 가늘어지고, 또한, 이에 맞추어 셀 게이트(22)의 라인 폭이 좁아진 경우, 하나하나의 배선(26)과 셀 게이트(22)의 컨택트(23)는, 협소한 위치에 컨택트를 형성할 필요가 있다. 일반적으로, 배선(26)과 셀 게이트(22)를 전기적으로 접속하는 컨택트(23)를, 협소한 위치에 고정밀도로 접속하는 것은 매우 고도의 기술을 요하기 때문에, 통상 일정한 정합 마진을 설정한다. 그러나, 예를 들면 도 23에서, 셀 게이트(22)가 상대하는 셀렉트 게이트간에 평행한 방향의 변에 컨택트(23)를 형성하는 경우, 이 근처에서는 인접 셀 게이트 간격이 좁기 때문에, 핀 포인트로 컨택트(23)를 취하는 것이 필요하게 되고, 대용량화에 수반하여 셀 게이트(22)의 개수가 증가한 경우나 사이즈 다운의 요구가 진행된 경우에는, 충분한 정합 마진을 취하지 못할 가능성이 있다. 본 발명의 제2 실시예에 따른 반도체 장치에서는, 인접 셀 게이트 간격을 넓게 설정한 변에 컨택트(23)를 취할 수 있기 때문에, 충분한 정합 마진을 취할 수 있어, 컨택트(23)의 약간의 어긋남 등을 흡수할 수 있다.
또한, 본 발명의 제2 실시예에 따른 반도체 장치에서는, 한층 더 미세화가 진행된 경우에도 대응이 가능하다. 도 24는, 도 18에 도시한 셀 게이트 배치의 경우에서의 제2 컨택트의 설정예를 도시하는 평면도이다. 도 24에서, 배선(26)은 컨택트(23)에 의해 셀 게이트(22)와 1대 1로 접속되지만, 컨택트(23)의 위치는, 셀 게이트(22)마다 상대하는 셀렉트 게이트간에 직교하는 방향에 평행인 2변의 상부의 변과 하부의 변에 교대로 배치된다. 상기 2변은 인접 셀 게이트 간격이 넓게 설정되어 있지만, 컨택트(23)를 상기 2변 중의 1변에만 설정하는 경우, 미세화가 진행되어 한쪽에서 컨택트(23)의 접속 정밀도의 향상이 미치지 못하는 경우에는, 배선(26)의 간격도 좁게 되기 때문에 컨택트(23)를 형성하는 것이 곤란하게 되는 것이 예상된다. 그러나, 컨택트(23)를 상하 2변으로 분산하여 배치하면, 배선(26)의 간격이 좁게 되어도 인접 셀 게이트 간격이 넓음으로써 흡수할 수 있다. 따라서, 본 발명의 제2 실시예에 따른 반도체 장치에서는, 충분한 정합 마진을 갖고 컨택트를 형성할 수 있다.
도 16에서는 도시를 생략하고 있지만, 본 발명의 제2 실시예에 따른 반도체 장치에서, 복수의 셀 게이트(22)는, 복수의 변과 상기 복수의 변의 2변 이상으로 형성되는 각을 갖는다. 그리고, 외주측으로부터 내주측을 향하여 n번째의 셀 게이트와 (n+1)번째(n은 홀수)의 셀 게이트가 형성하는 간격은, 소정의 위치로부터 상기 각을 향하여 서서히 내주측으로 넓게 되도록 설정되어 있다. 이것은 본 발명의 일 실시예와 마찬가지이다. 이러한 설정으로 함으로써, 측벽 마스크 트랜스퍼 기술을 이용하여, 가늘어짐이나 끊어짐이 일어나기 쉬운 게이트 각부에 대하여, 가늘어짐이나 끊어짐을 발생시키지 않고 셀 게이트를 제조할 수 있다.
상술한 바와 같이, 본 발명의 제2 실시예에 따른 반도체 장치는, 인접하는 2개의 메모리 셀 블록간에서 개루프 형상의 개구부가 대향하도록, 개략 U자형의 개루프 형상의 셀 게이트가 배치된다. 이와 같이 배치되는 셀 게이트 및 셀렉트 게이트는, 일련의 공정에서 제조된다. 이하, 도 25에 기초하여 설명한다. 도 25는, 본 발명의 제2 실시예에 따른 반도체 장치의 최종 마스크 패턴 작성 과정을 도시하는 모식도이다.
구체적으로는, 본 발명의 일 실시예에서 설명한 인접하는 2개의 메모리 셀 블록간에서 공유되는 개략 직사각형의 폐루프 형상의 복수의 셀 게이트를 형성하는 제조 공정과 공통되는 공정에서 형성된다. 즉, 상술한 제조 공정에서 개략 직사각형의 폐루프 형상의 제3 마스크 패턴을 형성하는 공정까지는 동일하다. 따라서, 이 공정까지의 설명은 생략한다.
제3 마스크 패턴(32)을 형성한 후, 도 25의 좌측에 도시하는 바와 같이, 전체를 덮고, 또한, 개략 직사각형의 폐루프 형상의 제3 마스크 패턴(32)의 4변 중 상대하는 셀렉트 게이트간에 직교하는 방향에 평행한 2변의 중앙부에 상당하는 부분에, 개구를 형성한 빼기의 레지스트 패턴(17)을 배치한다. 상기 개구는, 개략 직사각형의 폐루프 형상의 제3 마스크 패턴(32)이 상대하는 셀렉트 게이트간에 직교하는 방향에 평행한 변의 모든 라인에 대하여, 상기 라인의 개략 중앙부를 완전하게 노출시키도록 형성되어 있다. 상기 레지스트 패턴(17)을 마스크로 하여, 제3 마스크 패턴(32)을 에칭하고, 또한 레지스트 패턴(17)을 제거한 후 제3 마스크 패턴(32)을 마스크로 하여 제3 하드 마스크를 에칭하면, 도 25의 우측에 도시하는 최종 마스크 패턴(33)이 형성된다.
최종 마스크 패턴(33)은, 도 25에 도시하는 바와 같이, 인접하는 2개의 메모리 셀 블록간에 걸쳐 형성된 개략 직사각형의 폐루프 형상의 마스크 패턴이, 상대하는 셀렉트 게이트간에 직교하는 방향에 평행한 변의 중앙부에서 2분할되고, 인접 하는 2개의 메모리 셀 블록에 대응하여 개략 대칭의 위치에 개략 U자형의 개루프 형상 마스크 패턴이 배치되게 된다. 계속해서 이것을 마스크로 게이트재(12)를 드라이 에칭함으로써, 상기 셀 게이트 형상을 형성한다. 이상의 공정에 의해, 본 발명의 제2 실시예에 따른 반도체 장치가 형성된다.
상술한 공정에서 형성되기 때문에, 본 발명의 제2 실시예에 따른 반도체 장치의 셀 게이트는, 각 메모리 셀 블록이 독자적인 셀 게이트를 갖게 되어, 본 발명의 일 실시예와 달리, 1메모리 셀 블록 단위로 소거가 가능하게 된다.
또한, 본 발명의 제2 실시예에 따른 반도체 장치에서는, 셀 게이트는, 당초 개략 직사각형의 폐루프 형 형상으로 형성되고 최종적으로 에칭에 의해 개략 U자형의 개루프 형 형상으로 형성되기 때문에, 레지스트 패턴의 가늘어짐이나 끊어짐이 발생하는 일은 없다. 또한, 본 발명의 일 실시예와 마찬가지로, 복수의 셀 게이트(22)의 라인간의 간격은, 외주측으로부터 내주측을 향하여 홀수번째의 간격이, 개략 U자형의 개루프 형상의 셀 게이트(22)의 2개의 각을 향하여 서서히 넓게 되도록 설정되어 있다. 이 결과, 레지스트 패턴의 가늘어짐이나 끊어짐이 발생하는 일이 더욱 억제되고, 최종적으로 형성되는 셀 게이트(22)의 라인간이 쇼트되는 일은 없다.
또한, 상술한 공정에서 형성되기 때문에, 본 발명의 제2 실시예에 따른 반도체 장치의 개략 U자형의 개루프 형 형상으로 형성되는 복수의 셀 게이트(22)는, 상대하는 셀렉트 게이트(21)간에 직교하는 방향에 평행인 변에서 인접 셀 게이트 간격을 넓힐 수 있다. 따라서, 충분한 정합 마진을 취하여 컨택트를 형성할 수 있 고, 컨택트의 약간의 어긋남 등을 흡수할 수 있다.
<실시예 3>
본 발명의 제2 실시예에 따른 반도체 장치는, 각 메모리 셀 블록이 개략 U자형의 개루프 형상의 독자적인 셀 게이트를 갖는 것을 특징으로 한다. 그리고, 상기 개략 U자형의 개루프 형상의 셀 게이트는, 당초 인접 메모리 셀 블록간에서 개략 직사각형의 폐루프 형상으로 형성되고, 형성 공정에서 에칭에 의해 상기 개략 U자형의 개루프 형상으로 분할된다. 또한, 상기 개략 U자형의 개루프 형상의 셀 게이트는, 상대하는 셀렉트 게이트간에 직교하는 방향에 평행인 변의 1변 내지 2변에서 인접 셀 게이트 간격이 넓게 설정된다. 그러나, 메모리 전체의 스페이스의 관계에서, 인접 셀 게이트 간격을, 상대하는 셀렉트 게이트간에 직교하는 방향에 평행인 변의 1변 내지 2변에서 그 정도로 넓게 설정할 수 없는 경우도 발생한다. 본 발명의 제3 실시예에 따른 반도체 장치에서는, 메모리 셀 블록 내에 배치되는 복수의 셀 게이트는 개략 U자형의 개루프 형상을 갖고, 1개의 메모리 셀 블록 내에서, 상기 복수의 셀 게이트가 복수개씩, 개루프 형상의 개구부가 상호 반대 방향을 향하도록 배치된다. 그리고, 인접하는 2개의 메모리 셀 블록에서, 각각의 메모리 셀 블록 내에 배치되는 상기 복수의 셀 게이트의 각각의 상기 개구부가 대향하여 대칭적으로 배치되는 것을 특징으로 한다. 즉, 1개의 메모리 셀 블록 내에서, 복수의 셀 게이트가 한 쌍의 셀렉트 게이트간에서 등 정합의 상태에서 배치되게 된다.
도 19는, 본 발명의 제3 실시예에 따른 반도체 장치의 메모리 셀 블록(28) 내의 셀 게이트(22) 배치의 평면도이다. 인접하는 2개의 메모리 셀 블록 1 및 2(28)가 도시되어 있지만, 각 메모리 셀 블록 1(28) 및 메모리 셀 블록 2(28) 내의 복수의 셀 게이트(22)는, 1개의 메모리 셀 블록(28) 내에서, 그들의 반수가 개루프 형상의 개구부와는 반대측의 부분(등부)에서 남은 반수와 서로 대향하도록 배치된다. 즉, 상기 개구부가 상반되는 방향(반대 방향)을 향하도록 등 정합의 상태에서 복수개씩 배치된다. 도 19에서, 메모리 셀 블록 1(28) 내의 복수의 셀 게이트(22)는, 2개의 셀렉트 게이트 SG1(21a), SG2(21b) 사이에 배치된다. 그리고, 상기 복수의 셀 게이트(22)는, 도 19에서는, 개략 U자형의 개루프 형상의 개구부가 셀렉트 게이트 SG1(21a)의 방향을 향하여 배치되는 셀 게이트(22)와, 개략 U자형의 개루프 형상의 개구부가 셀렉트 게이트 SG2(21b)의 방향을 향하여 배치되는 셀 게이트(22)가 4개씩 등 정합으로 배치된다. 메모리 셀 블록 2(28)에서도 마찬가지이다.
이러한 배치로 된 셀 게이트(22)는, 인접 메모리 셀 블록(28)의 셀 게이트(22)와는 절단되어 있고, 메모리 셀 블록 1(28) 및 메모리 셀 블록 2(28)는, 각각 독자적인 셀 게이트(22)를 갖게 된다. 그 결과, 본 발명의 제3 실시예에 따른 반도체 장치에서는, 제2 실시예에 따른 반도체 장치와 마찬가지로, 1메모리 셀 블록 단위로 소거가 가능하게 된다.
또한, 본 발명의 제3 실시예에 따른 반도체 장치에서는, 메모리 셀 블록 내에 배치되는 셀 게이트가, 상대하는 셀렉트 게이트간에 직교하는 방향에 평행한 변에서, 인접 셀 게이트 간격이 넓게 설정되어 있다. 도 19에서는, 상대하는 셀렉트 게이트간에 직교하는 방향에 평행인 2변의 상부의 변에서 인접 셀 게이트 간격이 넓게 설정되어 있다. 따라서, 이 변에 컨택트를 형성함으로써, 충분한 정합 마진 을 취하여 컨택트를 형성할 수 있어, 컨택트의 약간의 어긋남 등을 흡수할 수 있다.
여기서, 도 19에 도시하는 본 발명의 제3 실시예에 따르면, 8개의 셀 게이트(22)가 4개씩 개략 대칭의 위치에 등 정합으로 배치되어 있다. 따라서, 인접 셀 게이트 간격이 넓게 설정되어 있는 상대하는 셀렉트 게이트간에 직교하는 방향에 평행인 2변의 상부의 변에서는, 4개씩의 셀 게이트(22)간에 형성되는 인접 셀 게이트 간격은 3개이다. 한편, 도 16에 도시한 본 발명의 제2 실시예에서는, 개략 U자형의 개루프 형상의 셀 게이트(22)를 1개의 메모리 셀 블록(28) 내에서 개구부가 동일 방향을 향하도록 배치하기 때문에, 8개의 셀 게이트(22)를 배치하는 경우에는, 8개의 셀 게이트(22)간에 형성되는 인접 셀 게이트 간격은 7개로 된다. 따라서, 배치하는 셀 게이트(22)의 개수가 증가하면, 증가에 맞추어 인접 셀 게이트 간격수도 증가하게 되어, 스페이스적으로 배치가 곤란하게 되는 일도 발생한다. 본 발명의 제3 실시예에서는, 셀 게이트(22)를 1개의 메모리 셀 블록 내에 개략 대칭의 위치에, 개루프 형상의 개구부를 반대 방향을 향하여 등 정합으로 배치하기 때문에, 인접 셀 게이트 간격은, 본 발명의 제2 실시예의 약 절반이면 되게 된다. 따라서, 스페이스적으로 설정이 엄격한 경우에 유리하게 된다.
도 19에서 도시한 예는, 인접 셀 게이트 간격을 넓게 설정하는 변을, 상대하는 셀렉트 게이트간에 직교하는 방향에 평행인 2변 중 상부의 변에 설정하고 있지만, 이에 한정되는 것은 아니다. 도 20 및 도 21은 본 발명의 제3 실시예에 따른 반도체 장치의 메모리 셀 블록 내의 다른 셀 게이트 배치의 평면도이다. 도 20에 도시하는 바와 같이, 상기 인접 셀 게이트 간격이 넓게 되는 변을, 상대하는 셀렉트 게이트간에 직교하는 방향에 평행인 2변 중 하부의 변에 설정해도 된다. 또한 도 21에 도시하는 바와 같이, 상대하는 셀렉트 게이트간에 직교하는 방향에 평행인 2변 모두 넓게 설정해도 된다. 설계 스페이스에 맞추어 자유롭게 설정할 수 있다.
또한, 본 발명의 제3 실시예에서는, 개략 U자형의 개루프형 형상으로 형성되는 복수의 셀 게이트는, 복수의 변과 상기 복수의 변의 2변 이상으로 형성되는 각을 갖는다. 그리고, 외주측으로부터 내주측을 향하여 n번째의 셀 게이트와 (n+1)번째(n은 홀수)의 셀 게이트가 형성하는 간격은, 소정의 위치로부터 상기 각을 향하여 서서히 내주측으로 넓게 되도록 설정되어 있다. 이 점은 상술한 본 발명의 일 실시예 및 제2 실시예와 마찬가지이다.
본 발명의 제3 실시예에 따른 반도체 장치의 셀 게이트의 제조 방법은, 상술한 본 발명의 제2 실시예와 마찬가지이다. 즉, 상술한 본 발명의 제2 실시예에 따른 반도체 장치의 셀 게이트의 제조 방법에서, 인접하는(상대하는) 2개의 셀렉트 게이트를 둘러싸는 형으로 개략 직사각형의 폐루프 형상의 제3 마스크 패턴을 형성하고, 소정의 개구를 갖는 레지스트 패턴을 이용하여 개략 U자형의 개루프 형상의 최종 마스크 패턴을 형성하고, 이것을 마스크로 폴리실리콘 등의 게이트재를 에칭하여 형성한다. 동일한 제조 공정에서 형성되지만, 셀 게이트의 배치가 서로 다른 것은 개략 직사각형의 폐루프 형상의 제3 마스크 패턴의 형성 위치가 서로 다르기 때문이다. 이것을 도 26, 도 27에서 설명한다. 도 26은, 본 발명의 제2 실시예에 따른 반도체 장치의 셀 게이트의 형성 방법을 도시하는 모식도이고, 도 27은, 본 발명의 제3 실시예에 따른 반도체 장치의 셀 게이트의 형성 방법을 도시하는 모식도이다.
본 발명의 제2 실시예와 제3 실시예의 상위점은, 이하와 같다. 예를 들면 인접하는 메모리 셀 블록 a, b, c 및 d(각 28)에서 셀 게이트를 구성하는 경우, 본 발명의 제2 실시예에서는, 메모리 셀 블록 a와 b(각 28), 및 메모리 셀 블록 c와 d(각 28)에서 각각 개략 직사각형의 폐루프 형상의 제3 마스크 패턴을 형성하고, 상기 제3 마스크 패턴을, 개구를 갖는 레지스트 패턴으로 분할하여 최종 마스크 패턴을 형성하고, 상기 최종 마스크 패턴을 마스크로 하여 게이트재를 에칭하여 셀 게이트(22)를 형성한다(도 26). 따라서, 형성된 셀 게이트(22)는, 메모리 셀 블록 a와 b(각 28)에서 개략 대칭으로 되고, 또한, 메모리 셀 블록 c와 d(각 28)에서 개략 대칭으로 된다. 한편, 본 발명의 제3 실시예에서는, 상기 인접하는 4개의 메모리 셀 블록(28)을 예로 들면, 메모리 셀 블록 a와 b(각 28), 메모리 셀 블록 b와 c(각 28), 메모리 셀 블록 c와 d(각 28)에 각각 걸쳐, 개략 직사각형의 폐루프 형상의 제3 마스크 패턴을 형성하여 상술한 공정에서 최종적인 셀 게이트를 형성한다(도 27). 따라서 형성된 셀 게이트(22)는 메모리 셀 블록 a, b, c 및 d(각 28)의 각각의 메모리 셀 블록에서, 각각의 메모리 셀 블록(28)의 셀렉트 게이트간에서 개략 대칭으로 된다. 단, 본 발명의 제3 실시예에서는, 상술한 도 27에 도시한 메모리 셀 블록 b(28)를 예로 들면, 인접하는 한쪽의 메모리 셀 블록 a(28)와의 사이에서 폐루프 형상의 마스크 패턴을 공유하고 있던 셀 게이트의 개수와, 인접하는 다른 쪽의 메모리 셀 블록 c(28)와의 사이에서 폐루프 형상의 마스크 패턴을 공유 하고 있던 셀 게이트의 개수를, 서로 다른 개수로 하는 것도 가능하다. 이 경우, 복수의 셀 게이트(28)는 인접하는(상대하는) 셀렉트 게이트(21)를 사이에 두고 개략 대칭으로 형성되지만, 메모리 셀 블록 내의 2개(1쌍)의 셀렉트 게이트간에서는 개략 대칭으로 되지는 않는다.
도 27에 도시한 본 발명의 제3 실시예에 따른 반도체 장치는, 1개의 메모리 셀 블록(28) 내의 복수의 개략 U자형의 개루프 형상의 셀 게이트(22)가, 개루프 형상의 개구부와는 반대측의 부분(등부)에서 대향하도록 등 정합의 상태로 배치된다. 따라서, 1개의 메모리 셀 블록(28) 내에서 복수의 개략 U자형의 개루프 형상의 셀 게이트(22)를 상기 개구부가 동일 방향을 향하도록 배치하는 경우에 비하여, 동일한 셀 게이트 개수 배치하는 경우, 상대하는 셀렉트 게이트간에 직교하는 방향에 평행인 2변을 배치하는 스페이스를 적게 할 수 있다. 또한, 상기 스페이스를 동일 스페이스로 한 경우에는, 인접하는 셀 게이트간의 간격을 넓게 취할 수 있어, 컨택트를 충분한 여유를 갖고 형성하는 것이 가능하게 된다. 즉, 미세화가 진행된 경우에 충분한 셀 게이트 배치 스페이스를 확보할 수 있다. 한편, 도 27에 도시한 셀 게이트 배치에서는, 서로 등 정합의 상태에서 배치된 인접하는 셀 게이트간의 스페이스를 요구되는 치수로 제어하는 데에 있어서 정밀도가 높은 위치 정합이 필요로 되지만, 도 26에 도시한 셀 게이트 배치에서는, 이러한 고정밀도의 위치 정합을 행하지 않아도, 메모리 셀 블록 내의 모든 라인 폭 및 스페이스를 설계에 맞추어 규칙적으로 형성하는 것이 용이하다는 이점을 갖는다.
이상의 제조 공정에서 제조되는 본 발명의 제3 실시예에 따른 반도체 장치에 서는, 각 메모리 셀 블록이, 독자적인 셀 게이트를 갖게 되어, 본 발명의 일 실시예와 달리 1메모리 셀 블록 단위로 소거가 가능하게 된다. 또한, 제조 과정에서의 레지스트 패턴의 가늘어짐이나 끊어짐이 발생하는 일이 억제되어, 라인간의 쇼트가 없는 셀 게이트를 제공할 수 있다.
또한, 본 발명의 제3 실시에 따른 반도체 장치에서는, 개략 U자형의 개루프형 형상으로 형성되는 복수의 셀 게이트에 대하여, 상대하는 셀렉트 게이트간에 직교하는 방향에 평행인 변에서 인접 셀 게이트 간격을 넓힐 수 있다. 따라서, 충분한 정합 마진을 취하여 컨택트를 형성할 수 있어, 컨택트의 약간의 어긋남 등을 흡수할 수 있다.
본 발명에 따르면, 측벽 마스크 트랜스퍼 기술을 이용하여 셀 게이트 등의 라인을 형성하는 경우에, 라인의 가늘어짐 또는 쇼트의 영향을 의식할 필요가 없는 반도체 장치를 제공함과 함께, 라인의 가늘어짐이나 쇼트의 영향을 배제할 수 있는 라인 형성 방법을 제공할 수 있다.

Claims (20)

  1. 직렬로 접속된 전기적으로 재기입 가능한 복수의 메모리 셀을 갖는 메모리 셀 유닛을 복수 갖는 적어도 2개의 메모리 셀 블록과,
    직사각형의 폐루프 형상 또는 U자형의 개루프 형상으로 형성되고, 각 루프가 인접하는 2개의 메모리 셀 블록 중 한쪽의 메모리 셀 블록 내의 상기 복수의 메모리 셀 유닛에서의 소정의 메모리 셀과 인접하는 상기 2개의 메모리 셀 블록 중 다른쪽의 메모리 셀 블록 내의 상기 복수의 메모리 셀 유닛에서의 소정의 메모리 셀에 각각 접속되어, 상기 2개의 메모리 셀 블록 내의 복수의 메모리 셀을 선택하는 복수의 셀 게이트와,
    상기 메모리 셀 블록 내에서 상기 복수의 셀 게이트를 사이에 두는 위치에 형성된, 상기 메모리 셀 블록을 선택하기 위한 복수쌍의 제1, 제2 셀렉트 게이트
    를 갖는 것을 특징으로 하는 반도체 장치.
  2. 복수의 트랜지스터를 갖는 적어도 2개의 트랜지스터 블록과,
    인접하는 트랜지스터 블록간에서 각각의 개구부가 대향하도록 대칭적으로 배치되고, 상기 2개의 트랜지스터 블록 내의 복수의 트랜지스터를 선택하는, U자형의 개루프 형상을 갖는 복수의 게이트
    를 갖는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 복수의 게이트는,
    1개의 상기 트랜지스터 블록 내에서 상기 개구부가 모두 동일 방향을 향하여 배치되는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 복수의 게이트는,
    1개의 상기 트랜지스터 블록 내에서 상기 개구부가 서로 반대 방향을 향하여 복수개씩 배치되는 것을 특징으로 하는 반도체 장치.
  5. 피가공재 상에 제1 하드 마스크를 퇴적하고,
    상기 제1 하드 마스크 상에, 직사각형의 폐루프 형상의 레지스트 패턴을 형성하고,
    상기 레지스트 패턴을 마스크로 하여 상기 제1 하드 마스크를 직사각형의 폐루프 형상으로 에칭 가공하고,
    상기 레지스트 패턴을 제거한 후 상기 피가공재 및 상기 제1 하드 마스크 상에 제2 하드 마스크를 퇴적하고,
    상기 제2 하드 마스크를 이방적으로 에칭하여 상기 제1 하드 마스크의 양 측면에 상기 제1 하드 마스크를 둘러싸는 직사각형의 폐루프 형상의 상기 제2 하드 마스크를 형성하고,
    상기 제1 하드 마스크를 선택적으로 제거한 후 상기 폐루프 형상의 제2 하드 마스크를 마스크로 하여 상기 피가공재를 에칭하는
    것을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 복수의 셀 게이트는, 인접하는 상기 2개의 메모리 셀 블록에 걸쳐 배치된 직사각형의 폐루프 형상을 갖는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 복수의 셀 게이트는, 인접하는 2개의 메모리 셀 블록간에서 루프가 분할된 U자형의 개루프 형상을 갖고,
    인접하는 2개의 메모리 셀 블록간에서, 각각 상기 개루프 형상의 개구부가 대향하여 대칭적으로 배치되는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 복수의 셀 게이트는,
    1개의 상기 메모리 셀 블록 내에서 상기 개구부가 모두 동일 방향을 향하여 배치되는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 복수의 셀 게이트는,
    1개의 상기 메모리 셀 블록 내에서 상기 개구부가 서로 반대 방향을 향하여 복수개씩 배치되는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 복수의 셀 게이트는, 상기 2개의 메모리 셀 블록이 인접하는 방향에 평행한 변 중 어느 한쪽 또는 쌍방에서의 인접 셀 게이트 간격이, 상기 2개의 메모리 셀 블록의 인접하는 방향에 직교하는 방향의 변에서의 상기 인접 셀 게이트 간격보다도 넓게 설정되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 복수의 셀 게이트와 배선을 접속하는 컨택트는, 상기 2개의 메모리 셀 블록이 인접하는 방향에 평행한 상기 복수의 셀 게이트의 변 상에 설치되는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 복수의 셀 게이트는, 상기 2개의 메모리 셀 블록이 인접하는 방향에 평행한 2변에서의 인접 셀 게이트 간격이, 상기 2개의 메모리 셀 블록의 인접하는 방향에 직교하는 방향의 변에서의 상기 인접 셀 게이트 간격보다도 넓게 설정되고,
    상기 복수의 셀 게이트와 배선을 접속하는 컨택트는, 상기 2개의 메모리 셀 블록이 인접하는 방향에 평행한 상기 복수의 셀 게이트의 2변 상에 교대로 설치되는 것을 특징으로 하는 반도체 장치.
  13. 제7항에 있어서,
    인접하는 상기 2개의 메모리 셀 블록 내에 배치되는 상기 복수의 셀 게이트는, 상기 루프의 분할 부분이 상기 인접하는 2개의 메모리 셀 블록간에서 일직선 상에 배열되는 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서,
    상기 복수의 셀 게이트의 외주측으로부터 내주측을 향하여 n번째의 셀 게이트와 (n+1)번째(n은 홀수)의 셀 게이트가 형성하는 간격이, 소정의 위치로부터 각부를 향하여 서서히 내주측으로 넓게 되도록 설정되는 것을 특징으로 하는 반도체 장치.
  15. 제2항에 있어서,
    상기 복수의 게이트는, 상기 2개의 트랜지스터 블록이 인접하는 방향에 평행한 변 중 어느 한쪽 또는 쌍방에서의 인접 게이트 간격이, 상기 2개의 트랜지스터 블록의 인접하는 방향에 직교하는 방향의 변에서의 상기 인접 게이트 간격보다도 넓게 설정되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 복수의 게이트와 배선을 접속하는 컨택트는, 상기 2개의 메모리 셀 블록이 인접하는 방향에 평행한 상기 복수의 게이트의 변 상에 설치되는 것을 특징으로 하는 반도체 장치.
  17. 제2항에 있어서,
    상기 복수의 게이트는, 상기 2개의 트랜지스터 블록이 인접하는 방향에 평행한 2변에서의 인접 게이트 간격이, 상기 2개의 트랜지스터 블록의 인접하는 방향에 직교하는 방향의 변에서의 상기 인접 셀 게이트 간격보다도 넓게 설정되고,
    상기 복수의 게이트와 배선을 접속하는 컨택트는, 상기 2개의 메모리 셀 블록이 인접하는 방향에 평행한 상기 복수의 게이트의 2변 상에 교대로 설치되는 것을 특징으로 하는 반도체 장치.
  18. 제2항에 있어서,
    상기 복수의 게이트는, U자형의 개루프 형상의 각각의 루프의 분할 부분이 인접하는 트랜지스터 블록간에서 일직선 상에 배열되는 것을 특징으로 하는 반도체 장치.
  19. 제2항에 있어서,
    상기 복수의 게이트의 외주측으로부터 내주측을 향하여 n번째의 게이트와 (n+1)번째(n은 홀수)의 게이트가 형성하는 간격이, 소정의 위치로부터 각부를 향하여 서서히 내주측으로 넓게 되도록 설정되는 것을 특징으로 하는 반도체 장치.
  20. 제5항에 있어서,
    상기 피가공재를 에칭하기 전에 상기 제2 하드 마스크 상에, 상기 제2 하드 마스크의 직사각형의 폐루프 형상의 대향하는 2변의 소정의 위치가 개구하도록 레지스트 패턴을 형성하고,
    상기 레지스트 패턴을 마스크로 하여 상기 제2 하드 마스크를 에칭하여, 상기 제2 하드 마스크의 직사각형의 폐루프 형상의 대향하는 2변을 분할하는 것을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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