CN116056457A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，其中，方法包括：提供衬底，所述衬底包括第一区、第二区和第三区，所述第一区、第二区和第三区表面具有第一氧化层；在所述第一氧化层表面形成掩膜材料层；对所述掩膜材料层进行第一次图形化步骤，减薄第二区和第三区的掩膜材料层的厚度，形成初始掩膜层；对所述初始掩膜层进行第二次图形化步骤，形成掩膜层，所述掩膜层内具有掩膜开口；以所述掩膜层为掩膜刻蚀所述第一氧化层，形成隧穿层开口；在所述隧穿层开口内形成隧穿层，并且，所述隧穿层的厚度小于所述隧穿层开口的深度。所述形成方法能够提高所形成的半导体结构的集成度和性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。
随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机随机存储器(SRAM，Static Random Access Memory)、动态随机存储器(DRAM，Dynamic RandomAccess Memory)、可擦除可编程只读存储器(EPROM，Erasable Programmable Read-OnlyMemory)、闪存(Flash)等等。
然而，现有技术中的EPROM存储器的集成度和性能仍然有待改善。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法和半导体结构，以改善半导体结构的集成度和性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底，所述衬底包括相邻且沿第一方向排布的第一区、第二区和第三区，所述第一区和第三区表面具有第一氧化层，所述第一氧化层内具有隧穿层开口，所述隧穿层开口底部暴露出第二区表面，在所述第一方向上，所述隧穿层开口的宽度在预设宽度以下；位于所述隧穿层开口内的隧穿层，并且，所述隧穿层的厚度小于所述隧穿层开口的深度。
可选的，所述预设宽度为0.2微米。
可选的，所述第一氧化层为高压氧化层，所述隧穿层为低压氧化层。
可选的，在所述第一方向上，所述第一区和第二区的总宽度大于0.4微米，所述第二区和第三区的总宽度大于0.4微米。
可选的，所述第一氧化层的厚度在200埃以下，所述隧穿层的厚度在80埃以下。
可选的，所述衬底还包括沿第二方向交替排布的若干有源区和若干隔离区，所述第二方向垂直于所述第一方向，在所述第二方向上，所述第一区、第二区和第三区均贯穿若干有源区和若干隔离区，所述第一氧化层还位于所述有源区的表面，所述隔离区内和隔离区上具有隔离结构，且所述隔离结构表面高于所述第一氧化层表面。
可选的，还包括：位于连接的第一氧化层和隧穿层表面的浮栅极，所述浮栅极沿第二方向横跨若干有源区和若干隔离区；位于所述浮栅极表面的控制栅。
相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括相邻且沿第一方向排布的第一区、第二区和第三区，所述第一区、第二区和第三区表面具有第一氧化层；在所述第一氧化层表面形成掩膜材料层；对所述掩膜材料层进行第一次图形化步骤，在垂直于衬底表面的方向上，减薄第二区和第三区的掩膜材料层的厚度，形成初始掩膜层；对所述初始掩膜层进行第二次图形化步骤，形成掩膜层，所述掩膜层内具有掩膜开口，所述掩膜开口底部暴露出第二区上的第一氧化层表面；以所述掩膜层为掩膜刻蚀所述第一氧化层，在所述第一氧化层内形成隧穿层开口，所述隧穿层开口底部暴露出所述第二区表面；在所述隧穿层开口内形成隧穿层，并且，所述隧穿层的厚度小于所述隧穿层开口的深度。
可选的，对所述掩膜材料层进行第一次图形化步骤的方法包括：在所述第一区上形成第一光刻层，所述第一光刻层暴露出所述第二区和第三区上的掩膜材料层；以所述第一光刻层为掩膜刻蚀所述掩膜材料层，以对所述第二区和第三区的掩膜材料层进行减薄。
可选的，以所述第一光刻层为掩膜刻蚀所述掩膜材料层的工艺包括各向异性的干法刻蚀工艺。
可选的，还包括：在形成初始掩膜层之后，去除所述第一光刻层。
可选的，对所述初始掩膜层进行第二次图形化步骤的方法包括：在去除所述第一光刻层之后，在所述第三区上形成第二光刻层，所述第二光刻层暴露出第一区和第二区上的初始掩膜层；以所述第二光刻层为掩膜刻蚀所述初始掩膜层，直至暴露出第二区的第一氧化层表面，形成所述掩膜层。
可选的，以所述第二光刻层为掩膜刻蚀所述初始掩膜层的工艺包括各向异性的干法刻蚀工艺，或者，干法刻蚀工艺和湿法刻蚀工艺。
可选的，以所述掩膜层为掩膜，刻蚀所述第一氧化层的工艺包括湿法刻蚀工艺。
可选的，以所述掩膜层为掩膜刻蚀所述第一氧化层的所述湿法刻蚀工艺中，对所述第一氧化层和所述掩膜层的材料的刻蚀选择比在5：1以上。
可选的，所述掩膜层的材料包括介电材料，并且，所述掩膜层的材料与第一氧化层的材料不同。
可选的，所述第一氧化层的材料包括氧化硅，所述掩膜层的材料包括氮氧化硅。
可选的，所述隧穿层的材料包括氧化硅。
可选的，所述掩膜材料层的厚度在600埃以下，所述掩膜开口的深度范围是200埃～300埃。
可选的，在所述第一方向上，所述隧穿层开口的宽度在0.2微米以下。
可选的，在所述第一方向上，所述第一区和第二区的总宽度大于0.4微米，所述第二区和第三区的总宽度大于0.4微米。
可选的，所述衬底还包括沿第二方向交替排布的若干有源区和若干隔离区，所述第二方向垂直于所述第一方向，在所述第二方向上，所述第一区、第二区和第三区均贯穿若干有源区和若干隔离区，所述第一氧化层还位于所述有源区的表面，所述隔离区内和隔离区上具有隔离结构，并且，所述隔离结构表面高于所述第一氧化层表面，所述掩膜材料层还位于所述隔离结构表面。
可选的，还包括：形成所述隧穿层之后，在连接的第一氧化层和隧穿层表面形成浮栅极，所述浮栅极沿第二方向横跨若干所述有源区和若干所述隔离区；在所述浮栅极上形成控制栅。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明的技术方案提供的半导体结构的形成方法中，对所述掩膜材料层进行第一次图形化步骤，以减薄第二区和第三区的掩膜材料层的厚度形成初始掩膜层，并且，对所述初始掩膜层进行第二次图形化步骤，形成具有掩膜开口的掩膜层。分别以两次图形化步骤传递掩膜开口的图形，能够在形成关键尺寸更小的掩膜开口的同时，使每次图形化步骤中形成的光刻层的关键尺寸远大于光刻工艺的极限尺寸，从而，使光刻层的形貌更好，进而，使掩膜开口的图形形貌更好。由此，根据掩膜开口的图形向第一氧化层传递图形而形成的隧穿层开口，兼顾了较小的关键尺寸和较好的形貌，能够形成的小尺寸、形貌好的隧穿层，从而，提高了半导体结构的集成度和性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤的结构示意图；
图4是图3中区域D的实测立体结构图；
图5至图13是本发明一实施例的半导体结构的形成方法中各步骤对应的结构示意图。
具体实施方式
如背景技术所述，现有技术中的EPROM存储器的集成度和性能较差。以下结合一具体实施例进行说明。
图1至图3是一种半导体结构的形成方法中各步骤的结构示意图，图4是图3中区域D的实测立体结构图。
请参考图1和图2，图1是图2的俯视结构示意图，图2是图1中沿方向A1-A2的剖面结构示意图，提供衬底100，所述衬底100包括沿第一方向X排布的隧穿层区A、以及隧穿层区A两侧的相邻区B，所述衬底100还包括沿第二方向Y交替排布的有源区S和隔离区OX，所述第一方向X和第二方向Y互相垂直。
所述隧穿层区A和相邻区B贯穿所述有源区S和隔离区OX，所述隧穿层区A用于形成隧穿层。
在所述隔离区OX内具有隔离结构110，在所述有源区S的衬底100表面具有氧化层120，并且，所述隔离结构110的表面高于所述氧化层120的表面，以提高隔离结构110对于隔离区OX两侧有源区S的隔离可靠性。
请参考图3，图3与图2的视图方向一致，在所述隔离结构110和氧化层120表面形成光刻层130，所述光刻层130内具有掩膜开口131，所示掩膜开口131底部暴露出隧穿层区A。
接着，以所述光刻层130为掩膜刻蚀所述氧化层120，直至暴露出有源区S表面，在氧化层120内形成隧穿开口(未图示)，为后续形成隧穿层提供预留空间。
然而，在上述方法中，一方面，隔离结构110和氧化层120表面高低不齐、具有较大的高度差(如图4中的区域E所示)，另一方面，随着对半导体结构集成度要求的提高，为了形成关键尺寸更小的隧穿层，掩膜开口131的关键尺寸AW(如图3所示)接近光刻工艺极限，因此，导致掩膜开口131的形貌较差，从而，不仅无法形成到达目标关键尺寸的隧穿开口，造成隧穿层的关键尺寸无法到达目标尺寸，使得半导体结构的集成度较差，同时，形成的隧穿开口侧壁形貌也较差，造成隧穿层的性能较差，进而，半导体结构的性能较差。
具体而言，掩膜开口131的侧壁表面随着隔离结构110而发生凸起(如图4中的区域F所示)，并且，掩膜开口131侧壁较为倾斜甚至翘起(如图5中区域J所示)，从而，以掩膜层130为掩膜刻蚀氧化层120时，不仅传递的图形形貌较差，同时，相邻区B的氧化层120也容易被刻蚀，而导致形成的隧穿开口的关键尺寸大于目标的关键尺寸，使得隧穿层的关键尺寸无法到达目标尺寸。由此，半导体结构的集成度和性能较差。
为解决上述技术问题，本发明的技术方案提供一种半导体结构及其形成方法，通过对掩膜材料层进行两次图形化步骤，在第二区上的掩膜材料层内形成侧壁形貌好的掩膜开口，从而，在第一氧化层内形成的隧穿层开口，能够兼顾较小的关键尺寸和较好的形貌。由此，能够形成的小尺寸、形貌好的隧穿层，以提高半导体结构的集成度和性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图13是本发明一实施例的半导体结构的形成方法中各步骤对应的结构示意图。
请参考图5和图6，图5是图6的俯视结构示意图，图6是图5中沿方向X1-X2的剖面结构示意图，提供衬底200。
在本实施例中，所述衬底200的材料包括半导体材料。具体的，衬底200的材料包括硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、III-V族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，III-V族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在本实施例中，所述衬底200包括相邻且沿第一方向X排布的第一区I、第二区II和第三区III。
在本实施例中，在所述第一方向X上，所述第一区I和第二区II的总宽度W1大于0.4微米，所述第二区II和第三区III的总宽度W2大于0.4微米。
由于所述第一区I和第二区II的总宽度W1大于0.4微米，所述第二区II和第三区III的总宽度W2大于0.4微米，因此，总宽度W1和总宽度W2与光刻工艺极限尺寸相比均较大，由此，后续的两次图形化步骤中，能够形成受光刻工艺尺寸极限影响小、形貌好的第一光刻层和第二光刻层，以形成形貌好的0.2微米以下宽度的隧穿层开口。
所述第一区I、第二区II和第三区III表面具有第一氧化层201。
所述第一氧化层201沿垂直于衬底200表面的方向具有厚度d1。
优选的，厚度d1在200埃以下。
所述第一氧化层201的材料包括氧化物。
具体的，所述第一氧化层201的材料包括氧化硅。
在本实施例中，所述衬底200还包括沿第二方向Y交替排布的若干有源区S1和若干隔离区S2。其中，所述第一方向X和第二方向Y之间互相垂直。
在所述第二方向Y上，所述第一区I、第二区II和第三区III均贯穿若干有源区S1和若干隔离区S2。
具体的，所述第一氧化层201位于所述有源区S1的表面。
在本实施例中，所述隔离区S2内具有隔离结构202。
所述隔离结构202表面高于或齐平于所述第一氧化层201表面。
优选的，所述隔离结构202表面高于所述第一氧化层201表面，以更好的对相邻的有源区S1进行隔离。
所述隔离结构202的材料包括介电材料。所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中至少一种。
在本实施例中，形成所述隔离结构202的方法包括：提供初始衬底(未图示)；在所述初始衬底表面形成隔离结构掩膜层(未图示)，所述隔离结构掩膜层暴露出隔离区S2的初始衬底表面；以所述隔离结构掩膜层为掩膜，刻蚀所述初始衬底，在所述隔离区S2形成隔离开口(未图示)；在所述隔离开口内形成所述隔离结构202。
在本实施例中，所述隔离结构202向上延伸出所述隔离开口，以使隔离结构202表面高于初始衬底表面，由此，所述隔离结构202不仅位于隔离区S2内，还位于隔离区S2上。
在本实施例中，形成所述第一氧化层201的方法包括：在形成隔离结构202之后，对有源区S1的初始衬底进行氧化工艺，以形成具有厚度d1的第一氧化层201，并且，形成所述衬底200。
请参考图7，图7与图6的视图方向一致，在所述第一氧化层201表面和所述隔离结构202表面形成掩膜材料层210。
所述掩膜材料层210为后续形成初始掩膜层提供材料，以实现掩膜层的形成。
所述掩膜材料层210与所述第一氧化层201的材料不同，从而，后续形成隧穿开口的刻蚀工艺中，能够对所述第一氧化层201的材料和掩膜层的材料具有较大的刻蚀选择比。
所述掩膜材料层210的材料包括介电材料。所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中至少一种。
在本实施例中，采用氮氧化硅作为所述掩膜材料层210的材料，以在后续形成隧穿开口的刻蚀工艺中，能够实现对所述第一氧化层201的材料和掩膜层的材料具有较大的刻蚀选择比。
在本实施例中，形成所述掩膜材料层210的工艺包括沉积工艺。优选的，采用化学气相沉积工艺作为形成所述掩膜材料层210的沉积工艺。
在本实施例中，掩膜材料层210的厚度d2(如图7所示)大于300埃，并且，掩膜材料层210的厚度d2在600埃以下。
所述掩膜材料层210的厚度d2过小，则后续对掩膜材料层210进行第一次图形化步骤时，一方面，容易使后续形成的掩膜层过薄，导致后续形成隧穿开口时掩膜层容易被损耗完，造成形成隧穿开口的刻蚀工艺对第一区I和第三区III的第一氧化层201表面造成损伤，影响器件性能。另一方面，也增加了沿垂直于衬底200表面方向，刻穿第二区II和第三区III的掩膜材料层210的风险，造成后续无法通过两次图形化步骤形成具有掩膜开口的掩膜层。所述掩膜材料层210的厚度d2过大，不仅增加后续形成掩膜开口的刻蚀时长，导致制程效率较差，同时，形成的掩膜开口深宽比过大，增加形成隧穿开口的刻蚀难度。因此，选择适合的掩膜材料层210的厚度d2，即，当厚度d2大于300埃且小于或等于600埃时，能够以较高的制程效率形成深宽比适宜的掩膜开口，同时，有利于降低形成隧穿开口的工艺难度。此外，也能够减小两次图形化步骤的失败风险，并且，减少或避免两次图形化步骤对器件性能的影响。
接着，对所述掩膜材料层210进行第一次图形化步骤，在垂直于衬底200表面的方向上，减薄第二区II和第三区III的掩膜材料层210的厚度d1，形成初始掩膜层。对所述掩膜材料层210进行第一次图形化步骤的具体过程请参考图8至图9。
请参考图8，图8与图7的视图方向一致，在所述第一区I上形成第一光刻层220，所述第一光刻层220暴露出所述第二区II和第三区III上的掩膜材料层210。
在本实施例中，形成第一光刻层220的方法包括：在所述掩膜材料层210表面形成第一光刻胶材料层(未图示)；对所述第一光刻胶材料层进行光刻工艺(曝光、显影等)步骤，以形成所述第一光刻层220。
由于第一光刻层220暴露出第二区II和第三区III的掩膜材料层210，因此，第一光刻层220的关键尺寸较大，从而，形成的第一光刻层220的关键尺寸能够远大于光刻工艺的极限尺寸，使得第一光刻层220的侧壁形貌较好。
需要理解的是，由于第一光刻层220暴露出第二区II和第三区III的掩膜材料层210，因此，第一光刻层220的关键尺寸等于或大于第二区II和第三区III的总宽度W2。
在本实施例中，所述第一光刻层220的材料包括光刻胶。
请参考图9，图9与图8的视图方向一致，以所述第一光刻层220为掩膜刻蚀所述掩膜材料层210，对所述第二区II和第三区III的掩膜材料层210进行减薄，形成初始掩膜层211。
由于所述第一光刻层220的侧壁形貌较好，因此，形成的初始掩膜层211在第一区I和第二区II邻接的阶梯处的侧壁形貌较好。
对所述第二区II和第三区III的掩膜材料层210进行减薄的目的在于，使第一区I的初始掩膜层211、与第二区II和第三区III的初始掩膜层211在垂直于衬底200表面的方向上具有高度差。从而，后续通过第二次图像化工艺能够实现掩膜开口的形成。
优选的，第二区II和第三区III的初始掩膜层211的厚度d3的范围是200埃至300埃，由此后续能够形成开口深度范围是200埃至300埃的掩膜开口。
以所述第一光刻层220为掩膜刻蚀所述掩膜材料层210，对所述第二区II和第三区III的掩膜材料层210进行减薄的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
优选的，以所述第一光刻层220为掩膜刻蚀所述掩膜材料层210的工艺包括各向异性的干法刻蚀工艺。从而，能够进一步增加初始掩膜层211在第一区I和第二区II邻接的阶梯处的侧壁垂直度，使得后续形成的掩膜开口的形貌得到进一步优化。
在本实施例中，在形成初始掩膜层211之后，去除所述第一光刻层220。
去除所述第一光刻层220的工艺包括灰化工艺等。
接着，对所述初始掩膜层211进行第二次图形化步骤，形成掩膜层，所述掩膜层内具有掩膜开口，所述掩膜开口底部暴露出第二区II上的第一氧化层201表面。对所述初始掩膜层211进行第二次图形化步骤的具体过程请参考图10至图11。
请参考图10，图10与图9的视图方向一致，在去除所述第一光刻层220之后，在所述第三区III上形成第二光刻层230，所述第二光刻层230暴露出第一区I和第二区II上的初始掩膜层211。
在本实施例中，形成第二光刻层230的方法包括：在所述初始掩膜层211表面形成第二光刻胶材料层(未图示)；对所述第二光刻胶材料层进行光刻工艺(曝光、显影等)步骤，以形成所述第二光刻层230。
由于第二光刻层230暴露出第一区I和第二区II的初始掩膜层211，因此，第二光刻层230的关键尺寸较大，从而，形成的第二光刻层230的关键尺寸能够远大于光刻工艺的极限尺寸，使得第二光刻层230的侧壁形貌较好。
需要理解的是，由于第二光刻层230暴露出第一区I和第二区II的初始掩膜层211，因此，第二光刻层230的关键尺寸等于或大于第一区I和第二区II的总宽度W1。
在本实施例中，所述第二光刻层230的材料包括光刻胶。
请参考图11，图11与图10的视图方向一致，以所述第二光刻层230为掩膜刻蚀所述初始掩膜层211，直至暴露出第二区II的第一氧化层201表面，形成掩膜层212。
所述掩膜层212内具有掩膜开口213，所述掩膜开口213底部暴露出第二区II上的第一氧化层201表面。并且，所述掩膜开口213具有关键尺寸CD1(如图11所示)。
由此，以对掩膜材料层210的两次图形化步骤实现了掩膜层212的形成。具体而言，所述掩膜开口213的侧壁形貌分别通过第一光刻层220靠近第二区II一侧的侧壁、以及第二光刻层230靠近第二区II一侧的侧壁的图形传递而形成。
在本实施例中，所述掩膜开口213用于向第一氧化层201传递图形，以在后续形成隧穿层开口。
一方面，由于初始掩膜层211在第一区I和第二区II邻接的阶梯处的侧壁形貌较好，另一方面，第二光刻层230的侧壁形貌较好，因此，以所述第二光刻层230为掩膜刻蚀所述初始掩膜层211后，能够在形成关键尺寸CD1小的掩膜开口213的同时，使掩膜开口213的侧壁形貌好。从而，根据掩膜层212的图形(掩膜开口213)向第一氧化层201传递图形而形成的隧穿层开口，兼顾了较小的关键尺寸、以及较好的侧壁形貌。由此，后续能够在所述隧穿层开口内形成小尺寸、形貌好的隧穿层，使得半导体结构的集成度和性能同时得到提高。
具体而言，本实施例中的关键尺寸CD1在0.2微米以下(接近或小于光刻工艺极限)。
在本实施例中，所述掩膜开口213的深度d4的范围是200埃～300埃。
所述掩膜开口213的深度d4过大，则掩膜开口213深宽比过大，增加后续形成隧穿开口的刻蚀难度。所述掩膜开口213的深度d4过小，即，所述掩膜层212的厚度过小，导致后续形成隧穿开口时掩膜层212容易被损耗完，造成形成隧穿开口的刻蚀工艺对第一区I和第三区III的第一氧化层201表面造成损伤，影响器件性能。因此，选择合适的掩膜开口213的深度d4范围，即，深度d4的范围是200埃～300埃时，不仅有利于降低形成隧穿开口的工艺难度，同时，减少或避免了对器件性能的影响。
所述掩膜层212的材料包括介电材料。所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中至少一种。
在本实施例中，采用氮氧化硅作为所述掩膜层212的材料，以在后续形成隧穿开口的刻蚀工艺中，能够实现对所述第一氧化层201的材料和掩膜层212的材料具有较大的刻蚀选择比。
以所述第二光刻层230为掩膜刻蚀所述初始掩膜层211的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
优选的，以所述第二光刻层230为掩膜刻蚀所述初始掩膜层211的工艺包括各向异性的干法刻蚀工艺。从而，能够进一步增加掩膜开口213的侧壁垂直度。
在本实施例中，在形成掩膜层212之后，去除所述第二光刻层230。
去除所述第二光刻层230的工艺包括灰化工艺等。
请参考图12，图12与图11的视图方向一致，以所述掩膜层212为掩膜刻蚀所述第一氧化层201，在所述第一氧化层201内形成隧穿层开口240，所述隧穿层开口240底部暴露出所述第二区II表面。
所述隧穿层开口240为后续形成隧穿层提供空间。
在本实施例中，由于所述掩膜开口213的关键尺寸CD1在0.2微米以下，并且，形成了侧壁形貌好的掩膜开口213，因此，能够使形成的所述隧穿层开口240在所述第一方向X上的宽度W3在0.2微米以下(接近或小于光刻工艺极限)。
需要理解的是，所述隧穿层开口240在垂直于衬底200表面的方向上的深度，与第一氧化层201的厚度d1相同。
以所述掩膜层212为掩膜，刻蚀所述第一氧化层201的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
优选的，以所述掩膜层212为掩膜，刻蚀所述第一氧化层201的工艺包括湿法刻蚀工艺，或者，干法刻蚀工艺和湿法刻蚀工艺。
由于刻蚀所述第一氧化层201的工艺包括湿法刻蚀工艺，或者，干法刻蚀工艺和湿法刻蚀工艺，因此，能够通过各向同性的湿法刻蚀工艺，更好的去除第二区II的第一氧化层201，并更好的减少隧穿层开口240内壁表面的残留物、污染物，从而，有利于在后续形成质量更好、缺陷更少的隧穿层。由此，能够进一步提高半导体结构的性能和可靠性。
优选的，以所述掩膜层212为掩膜刻蚀所述第一氧化层201的所述湿法刻蚀工艺中，对所述第一氧化层201和所述掩膜层212的材料的刻蚀选择比在5∶1以上。
在本实施例中，形成隧穿层开口240后，去除所述掩膜层212。
请参考图13，在所述隧穿层开口240内形成隧穿层241，并且，所述隧穿层241的厚度d5小于所述隧穿层开口240的深度。
由于对所述掩膜材料层210进行第一次图形化步骤，以减薄第二区II和第三区III的掩膜材料层210的厚度d2(如图7所示)形成初始掩膜层211(如图9所示)，并且，对所述初始掩膜层211进行第二次图形化步骤，形成具有掩膜开口213的掩膜层212(如图11所示)。因此，分别以两次图形化步骤传递掩膜开口213的图形，以此能够在形成关键尺寸CD1(如图11所示)更小的掩膜开口213的同时，使每次图形化步骤中形成的光刻层(第一光刻层220和第二光刻层230)的关键尺寸远大于光刻工艺的极限尺寸，从而，光刻层的形貌更好，进而，掩膜开口213的图形形貌更好。由此，根据掩膜开口213的图形向第一氧化层201传递图形而形成的隧穿层开口240，兼顾了较小的关键尺寸(即如图12所示的宽度W3)和较好的形貌，从而，形成了的小尺寸且形貌好的隧穿层241，从而，提高了半导体结构的集成度和性能。
所述隧穿层241的材料包括氧化物。
具体的，本实施例中，隧穿层241的材料包括氧化硅。
在本实施例中，所述隧穿层241的厚度d5在80埃以下。
在本实施例中，形成所述隧穿层241的工艺包括氧化工艺、沉积工艺等。
在本实施例中，在形成所述隧穿层241之后，在连接的第一氧化层201和隧穿层241表面形成浮栅极(未图示)，所述浮栅极沿第二方向Y横跨若干有源区S1和若干隔离区S2；在所述浮栅极上形成控制栅(未图示)。
相应的，本发明一实施例还提供一种采用上述形成方法所形成的半导体结构，请继续参考图13，包括：
衬底200，所述衬底200包括相邻且沿第一方向X排布的第一区I、第二区II和第三区III，所述第一区I和第三区III表面具有第一氧化层201，所述第一氧化层201内具有隧穿层开口240，所述隧穿层开口240底部暴露出第二区II表面，在所述第一方向X上，所述隧穿层开口240的宽度W3(如图12所示)在预设宽度以下；位于所述隧穿层开口240内的隧穿层241，并且，所述隧穿层241的厚度d5小于所述隧穿层开口240的深度。
在本实施例中，所述预设宽度为0.2微米。即：隧穿层开口240的宽度W3在0.2微米以下。
在本实施例中，在所述第一方向X上，所述第一区I和第二区II的总宽度W1大于0.4微米，所述第二区II和第三区III的总宽度W2大于0.4微米。
在本实施例中，所述衬底200的材料包括半导体材料。具体的，衬底200的材料包括硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、III-V族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，III-V族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
所述第一氧化层201的电压阈值高于隧穿层241的电压阈值。具体的，所述第一氧化层201为高压氧化层，所述隧穿层241为低压氧化层。
所述第一氧化层201沿垂直于衬底200表面的方向具有厚度d1。
优选的，厚度d1在200埃以下。
所述第一氧化层201的材料包括氧化物。
具体的，所述第一氧化层201的材料包括氧化硅。
需要理解的是，所述隧穿层开口240的深度与第一氧化层201的厚度d1相同。即，隧穿层241的厚度d5小于第一氧化层201的厚度d1。
所述隧穿层241的材料包括氧化物。
具体的，本实施例中，隧穿层241的材料包括氧化硅。
在本实施例中，所述隧穿层241的厚度在80埃以下。
在本实施例中，所述衬底200还包括沿第二方向Y(如图5所示)交替排布的若干有源区S1(如图5所示)和若干隔离区S2(如图5所示)。其中，所述第一方向X和第二方向Y之间互相垂直。
在所述第二方向Y上，所述第一区I、第二区II和第三区III均贯穿若干有源区S1和若干隔离区S2。
具体的，所述第一氧化层201和隧穿层241位于所述有源区S1的表面。
在本实施例中，所述隔离区S2内具有隔离结构202(如图5所示)。
所述隔离结构202表面高于或齐平于所述第一氧化层201表面。
优选的，所述隔离结构202表面高于所述第一氧化层201表面，以更好的对相邻的有源区S1进行隔离。由此，所述隔离结构202不仅位于隔离区S2内，还位于隔离区S2上。
所述隔离结构202的材料包括介电材料。所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中至少一种。
在本实施例中，所述半导体结构还包括：位于连接的第一氧化层201和隧穿层241表面的浮栅极(未图示)，所述浮栅极沿第二方向Y横跨若干有源区S1和若干隔离区S2；位于所述浮栅极表面的控制栅(未图示)。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (23)
1.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括相邻且沿第一方向排布的第一区、第二区和第三区，所述第一区和第三区表面具有第一氧化层，所述第一氧化层内具有隧穿层开口，所述隧穿层开口底部暴露出第二区表面，在所述第一方向上，所述隧穿层开口的宽度在预设宽度以下；
位于所述隧穿层开口内的隧穿层，并且，所述隧穿层的厚度小于所述隧穿层开口的深度。
2.如权利要求1所述的半导体结构，其特征在于，所述预设宽度为0.2微米。
3.如权利要求1所述的半导体结构，其特征在于，所述第一氧化层为高压氧化层，所述隧穿层为低压氧化层。
4.如权利要求1所述的半导体结构，其特征在于，在所述第一方向上，所述第一区和第二区的总宽度大于0.4微米，所述第二区和第三区的总宽度大于0.4微米。
5.如权利要求1所述的半导体结构，其特征在于，所述第一氧化层的厚度在200埃以下，所述隧穿层的厚度在80埃以下。
6.如权利要求1所述的半导体结构，其特征在于，所述衬底还包括沿第二方向交替排布的若干有源区和若干隔离区，所述第二方向垂直于所述第一方向，在所述第二方向上，所述第一区、第二区和第三区均贯穿若干有源区和若干隔离区，所述第一氧化层还位于所述有源区的表面，所述隔离区内和隔离区上具有隔离结构，且所述隔离结构表面高于所述第一氧化层表面。
7.如权利要求6所述的半导体结构，其特征在于，还包括：位于连接的第一氧化层和隧穿层表面的浮栅极，所述浮栅极沿第二方向横跨若干有源区和若干隔离区；位于所述浮栅极表面的控制栅。
8.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括相邻且沿第一方向排布的第一区、第二区和第三区，所述第一区、第二区和第三区表面具有第一氧化层；
在所述第一氧化层表面形成掩膜材料层；
对所述掩膜材料层进行第一次图形化步骤，在垂直于衬底表面的方向上，减薄第二区和第三区的掩膜材料层的厚度，形成初始掩膜层；
对所述初始掩膜层进行第二次图形化步骤，形成掩膜层，所述掩膜层内具有掩膜开口，所述掩膜开口底部暴露出第二区上的第一氧化层表面；
以所述掩膜层为掩膜刻蚀所述第一氧化层，在所述第一氧化层内形成隧穿层开口，所述隧穿层开口底部暴露出所述第二区表面；
在所述隧穿层开口内形成隧穿层，并且，所述隧穿层的厚度小于所述隧穿层开口的深度。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，对所述掩膜材料层进行第一次图形化步骤的方法包括：在所述第一区上形成第一光刻层，所述第一光刻层暴露出所述第二区和第三区上的掩膜材料层；以所述第一光刻层为掩膜刻蚀所述掩膜材料层，以对所述第二区和第三区的掩膜材料层进行减薄。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，以所述第一光刻层为掩膜刻蚀所述掩膜材料层的工艺包括各向异性的干法刻蚀工艺。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，还包括：在形成初始掩膜层之后，去除所述第一光刻层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，对所述初始掩膜层进行第二次图形化步骤的方法包括：在去除所述第一光刻层之后，在所述第三区上形成第二光刻层，所述第二光刻层暴露出第一区和第二区上的初始掩膜层；以所述第二光刻层为掩膜刻蚀所述初始掩膜层，直至暴露出第二区的第一氧化层表面，形成所述掩膜层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，以所述第二光刻层为掩膜刻蚀所述初始掩膜层的工艺包括各向异性的干法刻蚀工艺。
14.如权利要求8所述的半导体结构的形成方法，其特征在于，以所述掩膜层为掩膜，刻蚀所述第一氧化层的工艺包括湿法刻蚀工艺，或者，干法刻蚀工艺和湿法刻蚀工艺。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，以所述掩膜层为掩膜刻蚀所述第一氧化层的所述湿法刻蚀工艺中，对所述第一氧化层和所述掩膜层的材料的刻蚀选择比在5:1以上。
16.如权利要求8所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料包括介电材料，并且，所述掩膜层的材料与第一氧化层的材料不同。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第一氧化层的材料包括氧化硅，所述掩膜层的材料包括氮氧化硅。
18.如权利要求8所述的半导体结构的形成方法，其特征在于，所述隧穿层的材料包括氧化硅。
19.如权利要求8所述的半导体结构的形成方法，其特征在于，所述掩膜材料层的厚度在600埃以下，所述掩膜开口的深度范围是200埃～300埃。
20.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述第一方向上，所述隧穿层开口的宽度在0.2微米以下。
21.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述第一方向上，所述第一区和第二区的总宽度大于0.4微米，所述第二区和第三区的总宽度大于0.4微米。
22.如权利要求8所述的半导体结构的形成方法，其特征在于，所述衬底还包括沿第二方向交替排布的若干有源区和若干隔离区，所述第二方向垂直于所述第一方向，在所述第二方向上，所述第一区、第二区和第三区均贯穿若干有源区和若干隔离区，所述第一氧化层还位于所述有源区的表面，所述隔离区内和隔离区上具有隔离结构，并且，所述隔离结构表面高于所述第一氧化层表面，所述掩膜材料层还位于所述隔离结构表面。
23.如权利要求22所述的半导体结构的形成方法，其特征在于，还包括：形成所述隧穿层之后，在连接的第一氧化层和隧穿层表面形成浮栅极，所述浮栅极沿第二方向横跨若干所述有源区和若干所述隔离区；在所述浮栅极上形成控制栅。
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