KR20040055468A - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 액티브 영역 및 필드 영역을 갖는 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막과 패드산화막을 패터닝하여 기판 필드 영역을 노출시키는 단계와, 상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 인접한 패드질화막 부분의 소정 폭을 식각하는 단계와, 상기 기판 결과물 상에 트렌치를 매립하도록 산화막을 증착하는 단계와, 상기 패드질화막이 노출될 때까지 상기 산화막을 CMP하는 단계와, 상기 잔류된 패드질화막을 제거하는 단계를 포함하며, 여기서, 상기 트렌치에 인접한 패드질화막 부분의 식각 폭은 10∼30㎚ 정도로 한다. 본 발명에 따르면, 트렌치 매립 전에 패드질화막의 소정 폭을 리세스(recess)시킴으로써 소자분리막 상단 가장자리에서의 모트(Moat) 발생을 방지할 수 있으며, 그래서, 소자 신뢰성을 확보할 수 있다.
Description
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정시에 발생되는 모트(moat)를 제거하기위한 방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 소자와 소자 사이의 전기적 분리를 위해 소자분리막을 형성하고 있으며, 이러한 소자분리막을 형성하기 위해 로코스(LOCOS) 및 STI(Shallow Trench Isolation) 공정이 이용되고 있다.
그런데, 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 액티브 영역의 면적을 줄이는 단점을 가지며, 그래서, 그 이용에 한계를 갖게 되었다. 따라서, 현재 대부분의 반도체 소자는 작은 폭으로 형성 가능한 STI 공정을 이용해서 소자분리막을 형성하고 있다.
이하에서는 종래의 STI 공정을 이용한 소자분리막 형성방법을 도 1a 내지 도 1d를 참조하여 간략하게 설명하도록 한다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3) 및 소자분리 영역을 한정하는 감광막 패턴(4)을 차례로 형성한다. 그런다음, 상기 감광막 패턴(4)을 식각 마스크로 이용해서 노출된 패드질화막 부분 및 그 아래의 패드산화막 부분을 식각하고, 이를 통해, 소자분리 영역에 해당하는 기판 부분을 노출시킨다. 이어서, 노출된 기판 부분을 식각하여 트렌치(5)를 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 감광막 패턴을 제거한 상태에서, 트렌치를 매립하도록 기판 결과물 상에 산화막(6)을 증착한다.
그런다음, 도 1c에 도시된 바와 같이, 패드질화막(3)이 노출될 때까지 상기 산화막(6)을 CMP(Chemical Mechanical Polishing)한다.
이어서, 도 1d에 도시된 바와 같이, 습식 식각을 통해 패드질화막을 제거하고, 이 결과로서, 트렌치형의 소자분리막(6a)을 형성한다.
이후, 이렇게 트렌치형의 소자분리막(6a)이 형성된 기판 결과물에 대해 게이트 산화 공정 및 게이트 도전막 증착 공정을 포함하는 일련의 후속 공정을 진행하여 반도체 소자를 제조한다.
그러나, 전술한 바와 같은 종래의 STI 공정을 이용한 소자분리막 형성방법은 다음과 같은 문제점이 있다.
일반적으로 패드질화막의 제거시에는, 도 1d에 도시된 바와 같이, 소자분리막(7a)의 상단 가장자리에서 필연적으로 모트(moat : M)가 발생하게 되며, 이러한 모트(M)는 트랜지스터 동작에 있어 많은 제한을 가져온다.
예컨데, 모트(M)는 트랜지스터의 폭 방향으로 뾰족한 턱을 만들게 되어 국부적인 전계의 몰림 현상을 유발하여 기생 트랜지스터를 형성하게 되며, 이로 인해, 문턱전압(Vt) 강하 현상을 초래하고, 심한 경우, 험프(hump) 현상까지 유발하게 된다.
이와 같은 현상은 트랜지스터의 크기가 작아질 수록 폭이 작아지게 되므로 폭에 의한 효과가 더 영향을 미치게 되어 더욱 심각한 문제를 야기시키게 된다. 특히, 디램 소자의 셀 트랜지스터의 경우 문턱전압의 강하와 더불어 리플레쉬 특성의 악화에 심각한 영향을 미친다.
또한, 모트가 발생된 상태로 후속 게이트 공정이 진행될 경우, 게이트 산화공정에서 모트의 정도는 더욱 심해지고, 이에 따라, 게이트 도전막이 모트 내에 매립된 후, 잔류물(residue)의 형태로 남게 됨으로써, 비트라인과의 전기적 쇼트를 유발하게 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 소자분리막 상단 가장자리에서의 모트 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래의 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 설명하기 위한 도면.
도 2는 종래 게이트 공정에서의 문제점을 설명하기 위한 도면.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 실리콘 기판 32 : 패드산화막
33 : 패드질화막 34 : 감광막 패턴
35 : 트렌치 36 : 산화막
36a : 소자분리막
상기와 같은 목적을 달성하기 위해, 본 발명은, 액티브 영역 및 필드 영역을 갖는 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막을 패터닝하여 기판 필드 영역을 노출시키는 단계; 상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 인접한 패드질화막 부분의 소정 폭을 식각하는 단계; 상기 기판 결과물 상에 트렌치를 매립하도록 산화막을 증착하는 단계; 상기 패드질화막이 노출될 때까지 상기 산화막을 CMP하는 단계; 및 상기 잔류된 패드질화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, 상기 트렌치에 인접한 패드질화막 부분의 식각 폭은 10∼30㎚ 정도로 한다.
본 발명에 따르면, 산화막에 의한 트렌치 매립 이전에 패드질화막의 소정 폭을 리세스(recess)시킴으로써 소자분리막 상단 가장자리에서의 모트 발생을 방지할 수 있으며, 그래서, 소자 신뢰성을 확보할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도이다.
도 3a를 참조하면, 실리콘 기판(31) 상에 패드산화막(32)과 패드질화막(33)을 차례로 형성한 후, 상기 패드질화막(33) 상에 소자분리영역을 한정하는 감광막 패턴(34)을 형성한다.
그런다음, 상기 감광막 패턴(34)을 식각 장벽으로 이용해서 노출된 패드질화막 부분과 그 하부의 패드산화막을 식각하고, 이어서, 노출된 기판 부분을 소정 깊이 만큼 식각하여 트렌치(35)를 형성한다.
도 3b를 참조하면, 식각 장벽으로 이용된 감광막 패턴을 공지의 공정에 따라 제거한다. 그런다음, 습식 식각을 통해 트렌치(35)에 인접한 패드질화막(33)의 소정 폭만큼을, 바람직하게 10∼30㎚의 폭만큼을 식각 제거한다.
도 3c를 참조하면, 트렌치를 완전 매립하도록 트렌치 매립 특성이 우수한 산화막(36)을 상기 단계까지의 기판 결과물 상에 두껍게 증착한다. 그런다음, 상기 패드질화막(33)이 노출될 때까지 상기 산화막(36)의 표면을 CMP한다.
도 3d를 참조하면, 습식 식각을 통해 트렌치 식각시에 식각 장벽으로 이용된 패드질화막을 식각 제거하고, 이를 통해, 본 발명에 따른 소자분리막(36a)의 형성을 완성한다.
상기와 같은 본 발명의 소자분리막 형성방법에 따르면, 트렌치 매립 이전에 패드질화막의 소정 폭만큼을 리세스(recess)시켰기 때문에, 상기 패드산화막의 제거시, 소자분리막의 상단 가장자리에서 산화막이 침식되는 현상, 즉, 모트의 발생은 방지할 수 있다.
따라서, 소자분리막 상단 가장자리에서의 모트 발생을 방지할 수 있으므로, 모트에 기인하는 소자 특성 저하 방지할 수 있으며, 또한, 도시하지는 않았으나, 후속 게이트 공정에서 모트 내에 게이트 도전막, 즉, 폴리실리콘막이 잔류되는 것을 방지할 수 있는 바, 폴리 잔류물(poly residue)에 기인하는 소자 결함 또한 방지할 수 있다.
이상에서와 같이, 본 발명은 STI 기술을 이용한 소자분리막 형성시 패드질화막의 리세스를 통해 모트의 발생을 방지함으로써 소자분리막의 자체 신뢰성을 확보할 수 있음은 물론 소자 신뢰성 및 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (2)
- 액티브 영역 및 필드 영역을 갖는 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;상기 패드질화막과 패드산화막을 패터닝하여 기판 필드 영역을 노출시키는 단계;상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계;상기 트렌치에 인접한 패드질화막 부분의 소정 폭을 식각하는 단계:상기 기판 결과물 상에 트렌치를 매립하도록 산화막을 증착하는 단계;상기 패드질화막이 노출될 때까지 상기 산화막을 CMP하는 단계; 및상기 잔류된 패드질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 트렌치에 인접한 패드질화막 부분의 식각 폭은 10∼30㎚인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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