KR20050040965A - 셀 어레이 영역 및 페리 영역의 ｃｏｎｔａｃｔ을 동시에형성하는 방법 - Google Patents

Abstract

본원 발명은 동일한 평면에 형성되는 DRAM의 셀 어레이의 비트라인 contact과, 페리(peri) 소자의 게이트 및 실리콘 juction의 contact을 동시에 형성할 수 있도록 하는 기술에 관한 것으로서, 셀 어레이 영역과 페리 영역에 형성된 다수개의 게이트 구조에 제1 층간 절연막을 증착하는 제1 단계; 상기 셀 어레이 영역의 일부를 선택적으로 식각하고, 식각된 게이트 구조 사이에 콘텍 용으로 폴리실리콘을 증착하는 제2 단계; 상기 게이트 구조의 상부에 증착된 게이트 하드 마스크 나이트라이드(gate hard mask nitride)가 드러나도록 화학 기계적 연마 공정을 수행하는 제3 단계; 상기 셀 어레이 영역에 포토 레지스터 마스크를 씌우고, 상기 페리 영역의 게이트 구조에 상기 드러난 게이트의 하드 마스크 나이트라이드를 제거하는 제4 단계; 및 상기 셀 어레이 영역 및 상기 페리 영역에 제2 층간 절연막과 포토레지스터를 적층하고 난 후, 상기 셀 어레이 영역과 상기 페리 영역에 대하여 콘텍을 동시에 형성하는 제5 단계를 포함하는 것을 특징으로 한다.

Description

셀 어레이 영역 및 페리 영역의 ｃｏｎｔａｃｔ을 동시에 형성하는 방법{Method of simultaneously forming contacts in cell array region and peri region}

본원 발명은 DRAM의 셀 어레이의 비트라인 contact과, 페리(peri) 소자의 게이트 및 실리콘 juction의 contact을 동시에 형성하는 기술에 관한 것이다.

일반적으로, DRAM의 셀 어레이 영역과 Peri 영역은 동일한 평면의 인접하게 되지만, 셀 어레이 영역의 비트라인 contact과 페리 소자의 게이트 contact은 동일한 공정으로 형성되지 않았다.

도 1을 참조하면, 셀 어레이 영역(10)과 페리 영역(20)이 구분되어 있는데, 셀 어레이 영역(10)의 콘텍(11)은 자기 정렬 콘텍(Self Align Contact) 식각 공정을 사용하고, 페리 영역(20)의 콘텍(12, 13)은 직접 콘텍(Direct Contact) 식각 공정을 사용한다. 이렇게 셀 어레이 영역(10)과 페리 영역(20)에 대하여 서로 상이한 식각 공정을 사용하는 이유는, 셀 어레이 영역(10)의 콘텍(11)에 대하여 페리 영역(20)에 대하여 사용하는 직접 콘텍 식각 공정을 사용할 경우에는, 도 2에 도시된 바와 같이 nitride와 oxide의 선택비가 거의 없는 직접 콘텍 식각 공정의 특성상 mis-align이 발생할 경우에는 gate와 contact이 직접 연결되는 문제가 발생할 수도 있다. 따라서, 셀 어레이 영역(10)의 콘텍(11)에 대해서는 nitride와 oxide의 선택비가 높은 자기 정렬 콘텍 식각 공정을 사용함으로써, mis-align이 발생할 경우에도 gate와 contact이 직접 연결되는 문제를 방지할 수 있다.

그러나, 이렇게 식각 공정을 별로도 진행할 경우에는, 공정상에 부담이 증가하는 문제점은 피할 수 없게 된다.

상술한 문제점에 착안한, 본원 발명은 별도로 진행되던 셀 어레이 영역과 페리 영역의 contact 식각 공정을 하나로 결합(merge)함으로써, 셀 어레이 영역의 콘텍과 페리 영역의 콘텍을 한 공정에서 동시에 형성하도록 하는 것을 가능하게 하는 것을 발명의 핵심적 목적으로 한다.

상술한 목적을 구체적으로 구현하기 위하여, 본원 발명은 DRAM 반도체의 콘텍 형성 방법에 관한 것으로서,

셀 어레이 영역과 페리 영역에 형성된 다수개의 게이트 구조에 제1 층간 절연막을 증착하는 제1 단계;

상기 셀 어레이 영역의 일부를 선택적으로 식각하고, 식각된 게이트 구조 사이에 콘텍 용으로 폴리실리콘을 증착하는 제2 단계;

상기 게이트 구조의 상부에 증착된 게이트 하드 마스크 나이트라이드(gate hard mask nitride)가 드러나도록 화학 기계적 연마 공정을 수행하는 제3 단계;

상기 셀 어레이 영역에 포토 레지스터 마스크를 씌우고, 상기 페리 영역의 게이트 구조에 상기 드러난 게이트 하드 마스크 나이트라이드를 제거하는 제4 단계; 및

상기 셀 어레이 영역 및 상기 페리 영역에 제2 층간 절연막과 포토레지스터를 적층하고 난 후, 상기 셀 어레이 영역과 상기 페리 영역에 대하여 콘텍을 동시에 형성하는 제5 단계를 포함한다.

이하, 본원 발명의 실시예를 도면을 참조하여 상세히 설명하기로 한다.

도 3은 다수개의 게이트를 갖는 셀 어레이 영역(100)과 페리 영역(200)을 포함하는 반도체 소자의 단면을 도시하고 있다.

셀 어레이 영역(100)에는 다수개의 게이트(110, 120, 130, 140, 150)을 구비하고 있고, 페리 영역(200)에는 게이트(210)을 구비하고 있다. 각각의 게이트를 형성하는 방법은 본원 발명의 특징과는 상관없는 일반적인 게이트 형성 방법을 사용하면 되기 때문에, 이에 대한 상세한 도시 및 설명은 생략하기로 한다.

도 3에는, 셀 어레이 영역(100) 및 페리 영역(200)상의 게이트들 위에 일정한 높이의 제1 층간 절연막이 증착되어 있음을 볼 수 있다.

이렇게 제1 층간 절연막을 증착하고 난 후에, 게이트(120)과 게이트(130), 게이트(130)와 게이트(140), 및 게이트(140)와 게이트(150)사이에 contact을 형성할 수 있도록 셀 어레이 영역(100)의 게이트(120)부터 게이트 (150)까지를 선택적으로 식각한다. 이러한 식각 방법으로서, Landing Plug Contact(LPC) 식각 방법을 사용한다.

그 결과, 게이트(120)과 게이트(130), 게이트(130)와 게이트(140), 및 게이트(140)와 게이트(150)사이에 기판까지 공간이 형성되어 있다.

한편, 도 4를 참조하면, 게이트는 기판 저층부터 게이트 폴리(gate poly; 111), 게이트 텅스턴(gate tungstan; 112), 게이트 하드 마스크 나이트라이드(gate hard mask nitride; 113)이 차례대로 적층되어 있으며, 게이트층의 양측면에 게이트 사이드 월(gate side wall; 114)이 형성되어 있다.

상술한 LPC 식각 공정을 거치게 되면, 게이트(130, 140)의 상부의 게이트 하드 마스크 나이트라이드(113)층이 일부 식각되어 있음을 도 4를 통해 확인할 수 있다.

도 5은 도 4에 도시된 상태에서, 게이트(120)과 게이트(130), 게이트(130)와 게이트(140), 및 게이트(140)와 게이트(150)사이의 공간에 폴리실리콘(300, 400)을 증착하고, Landing Plug Poly 화학 기계적 연마(CMP)를 실시한 상태를 도시하고 있다.

폴리 실리콘(300)은 저장 노드 영역의 junction과 연결되는 플러그(plug) 기능을 수행하고, 폴리 실리콘(400)은 비트 라인 노드 영역의 junction과 연결되는 플러그 기능을 수행한다. 또한, 여기서, CMP는 게이트(150)의 상부의 하드 마스크 나이트라이드 층(113)이 일부 식각될때 까지 수행하는 것을 특징으로 한다.

그 후, 셀 어레이 영역(100)을 포토 레지스터(500)를 사용하여 가리고, 페리 영역(200)을 그대로 둔다. 그 과정이 도 6에 도시되어 있는데, 이 과정이 non-critical한 포토 공정으로서 마스크를 사용하여 셀 어레이 영역(100)을 가리는 것으로서 본원 발명의 특징있는 공정중의 하나이다.

도 7은, 도 6에 도시된 상태에서 페리 영역(200)의 게이트(150)의 하드 마스크 나이트라이드 층(113)을 제거한 상태를 도시하는 것으로서, 그 구체적인 방법은 공지의 방법을 사용한다.

도 8은 도7의 상태에서 포토 레지스터를 제거하고 제2 층간 절연막을 증착하고 그 위에 포토레지스터를 적층한 후 필요한 콘텍을 최종적으로 형성한 단면을 도시하고 있다. 여기서, 도 7에 도시된 바와 같이, 페리 영역(200)의 게이트(150)의 하드 마스크 니트라이트 층(113)이 제거된 상태이기 때문에, 셀 어레이 영역(100)과 페리 영역(200)의 콘텍이 동시에 형성될 수 있다.

상술한 바와 같이, 셀 어레이 영역(100)과 페리 영역(200)의 콘텍을 동시에 형성하기 위하여, non critical한 mask 공정이 부가되긴 했지만, 이러한 구성에 의해서 critical한 콘텍 형성 공정을 1회만 수행할 수 있게 된다.

실제 공정상으로도, critical한 콘텍 형성 공정을 셀 어레이 영역(100)과 페리 영역(200)에 대하여 별도로 2회 실시하는 것 보다, non-critical한 공정을 1회 실시하고 critical한 공정을 1회 실시하는 것이 공정상에 부담을 적게 주게 되는 효과가 있다.

도 1 내지 도 2는 종래 기술에 따른 콘텍 형성 방법을 도시한 도면.

도 3 내지 8은 본원 발명에 따른 콘텍 형성 방법을 도시한 도면.

Claims (4)

1. 셀 어레이 영역과 페리 영역에 형성된 다수개의 게이트 구조에 제1 층간 절연막을 증착하는 제1 단계;

   상기 셀 어레이 영역의 일부를 선택적으로 식각하고, 식각된 게이트 구조 사이에 콘텍 용으로 폴리실리콘을 증착하는 제2 단계;

   상기 게이트 구조의 상부에 증착된 게이트 하드 마스크 나이트라이드(gate hard mask nitride)가 드러나도록 화학 기계적 연마 공정을 수행하는 제3 단계;

   상기 셀 어레이 영역에 포토 레지스터 마스크를 씌우고, 상기 페리 영역의 게이트 구조에 상기 드러난 게이트 하드 마스크 나이트라이드를 제거하는 제4 단계; 및

   상기 셀 어레이 영역 및 상기 페리 영역에 제2 층간 절연막과 포토레지스터를 적층하고 난 후, 상기 셀 어레이 영역과 상기 페리 영역에 대하여 콘텍을 동시에 형성하는 제5 단계

   를 포함하는 것을 특징으로 하는 DRAM 반도체의 콘텍 형성 방법.
2. 제1항에 있어서,상기 제2 층간 절연막은 옥사이트 계동의 물질을 사용하는 것을 특징으로 하는 DRAN 반도체의 콘텍 형성 방법.
3. 제1항에 있어서,상기 4 단계의 상기 포토 레지스터 마스크는 non-critical 마스크인 것을 특징으로 하는 DRAN 반도체의 콘텍 형성 방법.
4. 제1항에 있어서,상기 제5 단계에서 콘텍을 형성하는 방법은, 상기 셀 어레이 영역과 상기 페리 영역에 대하여 자기 정렬 콘텍(Self Align Contact; SAC) 식각 방법을 동일하게 사용하는 것을 특징으로 하는 DRAN 반도체의 콘텍 형성 방법.