KR102321609B1 - 반도체 소자 - Google Patents

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KR102321609B1
KR102321609B1 KR1020150061344A KR20150061344A KR102321609B1 KR 102321609 B1 KR102321609 B1 KR 102321609B1 KR 1020150061344 A KR1020150061344 A KR 1020150061344A KR 20150061344 A KR20150061344 A KR 20150061344A KR 102321609 B1 KR102321609 B1 KR 102321609B1
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Abstract

반도체 소자를 제공한다. 반도체 소자는 셀 영역 및 주변 영역을 포함하는 기판에서, 셀 영역은 서브 주변 영역들에 의해 이격되는 서브 셀 블록들을 포함하되, 서브 셀 블록들 상에 커패시터들이 배치되되, 서브 주변 영역들 각각은, 인접한 두 개의 커패시터들의 중심 사이의 거리의 2배 내지 5배의 폭을 갖는다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관련된 것으로, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 반도체 소자에 관련된 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 널리 사용되고 있다. 하지만, 전자 사업의 발전과 함께 반도체 소자는 점점 더 고집적화 되고 있어, 여러 문제점들을 야기시키고 있다. 예컨대, 반도체 소자의 고집적화에 의해 반도체 소자 내 패턴들의 선폭 및/또는 간격이 감소되는 반면에 상기 패턴들의 높이 및/또는 종횡비가 증가되고 있다. 이에 따라, 박막들의 증착 공정 및/또는 식각 공정의 산포가 점점 나빠져, 반도체 소자의 신뢰성이 저하되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 향상된 신뢰성을 가지며 보다 고집적화된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는: 서브 주변 영역들에 의해 서로 이격된 서브 셀 블록들을 포함하는 셀 영역과, 상기 셀 영역을 둘러싸는 메인 주변 영역을 포함하는 기판; 및 상기 기판의 서브 셀 블록들 상에 배치되는 다수의 커패시터들을 포함하되, 상기 서브 주변 영역들 각각은, 인접한 두 개의 커패시터들의 중심 사이의 거리의 2배 내지 5배의 폭을 갖는다.
본 발명의 일 실시예에 따르면, 상기 커패시터들 각각은, 하부가 폐쇄된 실린더 형상의 하부 전극, 상기 하부 전극 내측벽 및 외측벽에 컨포멀하게 형성되는 유전막 및 상기 유전막 상의 상부 전극을 포함하되, 상기 인접한 두 개의 커패시터들의 중심 사이의 거리는, 인접한 두 개의 하부 전극들의 중심들 사이의 거리일 수 있다.
본 발명의 다른 실시예에 따르면, 상기 상부 전극은 상기 유전막이 형성된 하부 전극의 내부 및 외부를 덮을 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자는: 상기 하부 전극들의 외측벽들의 하부를 지지하는 제1 지지 패턴; 및 상기 하부 전극들 외측벽들의 상부를 지지하는 제2 지지 패턴을 더 포함하되, 상기 제1 및 제2 지지 패턴들 각각은, 각각의 서브 셀 블록에서 서로 연결되는 판상 구조를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 서브 셀 블록들 각각에는 상기 유전막 및 상기 상부 전극들이 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자는: 상기 기판 상에 배치되고, 상기 커패시터들과 각각 전기적으로 연결되는 트랜지스터들; 및 상기 트랜지스터들 각각과 전기적으로 연결되는 비트 라인들을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 기판은 액티브 영역들을 정의하는 소자 분리 패턴을 더 포함하되, 상기 트랜지스터들 각각은: 상기 기판 내에서, 상기 액티브 영역들 및 소자 분리 패턴을 제1 방향으로 가로지르는 채우는 게이트 전극; 상기 게이트 전극 및 상기 기판 사이에 배치되는 게이트 절연막; 및 상기 게이트 전극에 인접한 액티브 영역의 양측에 형성된 제1 및 제2 불순물 영역들을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 비트 라인들은 상기 제1 불순물 영역들과 전기적으로 연결되며 상기 제1 방향과 수직인 제2 방향으로 연장할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 커패시터들 각각은 상기 제2 불순물 영역들과 각각 전기적으로 연결될 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는: 기판; 및 상기 기판 상에 배치되는 다수의 메모리 셀들을 포함하되, 상기 기판은 셀 영역 및 상기 셀 영역을 감싸는 메인 주변 영역을 포함하고, 상기 셀 영역은 다수의 서브 셀 블록들을 포함하고, 상기 서브 셀 블록들은 서브 주변 영역들에 의해 서로 이격되며, 상기 다수의 메모리 셀들은 상기 기판의 서브 셀 블록들 상에 배치된다.
본 발명의 일 실시예에 따르면, 상기 서브 주변 영역들은 상기 메인 주변 영역과 연결될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 서브 주변 영역들 각각은, 인접한 두 개의 메모리 셀들 사이의 피치(pitch)의 2배 내지 5배의 폭을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자는: 상기 메모리 셀들은 커패시터들을 포함하고, 상기 인접한 두 개의 메모리 셀들 사이의 피치는, 인접한 두 개의 커패시터들의 중심들 사이의 거리일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 커패시터들 각각은: 하부가 폐쇄된 실린더 형상의 하부 전극; 상기 전극 내측벽 및 외측벽에 컨포멀하게 형성되는 유전막; 및 상기 유전막 상에 상기 하부 전극의 내부 및 외부를 덮는 상부 전극을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 인접한 커패시터들 중심들 사이의 거리는, 인접한 두 개의 하부 전극들의 중심들 사이의 거리일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자는: 상기 하부 전극들의 외측벽들의 하부를 지지하는 제1 지지 패턴; 및 상기 하부 전극들의 외측벽들의 상부를 지지하는 제2 지지 패턴들을 더 포함하되, 상기 제1 및 제2 지지 패턴들 각각은, 상기 서브 셀 블록에서 서로 연결되는 판상 구조를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 서브 셀 블록들 각각에는 상기 유전막 및 상기 상부 전극이 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 다수의 메모리 셀들 각각은: 상기 커패시터들과 각각 전기적으로 연결되는 스위칭 소자들; 및 상기 스위칭 소자들과 전기적으로 연결되는 비트 라인들을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 서브 셀 블록들 각각에는 상기 스위칭 소자들 및 상기 비트 라인들이 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 서브 셀 블록들 각각은 서로 평행한 라인 구조를 가질 수 있다.
본 발명의 개념에 따른 실시예들에 의하면, 서브 주변 영역을 이용하여 지지 패턴을 형성함으로써, 지지 패턴을 형성하는 동안 하부 전극의 손실 또는 지지 패턴으로써의 기능의 약화 등의 문제 등을 방지할 수 있다. 또한, 상기 하부 전극의 높이가 증가하더라도 다층의 지지 패턴을 형성할 수 있어, 상기 하부 전극이 쓰러지는 것을 보다 효과적으로 억제할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 커패시터들의 배치 구조를 설명하기 위한 평면도이다.
도 3a 내지 도 16a는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 3b 내지 도 16b는 도 3a 내지 도 16a의 반도체 소자들을 I-I'으로 절단한 단면도들이다.
도 17은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 18은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 카드를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 소자는, 메모리 셀들이 배치되는 셀 영역(CLR)과, 상기 셀 영역(CLR)을 둘러싸는 메인 주변 영역(PRR)을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 셀 영역(CLR) 내에는 서브 셀 블록들(SCB)을 구분하는 서브 주변 영역들(SPR)을 포함할 수 있다. 상기 서브 셀 블록들(SCB)에는 다수의 메모리 셀들(도시되지 않음)이 배치될 수 있다. 상기 메인 주변 영역(PRR)에는 상기 메모리 셀들로 전기적 신호를 인/아웃(in/out)하기 위한 로직 셀들(도시되지 않음)이 배치될 수 있다. 일 예로, 상기 서브 셀 블록들(SCB)에는 상기 메인 주변 영역(PRR)에 배치되는 로직 셀들과 유사한 기능을 하는 셀들(도시되지 않음)이 배치될 수 있다. 이 경우, 상기 메인 주변 영역(PRR) 내 로직 셀들의 배열 및 기능이 상기 주변 주변 영역에 배치되는 셀들에 따라 다양하게 변경될 수 있다. 다른 예로, 상기 서브 셀 블록들(SCB)은 상기 서브 셀 블록들(SCB)을 구분하기 위한 공간으로만 제공될 수 있다.
도 2는 본 발명의 일 실시예에 따른 커패시터들의 배치 구조를 설명하기 위한 평면도이다.
도 2는 도 1에 도시된 셀 영역(CLR)의 A를 확대한 도면이다. 이하에서는 반도체 소자로서 디램(DRAM) 소자를 예시적으로 설명하기로 한다. 하지만 본 발명에서 반도체 소자를 디램 소자로 한정하는 것은 아니다.
도 2를 참조하면, 상기 서브 셀 블록들(SCB)에 다수의 커패시터들(CAP)이 배치될 수 있다. 상세하게 도시되지는 않았으나, 상기 커패시터들(CAP) 각각은 하부가 폐쇄된 실린더 형상의 하부 전극(148, 도 12b 참조)을 포함할 수 있다. 일 측면에 따르면, 인접한 두 개의 커패시터들(CAP)의 하부 전극들(148)에서, 하나의 하부 전극(148)의 중심에서 다른 하부 전극(148)의 중심까지의 거리를 피치(pitch, PIT)라 정의한다. 인접한 두 개의 서브 셀 블록들(SCB) 사이(SPC)는 상기 피치(PIT)의 2배 내지 5배로 이격될 수 있다. 즉, 상기 서브 주변 영역들(SPR) 각각의 폭(SPC)은 상기 피치(PIT)의 2배 내지 5배일 수 있다.
도 3a 내지 도 15a는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이고, 도 3b 내지 도 15b는 도 3a 내지 도 15a의 반도체 소자들을 I-I'으로 절단한 단면도들이다.
도 3a 및 도 3b를 참조하면, 소자 분리 패턴(102)이 형성된 기판(100)에 트랜지스터들(TR)을 형성할 수 있다.
상세하게 설명하면, 상기 기판(100)은 서브 셀 블록들(SCB)을 구분하는 서브 주변 영역(SPR)을 포함할 수 있다. 상기 기판(100)에 제1 트렌치(도시되지 않음)를 형성한 후, 상기 제1 트렌치를 절연물로 매립하여 상기 소자 분리 패턴(102)을 형성하여 다수의 액티브 영역들(104)을 정의할 수 있다.
상기 다수의 액티브 영역들(104) 및 소자 분리 패턴(102)을 제1 방향(DR1)으로 가로지르는 리세스들(도시되지 않음)을 형성한 후, 상기 리세스들 내측벽을 따라 컨포멀하게 게이트 절연막(106)을 형성할 수 있다. 상기 게이트 절연막(106)은 실리콘 산화물 또는 실리콘 산질화물과 같은 절연물이나, 하프늄 산화물, 알루미늄 산화물 또는 지르코늄 산화물과 같은 금속 산화물을 포함할 수 있다.
상기 게이트 절연막(106)이 형성된 리세스들 각각의 하부를 도전물로 매립하여 게이트 전극들(108)을 형성하고, 상기 리세스들 각각의 상부를 절연물로 매립하여 캡핑 패턴들(110)을 형성할 수 있다. 상기 게이트 전극들(108) 각각은 불순물이 도핑된 실리콘이나 텅스텐 또는 구리와 같은 금속이나 상기 티탄 질화물과 같은 금속 화합물을 포함할 수 있다. 상기 캡핑 패턴들(110) 각각은 실리콘 질화물과 같은 절연물을 포함할 수 있다.
상기 캡핑 패턴들(110) 각각의 양측에 노출된 액티브 영역들(104)로 불순물을 주입하여 소스/드레인 영역들로 기능하는 제1 및 제2 불순물 영역들(112a, 112b)을 형성할 수 있다. 이로써, 상기 게이트 절연막(106), 상기 게이트 전극(108) 및 상기 제1 및 제2 불순물 영역들(112a, 112b)을 포함하는 트랜지스터(TR)를 형성할 수 있다. 일 측면에 따르면, 상기 트랜지스터(TR)는 채널 영역이 상기 기판(100) 내부에 형성되는 BCAT(buried channel array transistor)일 수 있다.
본 실시예에서는 BCAT를 트랜지스터(TR)의 일 예로 설명하고 있으나, 본 발명은 상기 트랜지스터(TR)로 RCAT(recessed channel array transistor), 플래나 트랜지스터(planar transistor), 핀 구조의 트랜지스터(fin-type transistor) 등 다양한 트랜지스터를 적용할 수 있다.
본 실시예에서는 상기 서브 주변 영역(SPR)에 상기 소자 분리 패턴(102) 및 트랜지스터들(TR)이 형성된 것으로 도시하였으나, 다른 실시예에서는 상기 서브 주변 영역(SPR)에 상기 소자 분리 패턴(102) 및 트랜지스터들(TR)이 형성되지 않거나, 로직 셀들이 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 제1 불순물 영역들(112a)과 전기적으로 연결되는 제1 콘택 플러그들(116)을 형성할 수 있다.
상세하게 설명하면, 상기 트랜지스터들(TR)이 형성된 기판(100) 상에 제1 층간 절연막(114)을 형성한 후, 상기 제1 층간 절연막(114)을 패터닝하여 상기 제1 불순물 영역들(112a)을 노출시키는 제1 콘택 홀들(도시되지 않음)을 형성할 수 있다. 상기 제1 층간 절연막(114)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 상기 제1 콘택 홀들을 도전물로 매립하여, 제1 콘택 플러그들(116)을 형성할 수 있다. 상기 도전물은 불순물이 도핑된 실리콘이나 텅스텐 또는 구리와 같은 금속이나 상기 티탄 질화물과 같은 금속 화합물을 포함할 수 있다.
도시되지는 않았으나, 상기 제1 콘택 홀들을 형성한 후, 상기 도전물로 매립하기 전에 상기 제1 콘택 홀들 내측벽에 절연 스페이서를 더 형성할 수 있다.
도 5a 및 도 5b를 참조하면, 상기 제1 콘택 플러그들(116)과 전기적으로 연결되는 비트 라인들(118)을 형성할 수 있다.
상세하게 설명하면, 상기 제1 콘택 플러그들(116)이 형성된 제1 층간 절연막(114) 상에, 상기 제1 방향(DR1)과 수직인 제2 방향(DR2)으로 상기 제1 콘택 플러그들(116)을 전기적으로 연결하는 상기 비트 라인들(118)을 형성할 수 있다. 상기 비트 라인들 각각은 불순물이 도핑된 실리콘이나 텅스텐 또는 구리와 같은 금속이나 상기 티탄 질화물과 같은 금속 화합물을 포함할 수 있다.
상세하게 도시되지 않았으나, 상기 비트 라인들(118) 각각 상부에는 캡핑 패턴이 형성되고, 상기 비트 라인(118) 및 상기 캡핑 패턴의 측면에 절연 스페이서가 형성될 수 있다.
이어서, 상기 제1 층간 절연막(114) 상에 상기 비트 라인들(118)을 덮는 제2 층간 절연막(120)을 형성할 수 있다. 상기 제2 층간 절연막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
본 실시예에서는 상기 서브 주변 영역(SPR)에 상기 제1 콘택 플러그들(116) 및 상기 비트 라인들(118)이 형성된 것으로 도시하였으나, 다른 실시예에서는 상기 서브 주변 영역(SPR)에 상기 제1 콘택 플러그들(116) 및 상기 비트 라인들(118)이 형성되지 않은 빈 공간이거나, 로직 셀들이 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 제1 및 제2 층간 절연막들(114, 120)을 패터닝하여 상기 제2 불순물 영역들(112b)을 노출하는 제2 콘택 홀들(122)을 형성할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 제2 콘택 홀들(122)을 도전물로 매립하여 제2 콘택 플러그들(124)을 각각 형성하고, 상기 제2 콘택 플러그들(124)과 전기적으로 각각 연결되는 콘택 패드들(126)을 형성할 수 있다.
상세하게 설명하면, 상기 제2 불순물 영역들(112b)을 노출시키는 상기 제2 콘택 홀들(122)을 도전물로 매립하여 상기 제2 콘택 플러그들(124)을 각각 형성할 수 있다. 상기 도전물은 불순물이 도핑된 실리콘이나 텅스텐 또는 구리와 같은 금속이나 상기 티탄 질화물과 같은 금속 화합물을 포함할 수 있다. 상기 제2 불순물 영역들(112b)은 상기 제2 콘택 플러그들(124)과 각각 전기적으로 연결될 수 있다.
후속 공정에서 커패시터들(CAP)을 형성하는데 있어서, 공간적 효율을 위하여 상기 콘택 패드들(126)을 일 측으로 이동하여 정렬할 수 있다. 더욱 구체적으로, 상기 콘택 패드들(126)은 상기 제2 방향(DR2) 방향을 따라 연장되는 다수의 열을 따라 이격되어 배치될 수 있다. 예컨대, 평면적 관점에서, 홀수 번째 열들의 콘택 패드들(126)이 상기 제2 콘택 플러그들(124)의 중심을 기준으로 오른쪽으로 이동하여 정렬되고, 짝수 번째 열들의 콘택 패드들(126)은 상기 제2 콘택 플러그들(124)의 중심을 기준으로 왼쪽으로 이동하여 정렬될 수 있다.
이어서, 상기 콘택 패드들(126)을 덮는 제3 층간 절연막(128)을 형성할 수 있다. 상기 제3 층간 절연막(128)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 제3 층간 절연막(128) 및 상기 콘택 패드들(126) 상에 몰드 구조물(MDS)을 형성할 수 있다.
상세하게, 상기 몰드 구조물(MDS)은 식각 정지막(130), 제1 희생막(132), 제1 지지막(134), 제2 희생막(135), 제2 지지막(136), 제3 희생막(138) 및 제3 지지막(140)을 순차적으로 형성된 구조를 포함할 수 있다. 예컨대, 상기 제3 지지막(140)의 두께는 상기 제1 및 제2 지지막들(132, 136)의 두께보다 클 수 있다.
상기 제1 내지 제3 희생막들(132, 135, 138)은 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 제1 내지 제3 지지막들(134, 136, 140)은 실리콘 질화물과 같은 질화물을 포함할 수 있다.
본 실시예에서는 3개의 지지막들을 도시하였으나, 본 발명에서 상기 지지막들의 수량을 이로 한정하는 것은 아니다.
도 9a 및 도 9b를 참조하면, 상기 몰드 구조물(MDS)을 식각하여 상기 콘택 패드들(126)을 노출시키는 제3 콘택 홀들(142)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 서브 주변 영역들(SPR)에는 상기 제3 콘택 홀들(142)이 형성되지 않을 수 있다.
도 10a 및 도 10b를 참조하면, 상기 제3 콘택 홀들(142)이 형성된 몰드 구조물(MDS) 상에 컨포멀하게 하부 전극막(144)을 형성할 수 있다. 상기 하부 전극막(144)은 상기 제3 콘택 홀들(142)을 완전하게 매립하지 않을 수 있다. 상기 하부 전극막(144)는 불순물이 도핑된 실리콘이나 텅스텐 또는 구리와 같은 금속이나 상기 티탄 질화물과 같은 금속 화합물을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 하부 전극막(144)이 형성된 제3 콘택 홀들(142)을 채우는 제4 희생막(146)을 형성할 수 있다. 상기 제4 희생막(146)은 상기 제1 내지 제3 희생막들(132, 135, 138)의 물질과 실질적으로 동일한 물질을 포함할 수 있다. 예컨대, 상기 제4 희생막(146)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 몰드 구조물(MDS)의 상부면이 노출될 때까지 상기 제4 희생막(146) 및 상기 하부 전극막(144)을 평탄화하여, 노드 분리된 하부 전극들(148)을 형성할 수 있다. 상기 평탄화 공정에 의해 상기 하부 전극막(144)의 상부가 제거되어 서로 분리된 각각의 하부 전극들(148)이 완성될 수 있다. 상기 하부 전극들(148) 각각은 하부가 폐쇄된 실린더 형상의 단면을 가질 수 있다.
이어서, 상기 제3 콘택 홀들(142) 내부에 잔류하는 제4 희생막(146)을 제거할 수 있다. 다른 실시예에서는 상기 제4 희생막(146)은 상기 제1 내지 제3 희생막들(132, 135, 138)을 제거할 때 함께 제거될 수 있다.
도 13a 및 도 13b를 참조하면, 상기 서브 주변 영역들(SPR)에 대응되는 위치의 몰드 구조물(MDS)을 부분적으로 식각하여, 상기 몰드 구조물(MDS)을 가로지르는 제2 트렌치(150)를 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 몰드 구조물(MDS)의 상기 제3 지지막(140), 제3 희생막(138), 제2 지지막(136), 제2 희생막(135) 및 제1 지지막(134)을 식각하여 상기 제1 희생막(132)의 적어도 일부가 노출될 때까지 식각될 수 있다.
상기 식각 공정으로, 상기 제2 트렌치(150)에 의해 상기 제1 내지 제3 희생막들(132, 135, 138)의 적어도 일부가 노출될 수 있다. 또한, 상기 제1 내지 제3 지지막들(134, 136, 140)이 각각 식각되어, 제1 지지 패턴(134P), 제2 지지 패턴(136P) 및 제3 지지 패턴(140P)이 형성될 수 있다. 도시된 바와 같이 상기 제1 내지 제3 지지 패턴들(134P, 136P, 140P) 각각은 상기 하부 전극들(148) 사이에 배치되어 상기 하부 전극들(148)이 쓰러지지 않도록 연결될 수 있다. 또한, 상기 하부 전극들(148)의 높이에 따라 상기 지지 패턴들의 수량이 결정될 수 있다.
도 14a 및 도 14b를 참조하면, 상기 제1 내지 제3 희생막들(132, 135, 138)을 제거할 수 있다.
상세하게 설명하면, 상기 제2 트렌치(150)에 의해 노출된 상기 제1 내지 제3 희생막들(132, 135, 138)은 습식 식각에 의해 제거될 수 있다. 상기 습식 식각에 사용되는 에천트는 상기 제1 내지 제3 희생막들(132, 135, 138)에 대하여 높은 식각율을 가지며, 상기 식각 정지막(130) 및 상기 제1 내지 제3 지지 패턴들(134P, 136P, 140P)은 실질적으로 식각하지 않을 수 있다.
일반적으로, 본 발명의 일 실시예에 따른 제2 트렌치(150)의 형성 없이, 상기 제3 지지막(140)을 식각하고, 상기 제3 희생막(138)을 제거하고, 상기 제2 지지막(136)을 식각하고, 상기 제2 희생막(135)을 제거하는 공정을 반복하여 제1 내지 제3 지지 패턴들(134P, 136P, 140P)을 형성한다. 일반적인 공정인 경우, 다수의 식각 공정이 반복 수행됨으로써 상기 하부 전극들(148)의 일부가 손실되어 커패시터들(CAP)의 커패시턴스 감소를 초래할 수 있다. 또한, 일반적으로 각각의 지지막들을 식각하여 지지 패턴들을 형성함으로써, 수직적 관점에서 다층의 지지막들을 형성하는 것도 용이하지 않으며, 식각되어지는 지지막들의 부분이 발생되어 상기 하부 전극들 (148)의 외측부를 모두 감싸지 못할 수 있다.
전술한 바와 같이 본 발명의 일 실시예에 따르면, 상기 제2 트렌치(150)에 의해 상기 제1 내지 제3 희생막들(132, 135, 138)을 한꺼번에 제거할 수 있으며, 상기 제1 지지 패턴(134P)은 상기 제3 콘택 홀들(142)을 갖는 판상의 구조를 가질 수 있다. 마찬가지로, 상기 제2 및 제3 지지 패턴들(136P, 140P)도 상기 제3 콘택 홀들(142)을 갖는 판상의 구조를 가질 수 있다. 따라서, 상기 제1 내지 제3 지지 패턴들(134P, 136P, 140P) 각각은 상기 하부 전극들(148) 외측벽을 완전하게 감쌀 수 있어, 상기 하부 전극들(148)을 더 견고하게 지지할 수 있다.
도 15a 및 도 15b를 참조하면, 상기 하부 전극들(148) 및 상기 제1 내지 제3 지지 패턴들(134P, 136P, 140P) 상에 컨포멀하게 유전막(152)을 형성할 수 있다. 상기 유전막(152)은 실리콘 산화물과 같은 저유전율 유전막이나 알루미늄 산화물, 지르코늄 산화물 또는 하프늄 산화물과 같은 고유전율 유전막을 사용할 수 있다.
도 16a 및 도 16b를 참조하면, 상기 유전막(152) 상에 상부 전극막(154)을 형성할 수 있다. 상기 상부 전극막(154)는 불순물이 도핑된 실리콘이나 텅스텐 또는 구리와 같은 금속이나 상기 티탄 질화물과 같은 금속 화합물을 포함할 수 있다.
이로써, 상기 하부 전극들(148), 상기 유전막(152) 및 상기 상부 전극막(154)을 포함하는 커패시터들(CAP)을 포함할 수 있다.
도 17은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 17을 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 18은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 카드를 간략히 도시한 블록도이다.
도 18을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 반도체 소자를 포함하는 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
TR: 트랜지스터
116: 제1 콘택 플러그
118: 비트 라인
124: 제2 콘택 플러그
126: 콘택 패드
134P, 136P, 140P: 제1 내지 제3 지지 패턴들
132, 135, 138: 제1 내지 제3 희생막들
150: 제2 트렌치
148: 하부 전극
152: 유전막
154: 상부 전극막
CAP: 커패시터

Claims (10)

  1. 서브 주변 영역들(sub peripheral regions)에 의해 서로 이격된 서브 셀 블록들(sub cell blocks)을 포함하는 셀 영역(cell region)과, 상기 셀 영역을 둘러싸는 메인 주변 영역(main peripheral region)을 포함하는 기판;
    상기 기판의 상기 서브 셀 블록들 상에 배치되는 복수개의 하부전극들, 상기 하부전극들은 상기 서브 주변 영역들 상에는 배치되지 않고;
    상기 서브 셀 블록들 상에서 상기 하부전극들의 측벽들과 접하며 상기 하부전극들을 모두 둘러싸는 제 1 지지 패턴, 상기 제 1 지지 패턴은 상기 서브 주변 영역들을 노출시키는 제 1 개구부를 가지고; 및
    상기 하부전극들과 상기 제 1 지지 패턴을 덮는 상부 전극을 포함하되,
    상기 상부 전극은 상기 서브 셀 블록들과 상기 서브 주변 영역을 덮는
    반도체 소자.
  2. 제1항에 있어서,
    상기 서브 주변 영역들 각각은, 상기 하부 전극들 중에 인접한 두 개의 하부 전극들의 중심들 간의 거리의 2배 내지 5배의 폭을 갖는 반도체 소자.
  3. 제1항에 있어서,
    상기 제 1 지지 패턴 위에 위치하며, 상기 하부 전극들의 상부 측벽들과 접하는 제 2 지지 패턴을 더 포함하되,
    상기 제 2 지지 패턴의 두께는 상기 제 1 지지 패턴이 두께보다 두껍고,
    상기 제 2 지지 패턴은 상기 하부전극들을 모두 둘러싸는 반도체 소자.
  4. 제3항에 있어서,
    상기 제 2 지지 패턴은 상기 서브 주변 영역들을 노출시키는 제 2 개구부를 가지고,
    상기 제 2 지지 패턴의 측벽은 상기 제 1 지지 패턴의 측벽과 정렬되는 반도체 소자.
  5. 서브 주변 영역들(sub peripheral regions)에 의해 서로 이격된 서브 셀 블록들(sub cell blocks)을 포함하는 셀 영역(cell region)과, 상기 셀 영역을 둘러싸는 메인 주변 영역(main peripheral region)을 포함하는 기판;
    상기 서브 셀 블록들과 상기 서브 주변 영역들에서 상기 기판 내에 배치되는 게이트 라인들;
    상기 기판의 상기 서브 셀 블록들 상에 배치되는 복수개의 하부전극들, 상기 하부전극들은 상기 서브 주변 영역들 상에는 배치되지 않고;
    상기 서브 셀 블록들 상에서 상기 하부전극들의 측벽들과 접하며 상기 하부전극들을 모두 둘러싸는 제 1 지지 패턴, 상기 제 1 지지 패턴은 상기 서브 주변 영역들을 노출시키는 제 1 개구부를 가지고; 및
    상기 하부전극들과 상기 제 1 지지 패턴을 덮는 상부 전극을 포함하되,
    상기 제 1 지지 패턴의 측벽은 상기 서브 주변 영역과 상기 서브 셀 블록 사이의 경계면과 정렬되는 반도체 소자.
  6. 제5항에 있어서,
    상기 상부 전극은 상기 서브 셀 블록들과 이들 사이의 상기 서브 주변 영역을 덮는 반도체 소자.
  7. 제5항에 있어서,
    상기 서브 주변 영역들 각각은, 상기 하부 전극들 중에 인접한 두 개의 하부 전극들의 중심들 간의 거리의 2배 내지 5배의 폭을 갖는 반도체 소자.
  8. 제5항에 있어서,
    상기 제 1 지지 패턴 위에 위치하며, 상기 하부 전극들의 상부 측벽들과 접하는 제 2 지지 패턴을 더 포함하되,
    상기 제 2 지지 패턴의 두께는 상기 제 1 지지 패턴이 두께보다 두껍고,
    상기 제 2 지지 패턴은 상기 하부전극들을 모두 둘러싸는 반도체 소자.
  9. 제5항에 있어서,
    상기 상부 전극과 상기 하부 전극들 사이에 개재되는 유전막을 더 포함하되,
    상기 하부전극은 하부가 폐쇄된 실린더 형상을 가지고,
    상기 유전막은 상기 하부 전극 내측벽 및 외측벽을 컨포말하게 덮고,
    상기 상부 전극은 하부 전극들의 내부 및 외부를 덮는 반도체 소자.
  10. 제5항에 있어서,
    상기 기판에 배치되어 액티브 영역들을 정의하는 소자분리 패턴을 더 포함하되,
    상기 게이트 라인들은 상기 기판 내에 위치하는 제 1 게이트 라인과 상기 소자분리 패턴 내에 위치하는 제 2 게이트 라인을 포함하고,
    상기 제 2 게이트 라인의 하단은 상기 제 1 게이트 라인의 하단 보다 낮은 반도체 소자.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107093604A (zh) * 2017-04-27 2017-08-25 睿力集成电路有限公司 动态随机存取存储器及其制造方法
CN114121811A (zh) * 2020-08-27 2022-03-01 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080108183A1 (en) * 2006-10-23 2008-05-08 Elpida Memory Inc. Method for manufacturing dynamic random access memory
US20130005110A1 (en) * 2011-06-30 2013-01-03 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001118999A (ja) * 1999-10-15 2001-04-27 Hitachi Ltd ダイナミック型ｒａｍと半導体装置
KR20010038601A (ko) 1999-10-26 2001-05-15 윤종용 반도체장치 형성방법
KR100480601B1 (ko) * 2002-06-21 2005-04-06 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
JPWO2004042821A1 (ja) * 2002-11-08 2006-03-09 株式会社日立製作所 半導体記憶装置
KR100596795B1 (ko) * 2004-12-16 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 형성방법
JP5679628B2 (ja) 2008-12-16 2015-03-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
JP2010287716A (ja) 2009-06-11 2010-12-24 Elpida Memory Inc 半導体装置及びその製造方法
US8119476B2 (en) 2009-12-24 2012-02-21 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors having sidewall supports and capacitors formed thereby
KR101093562B1 (ko) 2009-12-30 2011-12-14 주식회사 하이닉스반도체 반도체 장치
JP2011166071A (ja) 2010-02-15 2011-08-25 Elpida Memory Inc 半導体装置およびその製造方法
KR20120007703A (ko) 2010-07-15 2012-01-25 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR20120052504A (ko) 2010-11-16 2012-05-24 에스케이하이닉스 주식회사 이중 실린더형 스토리지노드를 구비하는 캐패시터 및 그 제조 방법
JP5703012B2 (ja) * 2010-12-20 2015-04-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置を用いたデータ処理システム
KR20140055366A (ko) 2012-10-31 2014-05-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080108183A1 (en) * 2006-10-23 2008-05-08 Elpida Memory Inc. Method for manufacturing dynamic random access memory
US20130005110A1 (en) * 2011-06-30 2013-01-03 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device

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