KR20150014706A - 전계 효과 트랜지스터를 포함하는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 기판으로 돌출된 핀 부분을 포함한다. 핀 부분은 기저부, 기저부 상의 중간부, 및 중간부 상의 채널부를 포함한다. 중간부의 폭은 기저부의 폭보다 작고 채널부의 폭 보다 크다. 게이트 전극이 채널부의 양 측벽들 및 상면을 덮고, 소자분리 패턴이 기저부의 양 측벽들 및 중간부의 양 측벽들을 덮는다.

Description

전계 효과 트랜지스터를 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING FIELD EFFECT TRANSISTOR}
본 발명은 반도체 소자에 관한 것으로, 특히 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자들은 전자 산업에서 널리 사용되고 있다. 전계 효과 트랜지스터(이하, 트랜지스터라 함)는 반도체 소자들을 구성하는 중요한 단일 요소들로 사용된다. 통상적으로, 트랜지스터는 소오스 영역, 소오스 영역으로부터 이격된 드레인 영역, 및 소오스 영역과 드레인 영역 사이의 채널 영역 상부에 배치된 게이트 전극을 포함할 수 있다. 게이트 전극은 게이트 산화막에 의하여 상기 채널 영역과 절연될 수 있다.
반도체 소자들이 고집적화 됨에 따라, 트랜지스터들의 특성들이 열화 되고 있다. 예를 들면, 쇼트 채널 효과가 트랜지스터들에 야기될 수 있으며, 트랜지스터들의 턴온 전류량들이 감소되고 있다. 따라서, 이러한 트랜지스터들의 특성들을 향상시킬 수 있는 다양한 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화를 위한 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 반도체 소자는 기판으로부터 돌출된 핀 부분, 상기 핀 부분은 기저부, 상기 기저부 상의 중간부, 및 상기 중간부 상의 채널부를 포함하고, 상기 중간부의 폭은 상기 기저부의 폭보다 작고 상기 채널부의 폭 보다 큰 것; 상기 핀 부분 주변의 상기 기판 상에 배치되고, 상기 기저부의 양 측벽들 및 상기 중간부의 양 측벽들을 덮는 소자분리 패턴; 상기 핀 부분을 가로지르고, 상기 채널부의 양 측벽들 및 상면을 덮는 게이트 전극; 및 상기 채널부 및 상기 게이트 전극 사이에 개재된 게이트 절연막을 포함할 수 있다.
일 실시예에 있어서, 상기 소자분리 패턴 상에 배치된 상기 게이트 전극의 하부면은 상기 중간부의 상단과 실질적으로 동일하거나 높은 레벨에 위치할 수 있다.
일 실시예에 있어서, 상기 게이트 전극은 상기 중간부의 측벽들을 덮지 않을 수 있다.
일 실시예에 있어서, 상기 기저부, 상기 중간부, 및 상기 채널부의 상기 폭들은 단계적으로 감소될 수 있다.
일 실시예에 있어서, 상기 게이트 전극에 동작 전압이 인가될 때, 채널은 실질적으로 상기 채널부 내에 생성될 수 있다.
일 실시예에 있어서, 상기 채널부의 상기 폭은 상기 중간부의 상기 폭에서 씨닝 공정(thinning process)에 의해 제어되는 최소 제거 두께의 2배를 뺀 값과 같거나 작을 수 있다.
일 실시예에 있어서, 상기 채널부의 상기 폭은 상기 중간부의 상기 폭에서 약 2 나노미터를 뺀 값과 같거나 작을 수 있다.
일 실시예에 있어서, 상기 중간부의 상기 폭은 상기 기저부의 상기 폭에서 씨닝 공정에 의해 제어되는 최소 제거 두께의 2배를 뺀 값과 같거나 작을 수 있다.
일 실시예에 있어서, 상기 중간부의 상기 폭은 상기 기저부의 상기 폭에서 약 2 나노미터를 뺀 값과 같거나 작을 수 있다.
일 실시예에 있어서, 상기 채널부은 실질적으로 균일한 폭을 가질 수 있으며, 상기 중간부도 실질적으로 균일한 폭을 가질 수 있다.
일 실시예에 있어서, 상기 중간부는 차례로 적층된 복수의 서브-중간부들 포함할 수 있다. 상기 적층된 서브-중간부들의 폭들은 서로 다를 수 있으며, 상기 각 서브-중간부의 상기 폭은 상기 기저부의 상기 폭 보다 작고 상기 채널부의 상기 폭 보다 클 수 있다.
일 실시예에 있어서, 상기 적층된 서브-중간부들의 상기 폭들은 상기 기저부에서 상기 채널부로 향하는 방향으로 단계적으로(stepwise) 감소될 수 있다. 상기 적층된 서브-중간부들 중에서 최상위 서브 중간부의 폭은 상기 채널부의 상기 폭 보다 클 수 있으며, 상기 적층된 서브-중간부들 중에서 최하위 서브-중간부의 폭은 상기 기저부의 상기 폭 보다 작을 수 있다.
일 실시예에 있어서, 상기 채널부는 차례로 적층된 복수의 서브-채널부들을 포함할 수 있다. 상기 적층된 서브-채널부들의 폭들은 서로 다를 수 있으며, 상기 각 서브-채널부의 상기 폭은 상기 기저부의 상기 폭 보다 작고 상기 채널부의 상기 폭 보다 클 수 있다.
일 실시예에 있어서, 상기 적층된 서브-채널부들의 상기 폭들은 상기 중간부로부터 상기 적층된 서브-채널부들의 최상위의 것을 향하는 방향으로 단계적으로 감소될 수 있다. 상기 적층된 서브-채널부들 중에서 최하위 서브 채널부의 폭은 상기 중간부의 상기 폭 보다 작을 수 있다.
일 실시예에 있어서, 상기 게이트 전극에 동작 전압이 인가될 때, 상기 적층된 서브-채널부들을 포함하는 상기 채널부 전체가 공핍 영역이 될 수 있다.
일 실시예에 있어서, 상기 핀 부분은 상기 기판 상에 복수의 제공될 수 있다. 상기 복수의 핀 부분들은 나란히 연장될 수 있으며, 상기 게이트 전극은 상기 복수의 핀 부분들을 가로지를 수 있다. 이 경우에, 상기 각 핀 부분의 상기 기저부의 상기 폭은 상기 게이트 전극의 길이 방향으로의 상기 복수의 핀 부분들의 피치(pitch)의 1/2과 같거나 작을 수 있다.
일 실시예에 있어서, 상기 반도체 소자는 상기 게이트 전극 양측의 기판 상에 각각 배치된 한 쌍의 소오스/드레인 패턴들을 더 포함할 수 있다. 상기 채널부 및 상기 중간부는 상기 한 쌍의 소오스/드레인 패턴들 사이에 배치될 수 있으며, 상기 기저부는 양옆으로 연장되어 상기 한 쌍의 소오스/드레인 패턴들과 상기 기판 상에 개재될 수 있다.
일 실시예에 있어서, 상기 소오스/드레인 패턴들은 상기 기저부의 연장된 부분들의 상면들을 시드로 사용하는 에피택시얼 성장 공정에 의해 형성될 수 있다.
일 실시예에 있어서, 상기 소자분리 패턴은, 상기 기저부의 상기 양 측벽들을 덮는 제1 절연 패턴; 및 상기 중간부의 상기 양 측벽들을 덮는 제2 절연 패턴을 포함할 수 있다.
일 실시예에 있어서, 상기 반도체 소자는 상기 기저부와 상기 소자분리 패턴 사이에 개재되고, 절연 물질로 형성된 마스크 스페이서 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 기판은 벌크 반도체 기판일 수 있으며, 상기 핀 부분은 상기 벌크 반도체 기판의 일 부분에 해당할 수 있다.
본 발명의 다른 측면에 따르면, 반도체 소자는 기판으로부터 돌출된 핀 부분, 상기 핀 부분은 기저부, 상기 기저부 상의 중간부, 및 상기 중간부 상의 채널부를 포함하고, 상기 중간부의 폭은 상기 기저부의 폭보다 작고 상기 채널부의 폭 보다 큰 것; 상기 핀 부분을 가로지르고, 상기 채널부의 양 측벽들 및 상면을 덮는 게이트 전극; 및 상기 채널부 및 상기 게이트 전극 사이에 개재된 게이트 절연막을 포함할 수 있다. 상기 게이트 전극에 동작 전압이 인가될 때, 상기 채널부 내에 채널이 생성되고, 상기 채널은 상기 중간부의 측벽부에는 생성되지 않을 수 있다.
일 실시예에 있어서, 상기 게이트 전극은 상기 중간부 및 기저부의 측벽들을 덮지 않을 수 있다.
상술된 바와 같이, 상기 채널부와 상기 기저부 사이에 위치한 상기 중간부의 폭은 상기 기저부의 폭보다 작다. 이로 인하여, 소오스/드레인 패턴들간의 펀치스루 특성이 향상될 수 있다. 또한, 상기 중간부로 인하여 상기 게이트 전극과 상기 핀 부분간의 기생 정전용량이 감소되거나 최소화될 수 있다. 그 결과, 우수한 신뢰성을 갖고 고집적화에 최적화된 반도체 소자를 구현할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 1b는 도 1a의 I-I' 선을 따라 취해진 단면도이다.
도 1c는 도 1a의 II-II' 선을 따라 취해진 단면도이다.
도 1d는 도 1b의 A 부분을 확대한 도면이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 나타내는 사시도이다.
도 2b는 도 2a의 I-I' 선을 따라 취해진 단면도이다.
도 3은 본 발명의 일 실시예에 다른 반도체 소자의 다른 변형예를 나타내는 사시도이다.
도 4a 내지 도 12a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 사시도들이다.
도 4b 내지 도 12b는 각각 도 4a 내지 도 12a의 I-I' 선을 따라 취해진 단면도들이다.
도 4c 내지 도 12c는 각각 도 4a 내지 도 12a의 II-II' 선을 따라 취해진 단면도들이다.
도 13a 내지 도 13e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법 중에서 핀 부분의 형성 방법의 다른 예를 나타내는 단면도들이다.
도 14a 내지 도 14e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법 중에서 핀 부분의 형성 방법의 또 다른 예를 나타내는 단면도들이다.
도 15a는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 15b는 도 15a의 I-I' 선을 따라 취해진 단면도이다.
도 15c는 도 15a의 II-II' 선을 따라 취해진 단면도이다.
도 15d는 도 15b의 B 부분을 확대한 도면이다.
도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 변형예를 나타내는 단면도이다.
도 17a 내지 도 19a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 15a의 I-I' 선을 따라 취해진 단면도들이다.
도 17b 내지 도 19b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 15a의 II-II' 선을 따라 취해진 단면도들이다.
도 20a 내지 도 20e는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법 중에서 핀 부분의 형성 방법의 다른 예를 나타내는 단면도들이다.
도 21a 및 도 21b는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 단면도들이다.
도 21c는 도 21a의 C 부분을 확대한 도면이다.
도 22 내지 도 26은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 27은 본 발명의 실시예들에 따른 반도체 소자를 개략적으로 나타내는 블록도이다.
도 28은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도이다.
도 29는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에 '연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플링 되거나, 다른 요소와의 사이에 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다. 도 1b는 도 1a의 I-I' 선을 따라 취해진 단면도이다. 도 1c는 도 1a의 II-II' 선을 따라 취해진 단면도이다. 도 1d는 도 1b의 A 부분을 확대한 도면이다.
도 1a, 도 1b, 도 1c, 및 도 1d를 참조하면, 핀 부분(FP1a, fin portion)이 기판(100)으로부터 돌출된다. 일 실시예에서, 상기 기판(100)은 벌크(bulk) 반도체 기판일 수 있다. 예컨대, 상기 기판(100)은 실리콘 기판일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 다른 실시예에서, 상기 기판(100)은 실리콘-온-인슐레이터(SOI, silicon-on-insulator) 기판일 수도 있다. 이하에서, 설명의 편의를 위해 상기 벌크 반도체 기판인 상기 기판(100)을 예로써 설명한다.
상기 핀 부분(FP1a)은 반도체 물질로 형성된다. 예컨대, 상기 핀 부분(FP1a)은 실리콘으로 형성될 수 있다. 일 실시예에서, 상기 핀 부분(FP1a)은 상기 기판(100)의 일 부분에 해당할 수 있다. 즉, 상기 핀 부분(FP1a)은 상기 벌크 반도체 기판인 상기 기판(100)에 경계면 없이 연결될 수 있다. 상기 핀 부분(FP1a)은 제1 도전형의 도펀트들로 도핑될 수 있다.
상기 핀 부분(FP1a)은 기저부(BP, base part), 상기 기저부(BP) 상의 중간부(IPa), 및 상기 중간부(IPa) 상의 채널부(CPa)를 포함한다. 다시 말해서, 상기 기저부(BP), 상기 중간부(IPa), 및 상기 채널부(CPa)는 상기 기판(100) 상에 차례로 적층될 수 있다. 상기 핀 부분(FP1a)은 일체형으로 이루어진다. 즉, 상기 기저부(BP), 상기 중간부(IPa), 및 상기 채널부(CPa)은 이들 사이에 경계면들 없이 서로 연결된다.
도 1b 및 1d에 개시된 바와 같이, 상기 중간부(IPa)의 폭(WI)은 상기 기저부(BP)의 폭(WB)보다 작고 상기 채널부(CPa)의 폭(WC) 보다 작다. 상기 기저부(BP), 중간부(IPa), 및 채널부(CPa)의 상기 폭들(WB, WI, WC)은 상기 기저부(BP)로부터 상기 채널부(CPa)로 향하는 방향으로 단계적으로(stepwise) 감소될 수 있다. 즉, 상기 상기 기저부(BP), 중간부(IPa), 및 채널부(CPa)의 측벽들은 계단식 구조를 가질 수 있다. 본 실시예에 따라르면, 상기 채널부(CPa)는 실질적으로 균일한 폭(WC)을 가질 수 있다. 이와 유사하게, 중간부(IPa)도 실질적으로 균일한 폭(WI)을 가질 수 있다.
일 실시예에서, 상기 채널부(CPa)의 상기 폭(WC)은 상기 중간부(IPa)의 상기 폭(WI)에서 씨닝 공정(thinning process)에 의해 제어되는 최소 제거 두께의 2배를 뺀 값과 같거나 작을 수 있다. 일 실시예에서, 상기 채널부(CPa)의 상기 폭(WC)은 상기 중간부(IPa)의 상기 폭(WI)에서 약 2 나노미터를 뺀 값과 같거나 작을 수 있다.
이와 유사하게, 상기 중간부(IPa)의 상기 폭(WI)은 상기 기저부(BP)의 상기 폭(WB)에서 씨닝 공정에 의해 제어되는 최소 제거 두께의 2배를 뺀 값과 같거나 작을 수 있다. 일 실시예에서, 상기 중간부(IPa)의 상기 폭(WI)은 상기 기저부(BP)의 상기 폭(WB)에서 약 2 나노미터를 뺀 값과 같거나 작을 수 있다.
도 1b에서 상기 기저부(BP)의 측벽들은 상기 기판(100)에 실질적으로 수직하다. 이와는 달리, 상기 기저부(BP)는 경사진 측벽들을 가져 상기 기저부(BP)의 하부 폭이 상부 폭 보다 클 수 있다. 이 경우에, 상기 기저부(BP)의 상기 폭(WB)은 상기 기저부(BP)의 상기 상부 폭에 해당할 수 있다.
소자분리 패턴(DIP)이 상기 핀 부분(FP1a) 주변의 상기 기판(100) 상에 배치된다. 상기 소자분리 패턴(DIP)은 상기 기저부(BP)의 양 측벽들 및 상기 중간부(IPa)의 양 측벽들을 덮는다. 일 실시예에서, 상기 소자분리 패턴(DIP)의 상부면은 상기 중간부(IPa)의 상단과 실질적으로 동일한 레벨에 위치할 수 있다.
일 실시예에서, 상기 소자분리 패턴(DIP)은 상기 기저부(BP)의 양 측벽들을 덮는 제1 절연 패턴(110a) 및 상기 중간부(IPa)의 양 측벽들을 덮는 제2 절연 패턴(115a)을 포함할 수 있다. 상기 제1 절연 패턴(110a)은 실리콘 산화물(ex, 고밀도 플라즈마 산화물 및/또는 에스오지(SOG) 산화물 등)을 포함할 수 있다. 상기 제2 절연 패턴(115a)은 실리콘 산화물(ex, 언도프트 실리콘 산화물(USG)등)을 포함할 수 있다.
게이트 전극(160)이 상기 소자분리 패턴(DIP) 상에서 상기 핀 부분(FP1a)을 가로지른다. 이때, 상기 게이트 전극(160)은 상기 채널부(CPa)의 양 측벽들 및 상면을 덮는다. 게이트 절연막(150)이 상기 게이트 전극(160)과 상기 채널부(CPa) 사이에 개재된다. 상기 기저부(BP), 중간부(IPa), 및 채널부(CPa)의 폭들(WB, WI, Wc)은 상기 게이트 전극(160)의 길이 방향으로 정의된다. 상기 게이트 전극(160)의 길이 방향은 도 1a의 x축 방향에 해당할 수 있다.
상기 소자분리 패턴(DIP) 상의 상기 게이트 전극(160)의 하부면은 상기 중간부(IPa)의 상단과 실질적으로 같거나 높은 레벨에 위치한다. 이로 인하여, 상기 게이트 전극(160)은 상기 중간부(IPa)의 양 측벽들 및 상기 기저부(BP)의 양 측벽들을 덮지 않는다. 이에 따라, 동작 전압이 상기 게이트 전극(160)에 인가될 때, 채널은 상기 중간부(IPa)의 측벽부 내에는 생성되지 않는다. 상기 중간부(IPa)의 상기 측벽부는 상기 중간부(IPa)의 측벽 및 이에 인접한 영역을 의미한다. 상기 채널은 상기 채널부(CPa) 내에 생성된다. 일 실시예에서, 상기 동작 전압이 상기 게이트 전극(160)에 인가될 때, 상기 채널부(CPa)의 전체가 공핍 영역이 될 수 있다.
일 실시예에서, 상기 게이트 전극(160)은 차례로 적층된 도전 배리어 패턴(155, conductive barrier pattern) 및 금속 패턴(157)을 포함할 수 있다. 상기 도전 배리어 패턴(155)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈늄 질화물, 및/또는 텅스텐 질화물)을 포함할 수 있다. 상기 금속 패턴(157)은 텅스텐, 알루미늄 및/또는 구리를 포함할 수 있다. 일 실시예에서, 도 1a 및 도 1c에 개시된 바와 같이, 상기 도전 패턴(155)의 양 단들은 위로 연장되어 상기 금속 패턴(157)의 양 측벽들을 덮을 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 도전 배리어 패턴(155)은 상기 금속 패턴(157)의 양 측벽들에 각각 정렬된 양 측벽들을 포함할 수도 있다. 다른 실시예에서, 상기 게이트 전극(160)은 다른 도전 물질(ex, 도핑된 실리콘 및/또는 금속 실리사이드)을 포함할 수도 있다.
상기 게이트 절연막(150)은 열 실리콘 산화물, CVD(chemical vapor deposition) 실리콘 산화물, ALD(atomic layer deposition) 실리콘 산화물, 및 고유전물(ex, 알루미늄 산화물 및/또는 하프늄 산화물과 같은 절연성 금속 산화물) 중에서 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 게이트 절연막(150)이 상기 열 실리콘 산화물로 형성되는 경우에, 상기 게이트 절연막(150)은 상기 채널부(CPa)의 표면 상에 한정적으로 형성될 수 있다. 이 경우에, 상기 소자분리 패턴(DIP) 상의 상기 게이트 전극(160)의 하부면은 상기 중간부(IPa)의 상단과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 실시예에서, 상기 게이트 절연막(150)이 CVD 실리콘 산화물, ALD 실리콘 산화물, 및/또는 고유전물을 포함하는 경우에, 상기 소자분리 패턴(DIP) 상의 상기 게이트 전극(160)의 하부면은 상기 중간부(IPa)의 상단 보다 높은 레벨에 위치할 수 있다. 상기 도전 배리어 패턴(155)이 상기 금속 패턴(157)의 양 측벽들을 덮는 경우에, 상기 게이트 절연막(150)의 양 단들도 위로 연장되어 상기 게이트 전극(160)의 양 측벽들을 덮을 수도 있다.
게이트 스페이서들(135)이 상기 게이트 전극(160) 양 측벽들 상에 각각 배치될 수 있다. 상기 게이트 스페이서들(135)은 절연 물질(ex, 실리콘 질화물 및/또는 실리콘 산화질화물)을 포함할 수 있다. 일 실시예에서, 버퍼 절연막(120)이 상기 게이트 스페이서(135)와 상기 채널부(CPa) 사이에 개재될 수 있다. 상기 버퍼 절연막(120)은 실리콘 산화물을 포함할 수 있다.
한 쌍의 소오스/드레인 패턴들(S/D)이 상기 게이트 전극(160) 양 측의 기판(100) 상에 각각 배치될 수 있다. 이때, 상기 채널부(CPa)는 상기 한 쌍의 소오스/드레인 패턴들(S/D) 사이에 배치된다. 또한, 상기 중간부(IPa)도 상기 한 쌍의 소오스/드레인 영역들(S/D) 사이에 배치될 수 있다. 상기 채널부(CPa) 및 상기 중간부(IPa)는 상기 한 쌍의 소오스/드레인 패턴들(S/D)과 접촉될 수 있다.
도 1b 및 도 1c에 개시된 바와 같이, 상기 채널부(CPa)는 상기 게이트 전극(160)에 의해 덮혀지는 한 쌍의 제1 측벽들(SW1) 및 상기 게이트 전극(160)의 길이 방향과 평행한 한 쌍의 제2 측벽들(SW2)를 포함할 수 있다. 평면적 관점에서 상기 제2 측벽들(SW2)은 상기 제1 측벽들(SW1)과 실질적으로 수직할 수 있다. 이와 유사하게, 상기 중간부(IPa)는 상기 채널부(CPa)의 상기 제1 측벽들(SW1)과 평행한 제1 측벽들 및 상기 채널부(CPa)의 상기 제2 측벽들(SW2)에 정렬된 제2 측벽들을 포함할 수 있다. 상기 소오스/드레인 패턴들(S/D)은 상기 채널부(CPa)의 상기 제2 측벽들(SW2) 및 상기 중간부(IPa)의 상기 제2 측벽들과 각각 접촉될 수 있다. 상기 채널부(CPa)의 상기 폭(WC)은 상기 채널부(CPa)의 상기 한 쌍의 제1 측벽들(SW1) 사이에 거리에 해당하고, 상기 중간부(IPa)의 상기 폭(WI)은 상기 중간부(IPa)의 상기 제1 측벽들 사이의 거리에 해당한다.
도 1c에 개시된 바와 같이, 상기 기저부(BP)는 양옆으로 연장되어 상기 기판(100)과 상기 소오스/드레인 패턴들(S/D) 사이에 개재될 수 있다. 상기 소오스/드레인 패턴들(S/D)은 상기 기저부(BP)의 연장부들의 상면들과 각각 접촉할 수 있다. 상기 소오스/드레인 패턴들(S/D)은 반도체 물질을 포함한다. 상기 각 소오스/드레인 패턴(S/D)의 적어도 일부분은 상기 제1 도전형과 반대 타입인 제2 도전형의 도펀트들로 도핑된다. 상기 각 소오스/드레인 패턴(S/D)의 상기 적어도 일부분은 상기 채널부(CPa)과 접촉될 수 있다.
상기 소오스/드레인 패턴들(S/D)은 상기 기저부(BP)의 연장된 부분들을 시드로 사용하는 에피택시얼 성장 공정으로 형성될 수 있다. 일 실시예에서, 상기 게이트 전극(160) 및 상기 핀 부분(FP1a)을 포함하는 전계 효과 트랜지스터가 피모스(PMOS) 트랜지스터인 경우에, 상기 소오스/드레인 패턴들(S/D)은 상기 채널부(CPa)에 압축력을 제공하는 반도체 물질을 포함할 수 있다. 예컨대, 상기 채널부(CPa)가 실리콘으로 형성된 경우에, 상기 소오스/드레인 패턴들(S/D)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 게르마늄의 원자 직경이 실리콘의 원자 직경 보다 큼으로써, 상기 소오스/드레인 패턴들(S/D)은 상기 채널부(CPa)에 상기 압축력을 제공할 수 있다. 이로 인하여, 상기 전계 효과 트랜지스터가 동작 할 때, 상기 채널부(CPa) 내에서 정공들의 이동도가 증가될 수 있다.
다른 실시예에서, 상기 전계 효과 트랜지스터가 엔모스(NMOS) 트랜지스터인 경우에, 상기 채널부(CPa) 및 상기 소오스/드레인 패턴들(S/D)은 실리콘으로 형성될 수 있다. 상기 소오스/드레인 패턴들(S/D)의 상면들은 상기 핀 부분(FP1a)의 상면 보다 높을 수 있다.
층간 절연막(140)이 상기 소오스/드레인 패턴들(S/D)을 덮을 수 있다. 상기 층간 절연막(140)은 상기 게이트 전극(160)의 상면과 실질적으로 공면을 이루는 상면을 가질 수 있다. 따라서, 상기 층간 절연막(140)은 상기 게이트 전극(160)의 상면을 덮지 않을 수 있다. 상기 층간 절연막(140)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다.
상술된 전계 효과 트랜지스터를 포함하는 반도체 소자에 따르면, 상기 채널부(CPa)와 상기 기저부(BP) 사이에 위치한 상기 중간부(IPa)의 폭(WI)은 상기 기저부(BP)의 폭(WB) 보다 작다. 이로 인하여, 상기 소오스/드레인 패턴들(S/D)간의 펀치스루 특성이 향상될 수 있다. 즉, 상기 채널부(CPa) 아래의 펀치스루 통로가 될 수 있는 상기 중간부(IPa)가 상기 기저부(BP) 보다 좁음으로써, 상기 펀치스루 특성이 향상될 수 있다. 이로써, 상기 전계 효과 트랜지스터의 쇼트 채널 효과의 영향력을 감소시킬 수 있다.
또한, 상기 중간부(IPa)로 인하여 상기 게이트 전극(160)과 상기 핀 부분(FP1a)간의 기생 정전용량이 감소되거나 최소화될 수 있다. 구체적으로, 도 1d에 개시된 바와 같이, 상기 게이트 전극(160)은 상기 중간부(IPa)의 가장자리 상면과 중첩되어 기생 캐패시터가 정의될 수 있다. 상기 중간부(IPa)의 가장자리 상면은 상기 채널부(CPa)와 상기 중간부(IPa)의 측벽 사이의 상면으로 정의될 수 있다. 상기 중간부(IPa)가 상기 기저부(BP) 보다 좁음으로써, 상기 중간부(IPa)의 상기 가장자리 상면의 면적이 감소될 수 있다. 이로써, 상기 기생 캐패시터의 정전용량이 감소되거나 최소화될 수 있다. 만약 상기 중간부(IPa)가 생략되면, 상기 게이트 전극(160)은 넓은 폭을 갖는 상기 기저부(BP)의 가장자리 상면과 중첩될 수 있다. 이로써, 기생 캐패시터의 정전용량이 증가될 수 있다. 하지만, 상술된 본 발명에 따르면, 상기 기저부(BP) 보다 좁은 상기 중간부(IPa)가 상기 채널부(CPa)와 상기 기저부(BP) 사이에 개재되어 상기 기생 캐패시터의 정전용량을 감소시키거나 최소화시킬 수 있다. 그 결과, 상기 전계 효과 트랜지스터의 동작 속도 및 신뢰성이 향상될 수 있다. 이로써, 고속 및 우수한 신뢰성의 반도체 소자를 구현할 수 있다.
이에 더하여, 상기 기저부(BP), 중간부(IPa), 및 채널부(CPa)의 상기 폭들(WB, WI, WC)은 상기 기저부(BP)으로부터 상기 채널부(CPa)를 향하여 단계적으로 감소된다. 이로 인하여, 상기 핀 부분(FP1a)은 안정적인 수직 구조를 갖는다. 그 결과, 상기 핀 부분(FP1a)의 높이가 클지라도, 상기 핀 부분(FP1a)는 쓰러지지 않을 수 있다. 만약, 상기 핀 부분(FP1a)이 상기 좁은 채널부(CPa) 만으로 구성되는 경우에, 상기 핀 부분(FP1a)은 쓰러질 수 있다.
다음으로 본 실시예에 따른 반도체 소자의 변형예들을 도면들을 참조하여 설명한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 나타내는 사시도이고, 도 2b는 도 2a의 I-I' 선을 따라 취해진 단면도이다.
도 2a 및 도 2b를 참조하면, 마스크 스페이서 패턴(180a)이 소자분리 패턴(DIP') 및 상기 중간부(IPa) 사이에 개재될 수 있다. 상기 마스크 스페이서 패턴(180a)은 절연 물질(ex, 실리콘 산화물 및/또는 실리콘 질화물)을 포함할 수 있다. 도 1a 내지 도 1d의 제1 및 제2 절연 패턴들(110a, 115a)을 포함하는 상기 소자분리 패턴(DIP)과 달리, 본 변형예에 따른 상기 소자분리 패턴(DIP')은 일체형으로 형성될 수 있다. 즉, 경계면이 상기 중간부(IPa)의 측벽을 덮는 상기 소자분리 패턴(DIP')의 제1 부분과 상기 기저부(BP)의 측벽을 덮는 상기 소자분리 패턴(DIP')의 제2 부분 사이에 존재하지 않을 수 있다.
도 3은 본 발명의 일 실시예에 다른 반도체 소자의 다른 변형예를 나타내는 사시도이다.
도 3을 참조하면, 복수의 핀 부분들(FP1a)이 상기 기판(100) 상에 배치될 수 있다. 상기 복수의 핀 부분들(FP1a)은 나란히 배열될 수 있다. 상기 게이트 전극(160)은 상기 복수의 핀 부분들(FP1a)을 가로지를 수 있다. 즉, 상기 게이트 전극(160)은 상기 복수의 핀 부분들(FP1a)의 채널부들(CPa)을 제어할 수 있다. 상기 복수의 핀 부분들(FP1a)은 등간격으로 배열될 수 있다. 이때, 상기 각 핀 부분(FP1a)의 상기 기저부(BP)의 상기 폭(WB)은 상기 게이트 전극(160)의 상기 길이 방향으로의 상기 핀 부분들(FP1a)의 피치(70, pitch)의 1/2과 같거나 작을 수 있다.
다음으로, 본 실시예에 따른 반도체 소자의 제조 방법을 도면들을 참조하여 설명한다. 도 4a 내지 도 12a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 사시도들이다. 도 4b 내지 도 12b는 각각 도 4a 내지 도 12a의 I-I' 선을 따라 취해진 단면도들이다. 도 4c 내지 도 12c는 각각 도 4a 내지 도 12a의 II-II' 선을 따라 취해진 단면도들이다.
도 4a, 도 4b, 및 도 4c를 참조하면, 마스크 패턴(도 13a의 102 참조)을 기판(100) 상에 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 기판(100)을 식각하여 제1 예비 핀(105)을 형성할 수 있다. 상기 마스크 패턴은 일 방향(예컨대, y축 방향)으로 연장된 라인 형태일 수 있다. 이어서, 제1 절연막(110)을 상기 기판(100) 상에 형성하고, 상기 제1 절연막(110)을 상기 마스크 패턴이 노출될 때까지 평탄화시킬 수 있다. 이어서, 상기 노출된 마스크 패턴이 제거되어 상기 제1 예비 핀(105)의 상면이 노출될 수 있다. 상기 마스크 패턴은 상기 기판(100) 및 제1 절연막(110)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 제1 절연막(110)이 실리콘 산화물을 포함하는 경우에, 상기 마스크 패턴은 실리콘 질화물을 포함할 수 있다. 이에 더하여, 상기 마스크 패턴은 실리콘 질화물과 상기 기판(100) 사이에 개재된 버퍼막(ex, 실리콘 산화막)을 더 포함할 수 있다. 상기 제1 예비 핀(105)은 제1 도전형의 도펀트들로 도핑될 수 있다.
일 실시예에서, 상기 제1 예비 핀(105)은 도 1d를 참조하여 설명한 상기 기저부(BP)의 상기 폭(WB)을 가질 수 있다.
도 5a, 도 5b, 및 도 5c를 참조하면, 상기 제1 절연막(110)을 리세스 하여 제1 절연 패턴(110a)을 형성할 수 있다. 상기 제1 절연 패턴(110a)은 상기 제1 예비 핀(105)의 아랫부분의 측벽들을 덮는다. 이때, 상기 제1 예비 핀(105)의 윗부분은 노출된다.
제1 씨닝 공정(first thinning process)을 상기 제1 예비 핀(105)의 노출된 윗부분에 수행하여 제2 예비 핀(105a)을 형성할 수 있다. 이때, 상기 제2 예비 핀(105a) 아래에 기저부(BP)가 형성된다. 상기 기저부(BP)는 상기 씨닝 공정에 노출되지 않은 상기 제1 예비 핀(105)의 아랫부분에 해당한다. 상기 기저부(BP)는 상기 제1 절연 패턴(110a)에 의해 덮혀 있다.
상기 제1 씨닝 공정은 상기 제1 예비 핀(105)의 노출된 윗부분의 폭을 줄인다. 상기 제1 씨닝 공정의 일 예에 따르면, 상기 제1 예비 핀(105)의 상기 노출된 윗부분은 등방성 식각 공정(ex, 건식 등방성 식각 공정 및/또는 습식 등방성 식각 공정)에 의해 직접 식각될 수 있다. 상기 제1 씨닝 공정의 다른 예에 따르면, 상기 제1 예비 핀(105)의 상기 노출된 윗부분을 산화시켜 희생 산화막을 형성하고 상기 희생 산화막을 제거할 수 있다. 상기 희생 산화막의 형성 시에, 상기 제1 예비 핀(105)의 상기 노출된 윗부분 내 반도체 원자들(ex, 실리콘 원자들)이 소모된다. 이로써, 상기 희생 산화막을 제거한 후에, 좁은 폭의 상기 제2 예비 핀(105a)이 형성될 수 있다.
상기 제1 씨닝 공정은 제어 가능한 최소 제거 두께를 가질 수 있다. 상기 제2 예비 핀(105a)의 아랫부분의 폭은 상기 기저부(BP)의 폭에서 상기 제1 씨닝 공정의 상기 최소 제거 두께의 2배를 뺀 값과 실질적으로 같거나 작을 수 있다. 일 실시예에서, 상기 제2 예비 핀(105a)의 아랫부분의 폭은 상기 기저부(BP)의 폭에서 약 2 나노미터를 뺀 값과 실질적으로 같거나 작을 수 있다.
도 6a, 도 6b, 및 도 6c를 참조하면, 제2 절연막(115)이 상기 제2 예비 핀(105a)을 갖는 기판(100) 상에 형성될 수 있다. 상기 제2 절연막(115)은 상기 제2 예비 핀(105a)의 측벽들 및 상면을 덮는다. 상기 제2 절연막(115)은 단일층 실리콘 산화막 또는 다층 실리콘 산화막(예컨대, USG막 및 TEOS막)을 포함할 수 있다.
도 7a, 도 7b, 및 도 7c를 참조하면, 상기 제2 절연막(115)을 리세스 시켜 제2 절연 패턴(115a)을 형성할 수 있다. 이때, 상기 제2 예비 핀(105a)의 윗부분을 노출된다. 상기 제2 예비 핀(105a)의 아랫부분은 상기 제2 절연 패턴(115a)에 의해 덮혀 진다.
제2 씨닝 공정이 상기 제2 예비 핀(105a)의 노출된 윗부분에 수행하여 채널부(CP)가 형성될 수 있다. 이때, 상기 채널부(CP) 아래에 중간부(IP)가 형성된다. 상기 중간부(IP)는 상기 제2 씨닝 공정에 노출되지 않은 상기 제2 예비 핀(105a)의 아랫부분에 해당한다. 결과적으로, 상기 기저부(BP), 상기 중간부(IP) 및 상기 채널부(CP)를 포함하는 핀 부분(FP1)이 형성된다. 상기 제2 씨닝 공정의 일 예에서, 상기 제2 예비 핀(105a)의 노출된 윗부분이 산화되어 희생 산화막을 형성하고, 상기 희생 산화막을 제거하여 상기 채널부(CP)를 형성할 수 있다. 일 실시예에서, 상기 희생 산화막은 습식 식각 공정으로 제거될 수 있다. 상기 제2 씨닝 공정의 다른 예에서, 상기 제2 예비 핀(105a)의 노출된 윗부분은 등방성 식각 공정에 의하여 직접 식각될 수도 있다. 상기 제1 및 제2 절연 패턴들(110a, 115a)은 소자분리 패턴(DIP)을 구성할 수 있다.
상기 제2 씨닝 공정에 의하여 상기 채널부(CP)의 폭은 상기 중간부(IP)의 폭 보다 작다. 일 실시예에서, 상기 채널부(CP)의 폭은 상기 중간부(IP)의 폭으로부터 상기 제2 씨닝 공정에 의해 제어 가능한 최소 제거 두께의 2배를 뺀 값과 같거나 작을 수 있다. 일 실시예에서, 상기 채널부(CP)의 폭은 상기 중간부(IP)의 폭으로부터 약 2 나노미터를 뺀 값과 같거나 작을 수 있다.
도 8a, 도 8b, 및 도 8c를 참조하면, 버퍼 절연막(120)이 상기 핀 부분(FP1) 및 상기 소자분리 패턴(DIP)을 포함하는 상기 기판(100) 상에 콘포말하게 형성할 수 있다. 예컨대, 상기 버퍼 절연막(120)은 실리콘 산화막일 수 있다.
이어서, 더미 게이트(125)가 상기 핀 부분(FP1)을 가로지르도록 형성될 수 있다. 상기 더미 게이트(125)는 도 8a의 x축 방향으로 연장될 수 있다. 상기 캡핑 패턴(130)이 상기 더미 게이트(125) 상에 형성될 수 있다. 예컨대, 더미 게이트막 및 캡핑막이 상기 버퍼 절연막(120)을 갖는 기판(100) 상에 차례로 형성되고, 상기 캡핑막 및 상기 더미 게이트막을 패터닝하여 차례로 적층된 상기 더미 게이트(125) 및 상기 캡핑 패턴(130)을 형성할 수 있다. 상기 캡핑막을 형성하기 전에, 상기 더미 게이트막의 상부면은 평탄화될 수 있다. 상기 캡핑 패턴(130)은 상기 더미 게이트(125)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 상기 더미 게이트(125)는 폴리실리콘으로 형성될 수 있으며, 상기 캡핑 패턴(130)은 실리콘 산화물, 실리콘 산화질화물 및/또는 실리콘 질화물로 형성될 수 있다. 일 실시예에서, 상기 캡핑 패턴(130)은 생략될 수도 있다.
게이트 스페이서막이 상기 기판(100) 상에 콘포말하게 형성될 수 있으며, 상기 게이트 스페이서막이 이방성 식각 되어 상게 더미 게이트(125)의 양 측벽들 상에 게이트 스페이서들(135)이 각각 형성될 수 있다. 이때, 도 8a에 개시된 바와 같이, 핀 스페이서들(135f)이 상기 더미 게이트(125) 양 측의 상기 핀 부분(FP1)의 측벽들 상에 형성될 수도 있다.
도 9a, 도 9b, 및 도 9c를 참조하면, 상기 더미 게이트(125) 양 측의 상기 핀 부분(FP1, 즉, 채널부(CP) 및 중간부(IP)를 식각하여 상기 더미 게이트(125) 양측의 상기 기저부(BP)를 노출시킨다. 이로써, 도 1a 내지 도 1d를 참조하여 설명한 상기 핀 부분(FP1a)이 형성된다. 상기 기저부(BP)를 노출시키는 식각 공정에 의하여, 상기 핀 스페이서들(135f)이 제거될 수 있으며, 상기 더미 게이트(125) 양측의 상기 버퍼 절연막(120) 및 상기 소자분리 패턴(DIP)의 일부도 식각될 수 있다. 이때, 상기 캡핑 패턴(130)의 윗부분이 식각될 수 있으나, 적어도 상기 캡핑 패턴(130)의 아랫부분은 잔존될 수 있다. 또한, 상기 게이트 스페이서들(135)도 잔존될 수 있다.
도 10a, 도 10b, 및 도 10c를 참조하면, 상기 기저부(BP)의 노출된 상면들을 시드로 사용하여 선택적 에피택시얼 성장 공정을 수행하여, 소오스/드레인 패턴들(S/D)을 형성할 수 있다. 상술된 바와 같이, 상기 기저부(BP)는 상기 채널부(CPa) 및 중간부(IPa)의 폭들보다 넓은 폭을 갖는다. 이로 인하여, 상기 에피택시얼 공정의 시드 면적이 증가된다. 그 결과, 상기 소오스/드레인 패턴들(S/D)의 형성이 용이할 수 있다. 상기 소오스/드레인 패턴들(S/D)은 인시츄 방법 또는 이온 주입 방법에 의해 제2 도전형의 도펀트들로 도핑 될 수 있다.
도 1a 내지 도 1d를 참조하여 설명한 것과 같이, 피모스 트랜지스터를 형성하는 경우에, 상기 소오스/드레인 패턴들(S/D)은 상기 채널부(CPa)에 압축력을 제공하는 반도체 물질(ex, 실리콘-게르마늄(SiGe))을 포함하도록 형성할 수 있다. 이와는 달리, 엔모스 트랜지스터를 형성하는 경우에, 상기 소오스/드레인 패턴들(S/D)은 실리콘을 포함하도록 형성할 수 있다.
도 11a, 도 11b, 및 도 11c를 참조하면, 이어서, 층간 절연막(140)을 상기 기판(100)의 전체 상면 상에 형성하고, 상기 층간 절연막(140)을 평탄화시킨다. 이때, 상기 더미 게이트(125)가 평탄화 정지막으로 사용될 수 있다. 이로써, 상기 잔존된 캡핑 패턴(130)이 제거되어 상기 더미 게이트(125)가 노출될 수 있다. 상기 평탄화된 층간 절연막(140)은 상기 더미 게이트(125) 양측의 상기 소오스/드레인 패턴들(S/D)을 덮을 수 있다. 상기 층간 절연막의 평탄화 공정 시에, 상기 게이트 스페이서들(135)의 상단 부분들도 제거될 수 있다. 상기 더미 게이트(125)는 상기 평탄화된 층간 절연막(140) 및 상기 게이트 스페이서들(135)에 대하여 식각 선택성을 갖는다.
도 12a, 도 12b, 및 도 12c를 참조하면, 상기 노출된 더미 게이트(125) 및 그 아래의 버퍼 절연막(120)을 제거하여 게이트 그루브(145)를 형성할 수 있다. 상기 게이트 그루브(145)는 상기 더미 게이트(125) 아래의 상기 핀 부분(FP1a, 특히, 채널부(CPa))를 노출시킬 수 있다.
이어서, 도 1a 내지 도 1d의 게이트 절연막(150)이 상기 게이트 그루브(145)의 노출된 핀 부분(FP1a) 상에 형성될 수 있으며, 그리고 나서 게이트 도전막이 상기 게이트 그루브(145)를 채우도록 형성할 수 있다. 상기 게이트 도전막이 상기 평탄화된 층간 절연막(140)이 노출될 때까지 평탄화 되어, 상기 게이트 그루브(145) 내에 도 1a 내지 도 1d를 참조하여 설명한 상기 게이트 전극(160)이 형성될 수 있다.
상기 게이트 절연막(150)은 실리콘 산화막 및/또는 고유전막을 포함할 수 있다. 상기 게이트 절연막(150)은 열산화 공정, 화학기상 증착 공정, 및/또는 원자층 증착 공정으로 형성될 수 있다. 일 실시예에서, 상기 게이트 절연막(150)이 열산화 공정으로 형성되는 경우에, 상기 게이트 절연막(150)은 상기 게이트 그루브(145)에 노출된 상기 채널부(CPa)의 표면 상에 한정적으로 형성될 수 있다. 상기 게이트 절연막(150)이 상기 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성되는 절연막을 포함하는 경우에, 상기 게이트 절연막(150)은 상기 게이트 그루브(145)의 내면 및 상기 평탄화된 층간 절연막(140) 상에 콘포말하게 형성될 수 있다.
일 실시예에서, 상기 게이트 도전막은 차례로 적층된 도전성 배리어막 및 금속막을 포함할 수 있다. 상기 도전막 배리어막은 상기 게이트 그루브(145)의 내면 및 상기 평탄화된 층간 절연막(140) 상에 콘포말하게 형성될 수 있으며, 상기 금속막은 상기 게이트 그루브(145)를 채울 수 있다. 이 경우에, 도 1a 내지 도 1d에 개시된 바와 같이 상기 게이트 전극(160)은 차례로 적층된 도전성 배리어 패턴(155) 및 금속 패턴(157)을 포함할 수 있다. 일 실시예에서, 상기 게이트 절연막(150)이 상기 평탄화된 층간 절연막(140) 상에 형성된 경우에, 상기 평탄화된 층간 절연막(140) 상의 게이트 절연막(150)은 상기 게이트 도전막과 함께 평탄화될 수 있다.
상기 게이트 도전막이 상기 평탄화된 층간 절연막(140)이 노출될 때까지 평탄화됨으로써, 상기 게이트 전극(160)의 상면은 상기 평탄화된 층간 절연막(140)과 실질적으로 공면을 이룰 수 있다.
상술된 반도체 소자의 제조 방법에서, 상기 게이트 전극(160)은 상기 더미 게이트(125) 및 게이트 그루브(145)를 이용하여 형성된다. 이와는 달리, 상기 게이트 절연막(150) 및 상기 게이트 도전막을 도 7a 내지 도 7c에 개시된 구조물 상에 차례로 형성하고, 상기 게이트 도전막을 패터닝하여 게이트 전극을 형성할 수도 있다.
한편, 상기 핀 부분(FP1)은 다른 방법들에 의해 형성될 수도 있다.
도 13a 내지 도 13e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법 중에서 핀 부분의 형성 방법의 다른 예를 나타내는 단면도들이다.
도 13a를 참조하면, 마스크 패턴(102)을 기판(100) 상에 형성하고, 상기 마스크 패턴(102)을 식각 마스크로 사용하여 상기 기판(100)을 식각하여 상기 제1 예비 핀(105)을 형성할 수 있다. 이어서, 상기 제1 절연막(110)을 상기 기판(100) 상에 형성하고, 상기 제1 절연막(110)을 상기 마스크 패턴(102)이 노출될 때까지 평탄화시킬 수 있다.
도 13b를 참조하면, 상기 평탄화된 제1 절연막(110)을 리세스하여 제1 절연 패턴(110a)을 형성한다. 상기 제1 절연 패턴(110a)은 상기 제1 예비 핀(105)의 아랫부분을 덮고, 상기 제1 예비 핀(105)의 윗부분의 측벽들이 노출된다. 이때, 상기 마스크 패턴(102)이 상기 제1 예비 핀(105)의 상면 상에 잔존된다.
상기 제1 씨닝 공정이 상기 제1 예비 핀(105)의 윗부분의 노출된 측벽들에 수행되어, 제2 예비 핀(105a)이 형성된다. 이때, 상기 제2 예비 핀(105a) 아래에 상기 기저부(BP)가 형성된다. 상기 제1 씨닝 공정 시에 상기 마스크 패턴(102)이 상기 제1 예비 핀(105)의 상면 상에 잔존됨으로써, 상기 제2 예비 핀(105a)의 높이가 감소되지 않을 수 있다.
도 13c를 참조하면, 상기 제2 절연막(115)을 상기 기판(100) 상에 형성하고, 상기 제2 절연막(115)을 상기 마스크 패턴(102)이 노출될 때까지 평탄화시킨다.
도 13d를 참조하면, 상기 노출된 마스크 패턴(102)을 제거하여 상기 제2 예비 핀(105a)의 상면을 노출시킬 수 있다. 이때, 상기 평탄화된 제2 절연막(115)의 윗부분도 일부 식각될 수 있다.
도 13e를 참조하면, 상기 평탄화된 제2 절연막(115)을 리세스하여 상기 제2 예비 핀(105a)의 아랫부분을 덮는 제2 절연 패턴(115a)을 형성할 수 있다. 이때, 상기 제2 예비 핀(105a)의 윗부분이 노출된다. 이어서, 도 7a 내지 도 7c를 참조하여 설명한 상기 제2 씨닝 공정을 상기 제2 예비 핀(105a)의 노출된 윗부분에 수행할 수 있다. 이로써, 도 7a 내지 도 7c의 핀 부분(FP1a)을 형성할 수 있다. 이어서, 도 8a 내지 도 12a, 도 8b 내지 도 12b, 도 8c 내지 도 12c, 및 도 1a 내지 도 1d를 참조하여 설명한 후속 공정들을 수행할 수 있다.
도 14a 내지 도 14e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법 중에서 핀 부분의 형성 방법의 또 다른 예를 나타내는 단면도들이다.
도 14a를 참조하면, 마스크 패턴(103)이 기판(100) 상에 형성될 수 있다. 상기 마스크 패턴(103)의 폭은 도 1a 내지 도 1d를 참조하여 설명한 상기 중간부(IPa)의 상기 폭(WI)과 실질적으로 동일할 수 있다.
도 14b를 참조하면, 상기 마스크 패턴(103)을 식각 마스크로 사용하여 상기 기판(100)을 식각하여 예비 핀(105b)을 형성할 수 있다. 상기 예비 핀(105b)의 하단은 상기 중간부(IPa)의 하단과 실질적으로 동일한 레벨을 갖는다.
상기 기판(100) 상에 마스크 스페이서막을 콘포말하게 형성하고, 상기 마스크 스페이서막을 이방성 식각하여 상기 마스크 패턴(103) 및 상기 예비 핀(105b)의 측벽들 상에 마스크 스페이서들(180)을 형성할 수 있다. 상기 마스크 스페이서막은 화학기상 증착 공정 또는 원자층 증착 공정으로 형성될 수 있다. 상기 마스크 스페이서들(180)은 상기 기판(100)에 대하여 식각 선택비를 갖는 절연 물질로 형성될 수 있다. 예컨대, 상기 마스크 스페이서들(180)은 실리콘 산화물, 또는 실리콘 산화물/실리콘 질화물로 형성될 수 있다.
도 14c를 참조하면, 상기 마스크 패턴(103) 및 상기 마스크 스페이서들(180)을 식각 마스크들로 사용하여 상기 기판(100)을 식각하여 상기 예비 핀(105b) 아래에 상기 기저부(BP)를 형성할 수 있다.
도 14d를 참조하면, 이어서, 소자분리막(117)을 상기 기판(100) 상에 형성하고, 상기 소자분리막(117)을 상기 마스크 패턴(103)이 노출될 때까지 평탄화시킬 수 있다.
도 14e를 참조하면, 상기 노출된 마스크 패턴(103)을 제거할 수 있다. 상기 평탄화된 소자분리막(117)을 리세스하여 소자분리 패턴(DIP')을 형성할 수 있다. 상기 소자분리 패턴(DIP')은 상기 예비 핀(105b)의 아랫부분을 덮는다. 상기 평탄화된 소자분리막(117)을 리세스할 때, 상기 마스크 스페이서들(180)을 식각되어 상기 예비 핀(105b)의 윗부분이 노출된다. 이로써, 마스크 스페이서 패턴들(180)이 상기 소자분리 패턴(DIP')과 상기 예비 핀(105b)의 아랫부분의 측벽들 사이에 형성될 수 있다.
상기 예비 핀(105b)의 노출된 윗부분에 도 7a 내지 도 7c를 참조하여 설명한 상기 제2 씨닝 공정을 수행하여 도 7a 내지 도 7c에 개시된 핀 부분(FP1)을 형성할 수 있다. 이 후에, 도 8a 내지 도 12a, 도 8b 내지 도 12b, 도 8c 내지 도 12c, 및 도 1a 내지 도 1d를 참조하여 설명한 후속 공정들을 수행할 수 있다. 이로써, 도 2a 및 도 2b에 개시된 반도체 소자를 구현할 수 있다.
도 15a는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도이다. 도 15b는 도 15a의 I-I' 선을 따라 취해진 단면도이다. 도 15c는 도 15a의 II-II' 선을 따라 취해진 단면도이다. 도 15d는 도 15b의 B 부분을 확대한 도면이다. 본 실시예에서 도 1a 내지 도 1d를 참조하여 설명한 실시예들과 동일한 구성 요소들은 동일한 참조부호를 사용한다. 설명의 편의를 위하여 동일한 구성들에 대한 설명들은 생략하거나 간략히 설명한다. 즉, 본 실시예와 상술된 실시예들간의 차이점을 중심으로 설명한다.
도 15a, 도 15b, 도 15c, 및 도 15d를 참조하면, 본 실시예에 따른 핀 부분(FP2a)은 상기 기저부(BP), 상기 채널부(CPa), 및 이들 사이에 개재된 중간부(IPMa)를 포함할 수 있다. 상기 중간부(IPMa)은 차례로 적층된 복수의 서브-중간부들(L1a, L2a)을 포함할 수 있다. 도 15b 및 도 15d에 개시된 바와 같이, 상기 적층된 서브-중간부들(L1a, L2a)의 폭들(WI1, WI2)은 서로 다르다. 상기 적층된 서브-중간부들(L1a, L2a)의 폭들(WI1, WI2)의 각각은 상기 기저부(BP)의 상기 폭(WB) 보다 작고 상기 채널부(CPa)의 폭(WC) 보다 크다. 상기 서브-중간부들(L1a, L2a)은 일체형으로 구현된다. 즉, 상기 서브-중간부들(L1a, L2a)은 이들 사이에 경게면 없이 연결된다.
도 15d에 개시된 바와 같이, 상기 적층된 서브-중간부들(L1a, L2a)의 상기 폭들(WI1, WI2)은 상기 기저부(BP)로부터 상기 채널부(CPa)를 향하는 방향으로 단계적으로(stepwise) 감소될 수 있다. 상기 적층된 서브-중간부들(L1a, L2a) 중에서 최상위 서브-중간부(L2a)의 폭(WI2)은 상기 채널부(CPa)의 폭(WC) 보다 크고, 최하위 서브-중간부(L1a)의 폭(WI1)은 상기 기저부(BP)의 폭(WB) 보다 작다. 일 실시예에서, 상기 각 서브-중간부(L1a, L2a)는 실질적으로 균일한 폭을 가질 수 있다.
상기 채널부(CPa)의 상기 폭(WC)은 상기 최상위 서브-중간부(L2a)의 폭(WI2)에서 약 2 나노미터를 뺀 값과 같거나 작을 수 있다. 상기 최하위 서브-중간부(L1a)의 폭(WI1)은 상기 기저부(BP)의 폭(WB)의 폭에서 약 2 나노미터를 뺀 값과 같거나 작을 수 있다.
도 15b, 도 15c, 및 도 15d에서, 상기 중간부(IPMa)은 차례로 적층된 제1 서브-중간부(L1a) 및 제2 서브-중간부(L2a)을 포함한다. 하지만, 본 발명은 여기에 한정되지 않는다. 다른 실시예에서, 상기 중간부(IPMa)는 적층된 3개 이상의 서브-중간부들을 포함할 수도 있다. 이하에서, 설명의 편의를 위하여 상기 제1 및 제2 서브-중간부들(L1a, L2a)을 포함하는 상기 중간부(IPMa)을 예로 설명한다.
소자분리 패턴(DIPa)이 상기 기저부(BP)의 양 측벽들 및 상기 서브-중간부들(L1a, L2a)의 양 측벽들을 덮고, 상기 게이트 전극(160)은 상기 채널부(CPa)의 양 측벽들 및 상면을 덮는다. 상기 게이트 전극(160)은 상기 서브-중간부들(L1a, L2a)의 측벽들을 덮지 않는다.
상기 소자분리 패턴(DIPa)은 차례로 적층된 제1, 제2, 및 제3 절연 패턴들(110a, 215, 217)을 포함할 수 있다. 상기 제1 절연 패턴(110a)은 상기 기저부(BP)의 양 측벽들을 덮고, 상기 제2 절연 패턴(215)은 상기 제1 서브-중간부(L1a)의 양 측벽들을 덮는다. 상기 제3 절연 패턴(217)은 상기 제2 서브-중간부(L2a)의 양 측벽들을 덮는다.
상기 소오스/드레인 패턴들(S/D)은 상기 게이트 전극(160) 양 측에 각각 배치되고, 상기 채널부(CPa) 및 상기 중간부(IPMa)가 상기 소오스/드레인 패턴들(S/D) 사이에 배치될 수 있다.
도 3의 변형예의 특징이 본 실시예의 반도체 소자에도 적용될 수 있다. 즉, 복수의 상기 핀 부분들(FP2a)이 상기 기판(100) 상에 나란히 배열될 수 있으며, 상기 게이트 전극(160)은 상기 복수의 핀 부분들(FP2a)을 가로지를 수 있다. 상기 게이트 전극(160)은 상기 복수의 핀 부분들(FP2a)의 채널부들(CPa)의 측벽들 및 상면들을 덮을 수 있다.
본 실시예에 따른 반도체 소자의 다른 구성 요소들은 상술된 실시예에서 대응되는 구성 요소들과 동일할 수 있다.
도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 변형예를 나타내는 단면도이다.
도 16을 참조하면, 본 변형예에 따른 소자분리 패턴(DIPa')는 일체형으로 구성되어 상기 기저부(BP) 및 상기 중간부(IPMa)의 측벽들을 덮는다. 제1 마스크 스페이서 패턴(280a)이 상기 소자분리 패턴(DIPa')과 상기 제2 서브-중간부(L2a)의 측벽 사이에 배치될 수 있다. 제2 마스크 스페이서 패턴(285a)이 상기 소자분리 패턴(DIPa')과 상기 제1 서브-중간부(L1a)의 측벽 사이 및 상기 소자분리 패턴(DIPa')과 상기 제1 마스크 스페이서 패턴(280a) 사이에 개재될 수 있다. 상기 제1 및 제2 마스크 스페이서 패턴들(280a, 285a)은 상기 기판(100)에 대하여 식각 선택성을 갖는 절연 물질(ex, 실리콘 산화물, 또는 실리콘 산화물/실리콘 질화물의 이중층)로 형성될 수 있다.
도 17a 내지 도 19a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 15a의 I-I' 선을 따라 취해진 단면도들이다. 도 17b 내지 도 19b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 15a의 II-II' 선을 따라 취해진 단면도들이다.
도 17a 및 도 17b를 참조하면, 마스크 패턴(미도시)을 이용하여 기판(100)을 식각하여 제1 예비 핀을 형성하고, 상기 제1 예비 핀의 아랫부분을 덮는 제1 절연 패턴(110a)을 형성할 수 있다. 제1 씨닝 공정을 상기 제1 예비 핀의 노출된 윗부분에 수행하여 제2 예비 핀(205)을 형성할 수 있다. 이때, 기저부(BP)가 상기 제2 예비 핀(205) 아래에 형성된다. 상기 기저부(BP)의 측벽은 상기 제1 절연 패턴(110a)에 의해 덮혀 진다. 도 5a 내지 도 5c를 참조하여 설명한 것과 같이, 상기 제1 씨닝 공정은 상기 제1 예비 핀의 노출된 윗부분을 직접 식각하는 직접 등방성 식각 공정, 또는 희생 산화막의 형성 및 제거를 이용하는 공정일 수 있다.
도 18a 및 도 18b를 참조하면, 제2 절연 패턴(215)이 상기 제2 예비 핀(205)의 아랫부분을 덮도록 형성할 수 있다. 이때, 상기 제2 예비 핀(205)의 윗부분이 노출된다. 제2 씨닝 공정을 상기 제2 예비 핀(205)의 노출된 윗부분에 수행하여 제3 예비 핀(207)을 형성한다. 이때, 상기 제3 예비 핀(207) 아래에 제1 서브-중간부(L1)가 형성된다. 상기 제1 서브-중간부(L1)의 측벽은 상기 제2 절연 패턴(215)에 의해 덮혀 진다. 상기 제2 씨닝 공정은 상기 제2 예비 핀(205)의 노출된 윗부분을 직접 식각하는 직접 등방성 식각 공정, 또는 희생 산화막 및 제거를 이용하는 공정일 수 있다.
도 19a 및 도 19b를 참조하면, 제3 절연 패턴(217)이 상기 제3 예비 핀(207)의 아랫부분의 측벽을 덮도록 형성될 수 있다. 이때, 상기 제3 예비 핀(207)의 윗부분이 노출된다. 제3 씨닝 공정을 상기 제3 예비 핀(207)의 노출된 윗부분에 수행하여 채널부(CP)를 형성한다. 이때, 상기 채널부(CP) 아래에 제2 서브-중간부(L2)가 형성된다. 상기 제2 서브-중간부(L2)의 측벽은 상기 제3 절연 패턴(217)에 의해 덮혀 진다. 상기 제3 씨닝 공정은 상기 제3 예비 핀(207)의 노출된 윗부분을 직접 식각하는 직접 등방성 식각 공정, 또는 희생 산화막의 형성 및 제거를 이용하는 공정일 수 있다.
상기 제1 및 제2 서브-중간부들(L1, L2)은 중간부(IPM)를 구성한다. 결과적으로, 차례로 적층된 기저부(BP), 중간부(IPM), 및 채널부(CP)를 포함하는 핀 부분(FP2)이 형성된다. 이어서, 도 8a 내지 도 12a, 도 8b 내지 도 12b, 도 8c 내지 도 12c, 도 1a 내지 도 1d를 참조하여 설명한 후속 공정들을 수행할 수 있다. 이로써, 도 15a 내지 도 15d에 개시된 반도체 소자를 구현할 수 있다.
도 20a 내지 도 20e는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법 중에서 핀 부분의 형성 방법의 다른 예를 나타내는 단면도들이다.
도 20a를 참조하면, 마스크 패턴(202)이 기판(200) 상에 형성되고, 상기 마스크 패턴(202)을 식각 마스크로 사용하여 상기 기판(100)을 식각하여 예비 핀(210)을 형성할 수 있다. 제1 마스크 스페이서막을 콘포말하게 형성하고 상기 제1 마스크 스페이서막을 이방성 식각하여, 제1 마스크 스페이서들(280)을 형성한다. 상기 제1 마스크 스페이서들(280)은 상기 마스크 패턴(202)의 양 측벽들 및 상기 예비 핀(210)의 양 측벽들 상에 각각 형성할 수 있다.
도 20b를 참조하면, 상기 마스크 패턴(202) 및 상기 제1 마스크 스페이서들(280)을 식각 마스크로 사용하여 상기 기판(100)을 식각하여 상기 제1 마스크 스페이서들(280 및 상기 예비 핀(210) 아래에 제1 서브-중간부(L1)을 형성할 수 있다.
도 20c를 참조하면, 제2 마스크 스페이서막을 상기 기판(100) 상에 콘포말하게 형성하고, 상기 제2 마스크 스페이서막을 이방성 식각하여 제2 마스크 스페이서들(285)을 형성한다. 상기 제2 마스크 스페이서들(285)은 상기 제1 마스크 스페이서들(280a) 및 상기 제1 서브-중간부(L1)의 양 측벽들 상에 각각 형성될 수 있다.
상기 마스크 패턴(202) 및 상기 제2 마스크 스페이서들(285)을 식각 마스크로 사용하여 상기 기판(100)을 식각하여, 상기 제1 서브-중간부(L1) 및 상기 제2 마스크 스페이서들(285) 아래에 기저부(BP)를 형성할 수 있다.
도 20d를 참조하면, 상기 기판(100) 상에 소자분리막(217)을 형성하고, 상기 소자분리막(217)을 상기 마스크 패턴(202)이 노출될 때까지 평탄화시킬 수 있다. 상기 노출된 마스크 패턴(202)을 제거한다. 상기 마스크 패턴(202)의 제거 시에, 상기 평탄화된 소자분리막(217)의 상단부 및 상기 제1 및 제2 마스크 스페이서들(280, 285)의 상단부들이 식각될 수 있다.
도 20e를 참조하면, 상기 평탄화된 소자분리막(217)을 리세스하여 소자분리 패턴(DIPa')을 형성할 수 있다. 상기 소자분리 패턴(DIPa')의 상면은 상기 예비 핀(210)의 상면 보다 낮다. 상기 소자분리막(217)을 리세스 할 때, 상기 제1 및 제2 마스크 스페이서들(280, 285)의 윗부분들이 제거되어, 상기 예비 핀(210)의 윗부분이 노출될 수 있다. 이때, 제1 및 제2 마스크 스페이서 패턴들(280a, 285a)이 형성되고, 상기 예비 핀(210)의 아랫부분의 측벽은 상기 소자분리 패턴(DIPa') 및 상기 제1 및 제2 마스크 스페이서 패턴들(280a, 285a)에 의해 덮혀 진다. 씨닝 공정을 상기 예비 핀(210)의 노출된 윗부분에 수행하여 채널부(CP)를 형성할 수 있다. 이때, 상기 채널부(CP) 아래에 제2 서브-중간부(L2)가 형성된다. 이로써, 핀 부분(FP2)이 형성된다. 이 후에, 도 8a 내지 도 12a, 도 8b 내지 도 12b, 도 8c 내지 도 12c, 및 도 1a 내지 1d를 참조하여 설명한 후속 공정들을 수행할 수 있다. 이로써, 도 16에 개시된 반도체 소자를 구현할 수 있다.
도 21a 및 도 21b는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 단면도들이다. 도 21c는 도 21a의 C 부분을 확대한 도면이다. 본 실시예에서 도 1a 내지 도 1d를 참조하여 설명한 실시예들과 동일한 구성 요소들은 동일한 참조부호를 사용한다. 설명의 편의를 위하여 동일한 구성들에 대한 설명들은 생략하거나 간략히 설명한다. 즉, 본 실시예와 상술된 실시예들간의 차이점을 중심으로 설명한다. 도 21a는 게이트 전극의 길이 방향으로 절취된 단면도이고, 도 21b는 상기 게이트 전극의 상기 길이 방향에 수직한 방향으로 절취된 단면도이다.
도 21a, 도 21b, 및 도 21c를 참조하면, 본 실시예에 따른 핀 부분(FP3a)은 상기 기저부(BP), 상기 중간부(IPa), 및 채널부(CPMa)를 포함할 수 있다. 상기 채널부(CPMa)는 차례로 적층된 복수의 서브-채널부들(C1a, C2a)를 포함할 수 있다.
상기 적층된 서브-채널부들(C1a, C2a)의 폭들(WC1, WC2)은 서로 다르다. 상기 서브-채널부들(C1a, C2a)의 상기 폭들(WC1, WC2)의 각각은 상기 중간부(IPa)의 폭(WI) 보다 작다. 상기 서브-채널부들(C1a, C2a)의 상기 폭들(WC1, WC2)은 상기 기저부(BP)로부터 상기 채널부(CPMa)로 향하는 방향으로 단계적으로 감소될 수 있다. 상기 서브-채널부들(C1a, C2a) 중에서 최하위 서브-채널부(C1a)의 폭(WC1)은 상기 중간부(IPa)의 폭(WI) 보다 작다. 일 실시예에서, 상기 최하위 서브-채널부(C1a)의 폭(WC1)은 상기 중간부(IPa)의 폭(WI)으로부터 씨닝 공정에 의해 제어 가능한 최소 제거 두께의 2배를 뺀 값과 같거나 작을 수 있다. 일 실시예에서, 상기 최하위 서브-채널부(C1a)의 폭(WC1)은 상기 중간부(IPa)의 폭(WI)으로부터 약 2 나노미터를 뺀 값과 같거나 작을 수 있다. 상기 각 서브-채널부(C1a, C2a)은 실질적으로 균일한 폭을 가질 수 있다.
소자분리 패턴(DIPb)이 상기 기저부(BP)의 양 측벽들 및 상기 중간부(IPa)의 양 측벽들을 덮을 수 있으며, 상기 게이트 전극(160)은 상기 채널부(CPMa)의 모든 서브-채널부들(C1a, C2a)의 측벽들을 덮는다. 상기 게이트 전극(160)은 상기 중간부(IPa)의 측벽들은 덮지 않는다. 상기 게이트 전극(160)에 동작 전압이 인가될 때, 모든 서브-채널부들(C1a, C2a)은 공핍 영역이 될 수 있다. 즉, 각 서브-채널부(C1a, C2a)의 전체가 공핍 영역이 될 수 있다.
마스크 스페이서 패턴들(385a)이 상기 소자분리 패턴(DIPb)와 상기 중간부(IPa)의 양 측벽들 사이에 배치될 수 있다. 상기 마스크 스페이서 패턴들(385a)은 상기 기판(100)에 대하여 식각 선택성을 갖는 절연 물질로 형성될 수 있다.
본 실시예에 따른 반도체 소자에 따르면, 상기 채널부(CPMa)가 상기 서로 다른 폭들(WC1, WC2)을 갖는 상기 복수의 서브-채널부들(C1a, C2a)을 포함하고, 상기 게이트 전극(160)은 상기 복수의 서브-채널부들(C1a, C2a)의 측벽들을 덮는다. 이로 인하여, 상기 채널부(CPMa) 내에 생성되는 채널의 채널 폭이 증가되어 전계 효과 트랜지스터의 턴온 전류량이 증가될 수 있다. 이에 더하여, 상기 중간부(IPa)로 인하여 도 1a 내지 도 1d를 참조하여 설명한 효과들도 얻을 수 있다.
도 3의 변형예에 특징이 본 실시예에 따른 반도체 소자에도 적용될 수 있다. 즉, 복수의 상기 핀 부분들(FP3a)이 상기 기판(100)에 배열되고, 상기 게이트 전극(160)은 상기 복수의 핀 부분들(FP3a)을 가로지를 수 있다. 본 실시예들의 다른 구성들은 도 1a 내지 도 1d를 참조하여 설명한 실시예들의 대응되는 구성 요소들과 동일할 수 있다.
도 15a 내지 도 15d에 개시된 실시예의 특징이 본 실시예의 반도체 소자에 적용될 수도 있다. 구체적으로, 도 21a 내지 도 21c의 중간부(IPa)는 도 15a 내지 도 15d에 개시된 중간부(IPMa)와 대체될 수도 있다.
도 22 내지 도 26은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 22를 참조하면, 마스크 패턴(302)을 기판(100) 상에 형성하고, 이를 식각 마스크로 사용하여 상기 기판(100)을 식각하여 제1 예비 핀(305)을 형성할 수 있다. 제1 마스크 스페이서들(380)의 상기 마스크 패턴(302)의 양측벽들 및 상기 제1 예비 핀(305)의 양 측벽들 상에 각각 형성할 수 있다.
도 23을 참조하면, 상기 마스크 패턴(302) 및 상기 제1 마스크 스페이서들(380)을 식각 마스크로 사용하여 상기 기판(100)을 식각하여, 상기 제1 예비 핀(305) 및 상기 제1 마스크 스페이서들(380) 아래에 제2 예비 핀(307)을 형성할 수 있다. 상기 제2 예비 핀(307)의 아랫부분의 폭은 도 21a 내지 도 21c의 중간부(IPa)의 폭(WI)과 동일할 수 있다.
이어서, 상기 제2 예비 핀(307)의 양 측벽들 상에 제2 마스크 스페이서들(385)을 각각 형성할 수 있다. 상기 제2 마스크 스페이서들(385)은 상기 제1 마스크 스페이서들(380)의 측벽들을 각각 덮을 수 있다.
도 24를 참조하면, 상기 마스크 패턴(302) 및 상기 제2 마스크 스페이서들(385)을 식각 마스크들로 사용하여 상기 기판(100)을 식각하여, 상기 제2 예비 핀(307) 및 상기 제2 마스크 스페이서들(385) 아래에 기저부(BP)를 형성할 수 있다.
이어서, 소자분리막(317)을 상기 기판(100) 상에 형성하고, 이를 상기 마스크 패턴(302)이 노출될 때까지 평탄화시킬 수 있다.
도 25를 참조하면, 상기 노출된 마스크 패턴(302)을 제거하고, 상기 평탄화된 소자분리막(317)을 리세스하여 소자분리 패턴(DIPb)을 형성할 수 있다. 상기 소자분리 패턴(DIPb)은 상기 기저부(BP)의 양 측벽들 및 상기 제2 예비 핀(307)의 아랫부분의 양 측벽들을 덮을 수 있다. 이때, 상기 제1 마스크 스페이서들(380)이 제거되어 상기 제1 예비 핀(305)이 노출될 수 있으며, 또한, 상기 제2 마스크 스페이서들(385)의 윗부분들이 제거되어, 상기 제2 예비 핀(307)의 윗부분이 노출될 수 있다. 상기 제2 마스크 스페이서들(385)의 윗부분이 제거됨으로써, 마스크 스페이서 패턴들(385a)이 상기 소자분리 패턴(DIPb) 및 상기 제2 예비 핀(307)의 아랫부분의 양 측벽들 사이에 형성될 수 있다.
도 26을 참조하면, 씨닝 공정을 상기 노출된 제1 예비 핀(305) 및 상기 제2 예비 핀(307)의 노출된 윗부분에 수행하여 채널부(CPM)를 형성할 수 있다. 이때, 상기 채널부(CPM) 아래에 중간부(IP)가 형성된다. 상기 중간부(IP)는 상기 씨닝 공정에 노출되지 않은 상기 제2 예비 핀(307)의 아랫부분에 해당한다.
상기 제2 예비 핀(307)의 상기 노출된 윗부분은 상기 씨닝 공정에 의하여 제1 서브-채널부(L1)로 형성되고, 상기 노출된 제1 예비 핀(305)은 상기 씨닝 공정에 의하여 제2 서브-채널부(L2)로 형성된다. 상기 채널부(CPM)는 상기 제1 및 제2 서브-채널부들(CPM)을 포함할 수 있다. 결과적으로, 상기 기저부(BP), 중간부(IP), 및 채널부(CPM)를 포함하는 핀 부분(FP3)이 형성될 수 있다. 이어서, 도 8a 내지 도 12a, 도 8b 내지 도 12b, 도 8c 내지 도 12c, 및 도 1a 내지 도 1d를 참조하여 설명한 후속 공정들을 수행할 수 있다. 이로써, 도 21a 내지 도 21c에 개시된 반도체 소자를 구현할 수 있다.
상술된 실시예들에 따른 전계 효과 트랜지스터들을 포함하는 반도체 소자들은 로직 소자, 시스템 온 칩(SoC, system on chip), 및 반도체 기억 소자와 같은 다양한 종류의 반도체 소자들로 구현될 수 있다.
도 27은 본 발명의 실시예들에 따른 반도체 소자를 개략적으로 나타내는 블록도이다.
도 27을 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 제1 영역(500) 및 제2 영역(550)을 포함할 수 있다. 일 실시예에서, 상기 제1 영역(500)은 셀 어레이 영역에 해당할 수 있으며, 상기 제2 영역(550)은 논리 회로 영역에 해당할 수 있다. 상술된 실시예들의 전계 효과 트랜지스터들은 상기 제2 영역(550)에 적용될 수 있다. 상기 제1 영역(500)은 플래쉬 메모리 셀 어레이 영역, 자기 기억 셀 어레이 영역, 또는 상변화 기억 셀 어레이 영역일 수 있다. 이 경우에, 본 발명의 실시예들에 따른 반도체 소자들은 플래쉬 메모리 소자, 자기 기억 소자, 및/도는 상변화 기억 소자들로 구현될 수 있다.
상기 제1 영역(500)이 에스램 셀 어레이 영역인 경우에, 상술된 실시예들의 전계 효과 트랜지스터들은 상기 제1 영역(500)에도 적용될 수 있다. 도시된 바와 같이, 상기 제2 영역(550)은 상기 제1 영역(500)을 둘러싸는 형태일 수 있다. 이와는 달리, 상기 제1 영역(500) 및 제2 영역(550)은 옆으로 이격될 수도 있다.
다른 실시예에서, 상기 제1 및 제2 영역들(500, 550) 모두가 논리 회로 영역들일 수 있다. 이 경우에도 상술된 실시예들의 전계 효과 트랜지스터들은 상기 제1 및 제2 영역들(500, 550) 모두에 적용될 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 상기 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
도 28은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도이다.
도 28을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상술된 반도체 소자들이 논리 소자들로 구현되는 경우에, 상기 컨트롤러(1110)는 상술된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 비휘발성 기억 소자를 포함할 수 있다. 상술된 실시예들의 반도체 소자들이 플래쉬 기억 소자, 자기 기억 소자, 및/또는 상변화 기억 소자로 구현되는 경우에, 상기 기억 장치(1130)는 상술된 실시예들의 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다. 상술된 반도체 소자들이 에스램 소자로 구현되는 경우에, 상기 동작 기억 소자는 상술된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 29는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도이다.
도 29를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상술된 실시예들의 반도체 소자들이 플래쉬 기억 소자, 자기 기억 소자, 및/또는 상변화 기억 소자로 구현되는 경우에, 상기 기억 장치(1210)는 상술된 실시예들에 따른 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 상술된 반도체 소자들이 논리 소자들로 구현되는 경우에, 상기 프로세싱 유닛(1222)은 상술된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 상술된 실시예들의 반도체 소자가 상기 에스램(1221)에 적용될 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
상술한 실시예들은 본 발명의 개념들을 예시하는 것들이다. 또한, 상술한 실시예들은 본 발명의 개념을 당업자가 쉽게 이해할 수 있도록 구현한 예들을 나타내고 설명하는 것일 뿐이며, 본 발명은 다른 조합, 변경 및 환경에서 사용될 수 있다. 즉, 본 발명은 본 명세서에 개시된 발명의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 및 수정 등이 가능할 수 있다. 또한, 상술한 실시예들은 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능할 수 있다. 따라서, 상술된 발명의 상세한 설명에서 개시된 실시예들은 본 발명을 제한하지 않으며, 첨부된 청구범위는 다른 실시 상태들도 포함한다.
100: 기판 FP1a, FP2a, FP3a: 핀 부분
BP: 기저부 IPa, IPMa: 중간부
CPa, CPMa: 채널부
L1a, L2a: 서브-중간부들
C1a, C2a: 서브-채널부들
150: 게이트 절연막
160: 게이트 전극
DIP, DIP', DIPa, DIPb: 소자분리 패턴
S/D: 소오스/드레인 패턴

Claims (20)

  1. 기판으로부터 돌출된 핀 부분, 상기 핀 부분은 기저부, 상기 기저부 상의 중간부, 및 상기 중간부 상의 채널부를 포함하고, 상기 중간부의 폭은 상기 기저부의 폭보다 작고 상기 채널부의 폭 보다 큰 것;
    상기 핀 부분 주변의 상기 기판 상에 배치되고, 상기 기저부의 양 측벽들 및 상기 중간부의 양 측벽들을 덮는 소자분리 패턴;
    상기 핀 부분을 가로지르고, 상기 채널부의 양 측벽들 및 상면을 덮는 게이트 전극; 및
    상기 채널부 및 상기 게이트 전극 사이에 개재된 게이트 절연막을 포함하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 소자분리 패턴 상에 배치된 상기 게이트 전극의 하부면은 상기 중간부의 상단과 동일하거나 높은 레벨에 위치한 반도체 소자.
  3. 청구항 1에 있어서,
    상기 게이트 전극은 상기 중간부의 측벽들을 덮지 않는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 기저부, 상기 중간부, 및 상기 채널부의 상기 폭들은 단계적으로 감소되는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 게이트 전극에 동작 전압이 인가될 때, 채널은 상기 채널부 내에 생성되는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 채널부의 상기 폭은 상기 중간부의 상기 폭에서 씨닝 공정(thinning process)에 의해 제어되는 최소 제거 두께의 2배를 뺀 값과 같거나 작은 반도체 소자.
  7. 청구항 1에 있어서,
    상기 채널부의 상기 폭은 상기 중간부의 상기 폭에서 2 나노미터를 뺀 값과 같거나 작은 반도체 소자.
  8. 청구항 1에 있어서,
    상기 중간부의 상기 폭은 상기 기저부의 상기 폭에서 씨닝 공정에 의해 제어되는 최소 제거 두께의 2배를 뺀 값과 같거나 작은 반도체 소자.
  9. 청구항 1에 있어서,
    상기 중간부의 상기 폭은 상기 기저부의 상기 폭에서 2 나노미터를 뺀 값과 같거나 작은 반도체 소자.
  10. 청구항 1에 있어서,
    상기 채널부은 균일한 폭을 갖고,
    상기 중간부도 균일한 폭을 갖는 반도체 소자.
  11. 청구항 1에 있어서,
    상기 중간부는 차례로 적층된 복수의 서브-중간부들 포함하고,
    상기 적층된 서브-중간부들의 폭들은 서로 다르고,
    상기 각 서브-중간부의 상기 폭은 상기 기저부의 상기 폭 보다 작고 상기 채널부의 상기 폭 보다 큰 반도체 소자.
  12. 청구항 11에 있어서,
    상기 적층된 서브-중간부들의 상기 폭들은 상기 기저부에서 상기 채널부로 향하는 방향으로 단계적으로(stepwise) 감소되고,
    상기 적층된 서브-중간부들 중에서 최상위 서브 중간부의 폭은 상기 채널부의 상기 폭 보다 크고,
    상기 적층된 서브-중간부들 중에서 최하위 서브-중간부의 폭은 상기 기저부의 상기 폭 보다 작은 반도체 소자.
  13. 청구항 1에 있어서,
    상기 채널부는 차례로 적층된 복수의 서브-채널부들을 포함하고,
    상기 적층된 서브-채널부들의 폭들은 서로 다르고,
    상기 각 서브-채널부의 상기 폭은 상기 기저부의 상기 폭 보다 작고 상기 채널부의 상기 폭 보다 큰 반도체 소자.
  14. 청구항 13에 있어서,
    상기 적층된 서브-채널부들의 상기 폭들은 상기 중간부로부터 상기 적층된 서브-채널부들의 최상위의 것을 향하는 방향으로 단계적으로 감소되고,
    상기 적층된 서브-채널부들 중에서 최하위 서브 채널부의 폭은 상기 중간부의 상기 폭 보다 작은 반도체 소자.
  15. 청구항 13에 있어서,
    상기 게이트 전극에 동작 전압이 인가될 때, 상기 적층된 서브-채널부들을 포함하는 상기 채널부 전체가 공핍 영역이 되는 반도체 소자.
  16. 청구항 1에 있어서,
    상기 핀 부분은 상기 기판 상에 복수의 제공되고,
    상기 복수의 핀 부분들은 나란히 연장되고,
    상기 게이트 전극은 상기 복수의 핀 부분들을 가로지르고,
    상기 각 핀 부분의 상기 기저부의 상기 폭은 상기 게이트 전극의 길이 방향으로의 상기 복수의 핀 부분들의 피치(pitch)의 1/2과 같거나 작은 반도체 소자.
  17. 청구항 1에 있어서,
    상기 게이트 전극 양측의 기판 상에 각각 배치된 한 쌍의 소오스/드레인 패턴들을 더 포함하되,
    상기 채널부 및 상기 중간부는 상기 한 쌍의 소오스/드레인 패턴들 사이에 배치되고,
    상기 기저부는 양옆으로 연장되어 상기 한 쌍의 소오스/드레인 패턴들과 상기 기판 상에 개재된 반도체 소자.
  18. 청구항 1에 있어서,
    상기 기판은 벌크 반도체 기판이고,
    상기 핀 부분은 상기 벌크 반도체 기판의 일 부분에 해당하는 반도체 소자.
  19. 기판으로부터 돌출된 핀 부분, 상기 핀 부분은 기저부, 상기 기저부 상의 중간부, 및 상기 중간부 상의 채널부를 포함하고, 상기 중간부의 폭은 상기 기저부의 폭보다 작고 상기 채널부의 폭 보다 큰 것;
    상기 핀 부분을 가로지르고, 상기 채널부의 양 측벽들 및 상면을 덮는 게이트 전극; 및
    상기 채널부 및 상기 게이트 전극 사이에 개재된 게이트 절연막을 포함하되,
    상기 게이트 전극에 동작 전압이 인가될 때, 상기 채널부 내에 채널이 생성되고, 상기 채널은 상기 중간부의 측벽부에는 생성되지 않는 반도체 소자.
  20. 청구항 19에 있어서,
    상기 게이트 전극은 상기 중간부 및 기저부의 측벽들을 덮지 않는 반도체 소자.
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