CN104347690B - 具有场效应晶体管的半导体器件 - Google Patents

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Abstract

本发明提供了一种半导体器件，该半导体器件包括从衬底上突出的鳍部。鳍部包括基部、位于基部上的中间部和位于中间部上的沟道部。中间部的宽度小于基部的宽度而大于沟道部的宽度。栅电极覆盖沟道部的两个侧壁和上表面，器件绝缘图案覆盖基部的两个侧壁和中间部的两个侧壁。

Description

具有场效应晶体管的半导体器件
相关申请的交叉引用
本申请要求2013年7月30日提交至韩国知识产权局的韩国专利申请No.10-2013-0090277的优先权，在此通过引用方式将该申请的全部内容并入本文。
技术领域
本公开涉及半导体器件，更具体地说，涉及具有场效应晶体管的半导体器件。
背景技术
由于尺寸小、多功能和/或制造成本的原因，半导体器件广泛地用于电子工业。场效应晶体管(下文中称为“晶体管”)用作组成半导体器件的重要分立元件之一。一般来说，晶体管可以包括源极区、与源极区分开的漏极区以及位于源极区与漏极区之间的沟道区上方的栅电极。栅电极可以通过栅氧化层而与沟道区绝缘。
由于半导体器件已高度集成，晶体管的一些特性已降低。例如，在晶体管中可能会产生短沟道效应，并且晶体管的导通电流会降低。因此，为了提高晶体管的特性，正在进行各种研究。
发明内容
公开的实施例提供了包括场效应晶体管的半导体器件，该场效应晶体管可以提高可靠性并增加集成度。
在一个方面中，半导体器件包括鳍部件，所述鳍部件从衬底上突出并且包括具有两个侧壁的基部、位于所述基部上并具有两个侧壁的中间部和位于所述中间部上并具有两个侧壁的沟道部。所述中间部的宽度小于所述基部的宽度而大于所述沟道部的宽度。所述半导体器件还包括：器件绝缘图案，所述器件绝缘图案设置在所述衬底上的所述鳍部件周围并且覆盖所述基部的两个侧壁和所述中间部的两个侧壁；栅电极，所述栅电极跨越所述鳍部件并且覆盖所述沟道部的两个侧壁和上表面；以及栅极绝缘层，所述栅极绝缘层设置在所述沟道部与所述栅电极之间。所述鳍部件的至少第一侧壁在所述基部与所述中间部之间的界面处的斜率不同于在所述基部与所述沟道部之间的一部分中间部的斜率。
在一些实施例中，将位于所述器件绝缘图案上的栅电极的底面设置在与所述中间部的顶端实质上相同的高度或者设置在比所述中间部的顶端更高的高度。
在一些实施例中，所述栅电极没有覆盖所述中间部的侧壁。
在一些实施例中，所述基部、所述中间部和所述沟道部的宽度阶梯式减小。
在一些实施例中，当操作电压施加在所述栅电极上时，沟道实质上产生在所述沟道部中。
在一些实施例中，所述沟道部的宽度等于或小于由所述中间部的宽度减去通过薄化处理可控制的最小去除厚度的两倍所得到的数值。
在一些实施例中，所述沟道部的宽度等于或小于由所述中间部的宽度减去大约2纳米所得到的数值。
在一些实施例中，所述中间部的宽度等于或小于由所述基部的宽度减去通过薄化处理可控制的最小去除厚度的两倍所得到的数值。
在一些实施例中，所述中间部的宽度等于或小于由所述基部的宽度减去大约2纳米所得到的数值。
在一些实施例中，所述沟道部的宽度实质上均匀；并且所述中间部的宽度实质上均匀。
在一些实施例中，所述中间部包括顺序堆叠的多个子中间部。所述堆叠的多个子中间部的宽度彼此不同。每个所述子中间部的宽度可以小于所述基部的宽度而大于所述沟道部的宽度。
在一些实施例中，所述堆叠的多个子中间部的宽度沿着从所述基部向所述沟道部的方向阶梯式减小。所述堆叠的多个子中间部当中的最上面一个子中间部的宽度可以大于所述沟道部的宽度；并且所述堆叠的多个子中间部当中的最下面一个子中间部的宽度可以小于所述基部的宽度。
在一些实施例中，所述沟道部包括顺序堆叠的多个子沟道部。所述堆叠的多个子沟道部的宽度彼此不同；并且每个所述子沟道部的宽度可以小于所述中间部的宽度。
在一些实施例中，所述堆叠的多个子沟道部的宽度沿着从所述中间部向所述堆叠的多个子沟道部当中的最上面一个子沟道部的方向阶梯式减小。所述堆叠的多个子沟道部当中的最下面一个子沟道部的宽度可以小于所述中间部的宽度。
在一些实施例中，当操作电压施加在所述栅电极上时，包括堆叠的子沟道部的所述沟道部的整个部分可以成为耗尽区。
在一些实施例中，半导体器件还包括多个鳍部件，所述多个鳍部件设置在所述衬底上并且包括所述鳍部件。所述多个鳍部件可以彼此平行地延伸。所述栅电极可以跨越所述多个鳍部件；并且每个所述鳍部件的基部的宽度可以等于或小于所述多个鳍部件沿着所述栅电极的纵向方向的节距的一半。
在一些实施例中，所述半导体器件还包括一对源极/漏极图案，所述一对源极/漏极图案设置在所述衬底上并分别位于所述栅电极的两侧。所述沟道部和所述中间部设置在所述一对源极/漏极图案之间；并且所述基部可以横向延伸并设置在所述衬底与所述一对源极/漏极图案之间。
在一些实施例中，使用所述基部的延伸部分的顶面作为晶种通过外延生长工艺形成所述源极/漏极图案。
在一些实施例中，所述器件绝缘图案包括：第一绝缘图案，所述第一绝缘图案覆盖所述基部的两个侧壁；以及第二绝缘图案，所述第二绝缘图案覆盖所述中间部的两个侧壁。
在一些实施例中，半导体器件还包括掩模间隔件图案，所述掩模间隔件图案设置在所述中间部与所述器件绝缘图案之间。所述掩模间隔件图案包括绝缘材料。
在一些实施例中，所述衬底是块状半导体衬底；并且所述鳍部件对应于所述块状半导体衬底的一部分。
在一些实施例中，所述半导体器件是包含在存储器或逻辑半导体器件中的晶体管的部件。
在另一个方面中，半导体器件包括鳍部，所述鳍部从衬底上突出。所述鳍部包括具有相对侧壁的基部、位于所述基部上并具有相对侧壁的中间部和位于所述中间部上并具有相对侧壁的沟道部，其中，所述中间部的侧壁之间的宽度小于所述基部的侧壁之间的宽度而大于所述沟道部的侧壁之间的宽度。所述半导体器件还包括：器件绝缘结构，所述器件绝缘结构设置在所述衬底上并且形成在所述基部的两个侧壁和所述中间部的两个侧壁上；栅电极，所述栅电极跨越所述鳍部并且形成在所述沟道部的两个侧壁和上表面上；以及栅极绝缘层，所述栅极绝缘层设置在所述沟道部与所述栅电极之间。所述基部、所述中间部和所述沟道部的宽度阶梯式减小。
在一些实施例中，所述栅电极没有覆盖所述中间部的侧壁。
在一些实施例中，所述沟道部的宽度等于或小于由所述中间部的宽度减去通过薄化处理可控制的最小去除厚度的两倍所得到的数值。
在一些实施例中，所述沟道部的宽度等于或小于由所述中间部的宽度减去大约2纳米所得到的数值。
在一些实施例中，所述基部的侧壁是倾斜的或者实质上竖直的；所述中间部的侧壁是实质上竖直的；并且所述沟道部的侧壁是实质上竖直的。
在一些实施例中，所述鳍部的侧壁在所述中间部与所述基部之间的界面处包括实质上水平的部分。
在其他方面中，半导体器件包括鳍部，所述鳍部从衬底上突出。所述鳍部包括具有相对侧壁的基部、位于所述基部上并具有相对侧壁的中间部和位于所述中间部上并具有相对侧壁的沟道部。所述中间部的侧壁之间的宽度小于所述基部的侧壁之间的宽度而大于所述沟道部的侧壁之间的宽度。所述半导体器件还包括：器件绝缘图案，所述器件绝缘图案设置在所述衬底上并且形成在所述基部的两个侧壁和所述中间部的两个侧壁上；栅电极，所述栅电极跨越所述鳍部并且形成在所述沟道部的两个侧壁和上表面上；以及栅极绝缘层，所述栅极绝缘层设置在所述沟道部与所述栅电极之间。所述鳍部的侧壁在所述中间部与所述基部之间的界面处包括实质上水平的部分。
在其他方面中，半导体器件包括鳍部件，所述鳍部件从衬底上突出并且包括基部、位于所述基部上的中间部和位于所述中间部上的沟道部，所述沟道部具有两个侧壁，所述中间部具有两个侧壁，其中，所述中间部的宽度小于所述基部的宽度而大于所述沟道部的宽度。所述半导体器件还包括栅电极，所述栅电极跨越所述鳍部件并且覆盖所述沟道部的两个侧壁和上表面；以及栅极绝缘层，所述栅极绝缘层设置在所述沟道部与所述栅电极之间。当操作电压施加在所述栅电极上时，在所述沟道部中产生沟道，而在所述中间部的侧壁部分中不产生沟道。
在一些实施例中，所述栅电极没有覆盖所述中间部的侧壁或所述基部的侧壁。
在一些实施例中，当操作电压施加在所述栅电极上时，所述沟道部的整个部分成为耗尽区。
在其他方面中，一种制备半导体器件的方法包括步骤：制备鳍部，所述鳍部从衬底上突出并且包括具有相对侧壁的基部、位于所述基部上并具有相对侧壁的中间部和位于所述中间部上并具有相对侧壁的沟道部，其中，所述中间部的侧壁之间的宽度小于所述基部的侧壁之间的宽度而大于所述沟道部的侧壁之间的宽度；制备器件绝缘结构，所述器件绝缘结构设置在所述衬底上并且形成在所述基部的两个侧壁和所述中间部的两个侧壁上；制备栅电极，所述栅电极跨越所述鳍部并且形成在所述沟道部的两个侧壁和上表面上；以及制备栅极绝缘层，所述栅极绝缘层设置在所述沟道部与所述栅电极之间。所述基部、所述中间部和所述沟道部的宽度阶梯式减小。
附图说明
通过附图和所附详细说明书，所公开的各个实施例将会更清楚。
图1A是示出根据一些示例性实施例的半导体器件的透视图；
图1B是沿着图1A的线I-I’截取的横截面图；
图1C是沿着图1A的线II-II’截取的横截面图；
图1D是图1B的‘A’部的放大图；
图2A是示出根据一些示例性实施例的半导体器件的修改实例的透视图；
图2B是沿着图2A的线I-I’截取的横截面图；
图3是示出根据一些示例性实施例的半导体器件的另一个修改实例的横截面图；
图4A至图12A是示出根据一些示例性实施例的半导体器件的制造方法的透视图；
图4B至图12B分别是沿着图4A至图12A的线I-I’截取的横截面图；
图4C至图12C分别是沿着图4A至图12A的线II-II’截取的横截面图；
图13A至图13E是示出在根据一些示例性实施例的半导体器件的制造方法中形成鳍部的方法的另一个实例的横截面图；
图14A至图14E是示出在根据一些示例性实施例的半导体器件的制造方法中形成鳍部的方法的另一个实例的横截面图；
图15A是示出根据其他示例性实施例的半导体器件的平面图；
图15B是沿着图15A的线I-I’截取的横截面图；
图15C是沿着图15A的线II-II’截取的横截面图；
图15D是图15B的‘B’部的放大图；
图16是示出根据其他示例性实施例的半导体器件的修改实例的横截面图；
图17A至图19A是沿着图15A的线I-I’截取的横截面图，用于示出根据一些实施例的半导体器件的制造方法；
图17B至图19B是沿着图15A的线II-II’截取的横截面图，用于示出根据一些实施例的半导体器件的制造方法；
图20A至图20E是示出在根据其他示例性实施例的半导体器件的制造方法中形成鳍部的方法的另一个实例的横截面图；
图21A和图21B是示出根据其他示例性实施例的半导体器件的横截面图；
图21C是图21A的‘C’部的放大图；
图22至图26是示出根据其他示例性实施例的半导体器件的制造方法的横截面图；
图27是示出根据一些示例性实施例的半导体器件的示意性框图；
图28是示出具有根据一些实施例的半导体器件的电子系统的实例的示意性框图；以及
图29是示出具有根据一些公开实施例的半导体器件的存储卡的实例的示意性框图。
具体实施方式
下面将参考示出示例性实施例的附图，更具体地描述本公开。从下面结合附图更详细描述的示例性实施例中，将会清楚优点和特征以及实现优点和特征的方法。然而，应当注意，本发明的概念不限于下面的示例性实施例，并且可以实现为多种形式。在附图中，示例性实施例不限于本文所提供的具体实例，并且为了清楚而被放大。
本文所使用的术语仅出于描述具体实施例的目的，并不旨在限制本发明。除非文章中明确地指出，否则本文所使用的单数形式“一”、“一个”和“该”旨在也包括复数形式。本文使用的术语“和/或”包括所列相关项目中的一种或多者的任何和全部组合。应当理解，当一个元件被称为与另一个元件“连接”或“耦合”时，该一个元件可以直接与另一个元件直接连接或耦合，或者可以存在中间元件。
同样，应当理解，当层、区域或衬底等的一个元件被称为“在另一个元件上”或“与另一个元件相邻”时，该一个元件可以直接在另一个元件上或与另一个元件相邻，或者可以存在中间元件。相反，术语“直接”表示不存在中间元件。还应当理解，在本文中使用的术语“包括”、“包含”和/或“含有”表示存在所述的特征、整数、步骤、操作、元件和/或组件，但不排除存在或增加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组合。
另外，将通过作为理想示例性视图的截面图来描述详细说明书中的实施例。因此，根据制造技术和/或容许误差会相应地改变示例性视图的形状。因此，实施例不限于示例性视图所示的具体形状，而是可以包括根据制造过程创造的其他形状。在附图中示例的面积具有大致的特性并且用于示出元件的具体形状。因此，不应当解释为限制本发明概念的范围。
还应当理解，虽然在本文中使用术语第一、第二、第三等来描述各个元件，但是这些元件不应当受到这些术语的限制。除非本文中另有所指，否则这些术语仅用于将一个元件与其他元件区分开。因此，在不脱离本发明教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。在本文中阐述和示出的本公开的各个方面的示例性实施例包括其互补的相对方面。在整个说明书中，相同的附图标记或相同的参考标记表示相同的元件。
此外，在本文中参考作为理想化示例性附图的横截面图和/或平面图来描述示例性实施例。因而，例如由于制造技术和/或容差而造成的附图形状的变化是可预期的。因此，示例性实施例不应当解释为限于本文所示的区域的形状，而是包括由于例如制造而造成的形状偏差。例如，示例为矩形的蚀刻区域通常会具有圆形或曲线特征。因此，附图中所示的区域实际上是示意性的，并且区域的形状不是用来限制示例性实施例的范围。
除非本文中另有所指，否则在此使用的诸如“相同”、“相等”、“平面”或“共面”等术语在涉及方位、布局、位置、形状、尺寸、数量或其他量时，不一定表示精确相同的方位、布局、位置、形状、尺寸、数量或其他量，而是旨在涵盖在例如由制造过程而引起的可接受偏差之内近似相同的方位、布局、位置、形状、尺寸、数量或其他量。本文所使用的术语“基本上”反映了这种含义。
除非另有所指，否则本文所使用的词语“接触”表示直接接触。
图1A是示出根据一些示例性实施例的半导体器件的透视图。图1B是沿着图1A的线I-I’截取的横截面图。图1C是沿着图1A的线II-II’截取的横截面图。图1D是图1B的‘A’部的放大图。
参考图1A、图1B、图1C和图1D，鳍FP1a(在本文中也被称为鳍部件或鳍部FP1a)从衬底100突出。在一些实施例中，衬底100可以是块状半导体衬底。例如，衬底100可以是硅衬底。然而，本发明的概念不限于此。在其他实施例中，衬底100可以是绝缘体上硅(SOI)衬底。出于简单和方便说明的目的，下面将以作为块状半导体衬底的衬底100为例进行描述。
鳍部FP1a由半导体材料形成。例如，鳍部FP1a可以由硅形成。在一些实施例中，鳍部FP1a可以对应于衬底100的一部分。例如，鳍部FP1a在没有界面的情况下与作为块状半导体衬底的衬底100直接连接，从而形成衬底100的鳍部FP1a。在一些实施例中，鳍部FP1a可以掺杂有第一导电类型的掺杂物。
在一个实施例中，鳍部FP1a包括：基部BP、位于基部BP上的中间部IPa和位于中间部IPa上的沟道部CPa。基部BP、中间部IPa和沟道部CPa可以顺序堆叠在衬底100上。在一个实施例中，鳍部FP1a形成一体，使得基部BP、中间部IPa和沟道部CPa在相互之间没有界面的情况下彼此直接连接。基部BP、中间部IPa和沟道部CPa均可以具有相对侧壁，这些相对侧壁共同形成鳍部FP1a的两个相对侧壁。
如图1B和图1D所示，在一个实施例中，中间部IPa的宽度WI小于基部BP的宽度WB而大于沟道部CPa的宽度WC。基部BP的宽度WB、中间部IPa的宽度WI和沟道部CPa的宽度WC可以沿着从基部BP到沟道部CPa的方向逐级减小。因此，基部BP、中间部IPa和沟道部CPa的侧壁可以具有阶梯式结构。根据一个实施例，沟道部CPa的宽度WC基本上可以是均匀的。类似地，中间部IPa的宽度WI基本上可以是均匀的。例如，从沟道部CPa的底部到沟道部CPa的顶部，在沟道部CPa的侧壁之间的宽度基本上可以是相同的。因此，沟道部CPa的侧壁基本上是竖直的。类似地，从中间部IPa底部到中间部IPa的顶部，在中间部IPa的侧壁之间的宽度基本上可以是相同的。因此，中间部IPa的侧壁基本上可以是竖直的。
在一些实施例中，沟道部CPa的宽度WC可以等于或小于以下数值，即，从中间部IPa的宽度WI减去由通过薄化处理控制的最小去除厚度的两倍所得到的数值。在一些实施例中，沟道部CPa的宽度WC可以等于或小于中间部IPa的宽度WI减去大约2纳米所得到的数值。
类似地，中间部IPa的宽度WI可以等于或小于以下数值，即，从基部BP的宽度WB减去由通过薄化处理控制的最小去除厚度的两倍所得到的数值。在一些实施例中，中间部IPa的宽度WI可以等于或小于基部BP的宽度WB减去大约2纳米所得到的数值。
在图1B中，基部BP的侧壁基本上垂直于衬底100。可替换地，基部BP可以具有倾斜的侧壁，从而基部BP的下部宽度可大于基部BP的上部宽度。在这种情况下，基部BP的宽度WB可以对应于基部BP的上部宽度。然而，如本文所述，一部分鳍部FP1a的宽度可以是指在该部分内从一个侧壁到另一个侧壁之间的任何宽度。此外，在描述时，一部分鳍部的平均宽度是指从该部分的底部到该部分的顶部之间的平均宽度。
在一个实施例中，在衬底100上的鳍部部分FP1a周围设置有器件绝缘图案DIP。器件绝缘图案DIP可以形成在基部BP的两个侧壁上和中间部IPa的两个侧壁上并且覆盖基部BP的两个侧壁和中间部IPa的两个侧壁。在一些实施例中，器件绝缘图案DIP的上表面设置在与中间部IPa的顶端基本相同的高度。
在一些实施例中，器件绝缘图案DIP包括覆盖基部BP的两个侧壁的第一绝缘图案110a和覆盖中间部IPa的两个侧壁的第二绝缘图案115a。第一绝缘图案110a可以包括例如氧化硅(例如，高密度等离子体氧化物和/或旋涂玻璃(SOG)氧化物)。第二绝缘图案115a可以包括例如相同或不同的氧化硅(例如，无掺杂硅玻璃(USG)氧化物)。如图1B的实例所示，第一绝缘图案110a与基部BP的两个侧壁接触，而第二绝缘图案115a与中间部IPa的两个侧壁接触。
栅电极160在器件绝缘图案DIP上跨越鳍部FP1a。栅电极160形成在沟道部CPa的两个侧壁和上表面上并且可以覆盖沟道部CPa的两个侧壁和上表面。在一个实施例中，在栅电极160与沟道部CPa之间设置栅极绝缘层150。沿着栅电极160的纵向定义基部BP的宽度WB、中间部IPa的宽度WI和沟道部CPa的宽度WC。栅电极160的纵向对应于图1A的x轴方向。
器件绝缘图案DIP上的栅电极160的底面设置在与中间部IPa的顶端基本上相同的高度或者比中间部IPa的顶端更高的高度。因此，栅电极160没有形成在中间部IPa的两个侧壁上也没有形成在基部BP的两个侧壁上。结果，在一些实施例中，当操作电压施加在栅电极160上时，中间部IPa的侧壁部分不会产生沟道。中间部IPa的侧壁部分包括中间部IPa的侧壁和与侧壁相邻的区域。在沟道部CPa中产生沟道。在一些实施例中，当操作电压施加在栅电极160上时，沟道部CPa的整个部分可以成为耗尽区。
如图1A至图1D所示，可以认为鳍部FP1a具有两个侧壁，每个侧壁都包括沿着不同方向(例如，竖直方向与水平方向)延伸的部分。因此，各个侧壁在不同部分处的斜率不同。例如，鳍部FP1a的至少第一侧壁在基部与中间部之间的界面处的斜率(例如，基本上水平的斜面)不同于在基部与沟道部之间的一部分中间部的斜率(例如，基本上竖直的斜面)。
在一些实施例中，栅电极160可以包括顺序堆叠的导电势垒图案155和金属图案157。导电势垒图案155可以包括例如导电金属氮化物(例如，氮化钛、氮化钽和/或氮化钨)。金属图案157可以包括例如钨、铝和/或铜。在一些实施例中，如图1A和图1C所示，导电势垒图案155的两端可以向上延伸以覆盖金属图案157的两个侧壁。然而，本发明的概念不限于此。在其他实施例中，导电势垒图案155的两个侧壁可以分别与金属图案157的两个侧壁对齐。在其他实施例中，栅电极160可以包括至少一种不同的导电金属(例如，掺杂硅和/或金属硅化物)。
栅极绝缘层150可以包括热氧化硅层、化学气相淀积(CVD)氧化硅层、原子层沉积(ALD)氧化硅层和高k介电层(例如，诸如氧化铝层和/或氧化铪层之类的金属氧化物层)中的至少一者。在一些实施例中，如果栅极绝缘层150由热氧化硅层形成，那么栅极绝缘层150可有限地形成在沟道部CPa的表面上。在这种情况下，位于器件绝缘图案DIP上的栅电极160的底面可以设置在与中间部IPa的顶端基本上相同的高度(在图1B或图1D中未示出)。在其他实施例中，如果栅极绝缘层150例如由CVD氧化硅层、ALD氧化硅层和/或高k介电层形成，那么位于器件绝缘图案DIP上的栅电极160的底面可以设置在比中间部IPa的顶端更高的高度。如果导电势垒图案155覆盖金属图案157的两个侧壁，那么栅极绝缘层150的两端可以向上延伸以覆盖栅电极160的两个侧壁。
在栅电极160的两个侧壁上可以分别设置栅极间隔件135。栅极间隔件135可以包括例如绝缘材料(例如，氮化硅和/或氮氧化硅)。在一些实施例中，在栅极间隔件135与沟道部CPa之间可以设置缓冲绝缘层120。缓冲绝缘层120可以包括例如氧化硅。
在衬底100上并且分别在栅电极160的两侧可以设置一对源极/漏极图案S/D。在这种情况下，沟道部CPa设置在这对源极/漏极图案S/D之间。另外，中间部IPa也可以设置在这对源极/漏极图案S/D之间。在一个实施例中，沟道部CPa和中间部IPa与这对源极/漏极图案S/D接触。
如图1B和图1C所示，沟道部CPa可以包括被栅电极160覆盖的一对第一侧壁SW1和平行于栅电极160纵向的一对第二侧壁SW2。在从俯视角度观看时，第二侧壁SW2可基本上垂直于第一侧壁SW1。类似地，中间部IPa可以包括与沟道部CPa的第一侧壁SW1平行的第一侧壁，和与沟道部CPa的第二侧壁SW2平行对齐的第二侧壁。源极/漏极图案S/D可以分别与沟道部CPa的第二侧壁SW2和中间部IPa的第二侧壁接触。沟道部CPa的宽度WC对应于沟道部CPa的一对第一侧壁SW1之间的距离，中间部IPa的宽度WI等于中间部IPa的第一侧壁之间的距离。
如图1C所示，基部BP可以横向延伸并设置在衬底100与每个源极/漏极图案S/D之间。源极/漏极图案S/D可以分别与基部BP的延伸部分的上表面接触。源极/漏极图案S/D包括半导体材料。每个源极/漏极图案S/D的至少一部分掺杂有与第一导电类型相对的第二导电类型的掺杂物。在一些实施例中，每个源极/漏极图案S/D的至少一部分可以与沟道部CPa接触。
例如，可以使用基部BP的延伸部分作为晶种通过外延生长工艺形成源极/漏极图案S/D。在一些实施例中，如果包括栅电极160和鳍部FP1a的场效应晶体管是PMOS晶体管，那么源极/漏极图案S/D可以包括能够向沟道部CPa施加压力的半导体材料。例如，如果沟道部CPa由硅形成，那么源极/漏极图案S/D可以包括硅锗(SiGe)。因为锗的原子直径大于硅的原子直径，所以源极/漏极图案S/D可以向沟道部CPa施加压力。因此，当场效应晶体管工作时，可以增加沟道部CPa的空穴迁移率。
在其他实施例中，如果场效应晶体管是NMOS晶体管，那么沟道部CPa和源极/漏极图案S/D可以由硅形成。源极/漏极图案S/D的上表面可以高于鳍部FP1a的上表面。
层间绝缘层140可以覆盖源极/漏极图案S/D。层间绝缘层140的上表面与栅电极160的上表面基本上共面。因此，层间绝缘层140不会形成在栅电极160的上表面上或者覆盖栅电极160的上表面。例如，层间绝缘层140可以包括氧化硅层、氮化硅层和/或氮氧化硅层。
根据包括上述场效应晶体管的半导体器件，沟道部CPa与基部BP之间的中间部IPa的宽度WI小于基部BP的宽度WB。因此，可以提高源极/漏极图案S/D之间的穿通特性。这样，因为与沟道部CPa下面的穿通路径相对应的中间部IPa比基部BP窄，所以可以提高穿通特性。因此，可以降低短沟道效应对效应晶体管的影响。
另外，借助中间部IPa，可以减小栅电极160与鳍部FP1a之间的寄生电容或使其最小化。具体地说，如图1D所示，栅电极160可以与中间部IPa的边缘上表面重叠，从而限定寄生电容。中间部IPa的边缘上表面可以定义为沟道部CPa与中间部IPa侧壁之间的上表面。因为中间部IPa比基部BP窄，所以可以减小中间部IPa的边缘上表面的面积。因此，可以减小寄生电容的电容量或使其最小化。如果省略中间部IPa，那么栅电极160会与宽度较宽的基部BP的边缘上表面重叠。因此，会增加寄生电容的电容量。然而，根据上述实施例，在沟道部CPa与基部BP之间设置比基部BP窄的中间部IPa，从而可以减小寄生电容的电容量或使其最小化。这样，可以提高场效应晶体管的运行速度和可靠性。因此，可以实现高速的、可靠性极好的半导体器件。
此外，在一些实施例中，基部BP的宽度WB、中间部IPa的宽度WI和沟道部CPa的宽度WC从基部BP向沟道部CPa阶梯式减小。因此，鳍部FP1a具有稳定的竖向结构。这样，即使增加鳍部FP1a的高度，鳍部FP1a也不会倾斜。如果鳍部FP1a仅由窄的沟道部CPa构成，那么鳍部FP1a更容易倾斜。
接下来，将参考附图描述根据一些实施例的半导体器件的修改实例。
图2A是示出根据一些本发明概念的一些实施例的半导体器件的修改实例的透视图，图2B沿着图2A的线I-I’截取的横截面图。
参考图2A和图2B，在器件绝缘图案DIP’与中间部IPa之间可以设置掩模间隔件图案180a。掩模间隔件图案180a可以包括例如绝缘材料(例如，氧化硅和/或氮化硅)。与包括图1A至图1D所示的第一绝缘图案110a和第二绝缘图案115a的器件绝缘图案DIP不同，根据本修改实例的器件绝缘图案DIP’可以形成一体。因此，在器件绝缘图案DIP’的覆盖中间部IPa侧壁的第一部分与器件绝缘图案DIP’覆盖基部BP侧壁的第二部分之间不存在界面。应当注意，在本文中可以使用术语“器件绝缘结构”来表示用作半导体器件的绝缘元件的一个或多个元件。例如，包括图1A至图1D所示的第一绝缘图案110a和第二绝缘图案115a的组合图案可以称为器件绝缘结构。此外，图2B所示的器件绝缘图案DIP’和掩模间隔件图案180a也可以共同称为器件绝缘结构。
图3是示出根据一些实施例的半导体器件的另一个修改实例的横截面图。
参考图3，在衬底100上可以设置多个鳍部FP1a。多个鳍部FP1a可以彼此平行地排列。栅电极160可以跨越多个鳍部FP1a。这样，栅电极160可以控制多个鳍部FP1a的沟道部CPa。在一个实施例中，多个鳍部FP1a以相等的间隔排列。在一个实施例中，每个鳍部FP1a的基部BP的宽度WB可以基本上等于或小于鳍部FP1a沿着栅电极160的纵向方向的节距70的一半。
接下来，将参考附图描述根据一个实施例的半导体器件的制造方法。图4A至图12A是示出根据一些示例性实施例的半导体器件的制造方法的透视图。图4B至图12B分别是沿着图4A至图12A的线I-I’截取的横截面图。图4C至图12C分别是沿着图4A至图12A的线II-II’截取的横截面图。
参考图4A、图4B和图4C，可以在衬底100上形成掩模图案(见图13A的102)，然后可以使用掩模图案作为蚀刻掩模对衬底100进行蚀刻，从而形成第一初级鳍部105。掩模图案可以具有沿着一个方向(例如，y轴方向)延伸的线形形状。然后，可以在衬底100上形成第一绝缘层110，可以对第一绝缘层110进行平面化处理，直到露出掩模图案。可以将暴露出的掩模图案去除以露出第一初级鳍部105的上表面。掩模图案可以包括例如相对于衬底100和第一绝缘层110具有蚀刻选择性的材料。例如，如果第一绝缘层110包括氧化硅层，那么掩模图案可以包括氮化硅层。另外，掩模图案还可以包括设置在氮化硅层与衬底100之间的缓冲层(例如，氧化硅层)。第一初级鳍部105可以掺杂有第一导电类型的掺杂物。
在一些实施例中，第一初级鳍部105的宽度可以基本上等于参考图1D描述的基部BP的宽度WB。
参考图5A、图5B和图5C，可以使平面化的第一绝缘层110凹陷以形成第一绝缘图案110a。第一绝缘图案110a覆盖第一初级鳍部105下部的侧壁。此时，露出第一初级鳍部105的上部。
可以在第一初级鳍部105的暴露出的上部上进行第一薄化处理以形成第二初级鳍部105a。此时，在第二初级鳍部105a的下面形成基部BP。基部BP对应于在第一薄化处理中没有暴露出的第一初级鳍部105的下部。基部BP被第一绝缘图案110a覆盖。
第一薄化处理减小了第一初级鳍部105的暴露出的上部的宽度。根据第一薄化处理的实例，可以通过各向同性蚀刻处理(例如，干法各向同性蚀刻处理和/或湿法各向同性蚀刻处理)直接对第一初级鳍部105的暴露出的上部蚀刻。根据第一薄化处理的另一个实例，可以将第一初级鳍部105的暴露出的上部氧化以形成牺牲氧化层，然后去除牺牲氧化层。在牺牲氧化层的形成过程中消耗了第一初级鳍部105的暴露出的上部中的半导体原子(例如，硅原子)。因此，可以在去除牺牲氧化层之后形成具有较窄宽度的第二初级鳍部105a。
第一薄化处理可以具有可控制的最小去除厚度。第二初级鳍部105a下部的宽度可以基本上等于或者小于从基部BP的宽度减去第一薄化处理的最小去除厚度的两倍所得到的数值。在一些实施例中，第二初级鳍部105a下部的宽度可以基本上等于或者小于从基部BP的宽度减去大约2纳米所得到数值。
参考图6A、图6B和图6C，可以在具有第二初级鳍部105a的衬底100上形成第二绝缘层115。第二绝缘层115覆盖第二初级鳍部105a的侧壁和上表面。第二绝缘层115可以包括例如单层氧化硅层或多层氧化硅层(例如，由USG层和TEOS层组成的双层)。
参考图7A、图7B和图7C，使第二绝缘层115凹陷以形成第二绝缘图案115a。此时，露出第二初级鳍部105a的上部。第二初级鳍部105a的下部被第二绝缘图案115a覆盖。
可以在第二初级鳍部105a的暴露出的上部上进行第二薄化处理，从而形成沟道部CP。此时，在沟道部CP的下面形成中间部IP。中间部IP对应于在第二薄化处理中没有露出的第二初级鳍部105a的下部。这样，形成包括基部BP、中间部IP和沟道部CP的鳍部FP1。在第二薄化处理的实例中，可以将第二初级鳍部105a的暴露出的上部氧化以形成牺牲氧化层，然后去除牺牲氧化层以形成沟道部CP。在一些实施例中，可以通过湿法蚀刻法去除牺牲氧化层。在第二薄化处理的另一个实例中，可以通过各向同性蚀刻工艺直接对第二初级鳍部105a的暴露出的上部蚀刻。第一绝缘图案110a和第二绝缘图案115a可以组成器件绝缘图案DIP。
由于第二薄化处理，沟道部CP的宽度小于中间部IP的宽度。在一些实施例中，沟道部CP的宽度可以基本上等于或小于从中间部IP的宽度减去第二薄化处理可控制的最小去除厚度的两倍所得到的数值。在一些实施例中，沟道部CP的宽度可以基本上等于或小于从中间部IP的宽度减去大约2纳米所得到的数值。
参考图8A、图8B和图8C，在包括鳍部FP1和器件绝缘图案DIP的衬底100上可以共形地形成缓冲绝缘层120。缓冲绝缘层120可以是例如氧化硅层。
此后，可以形成跨越鳍部FP1的伪栅极125。伪栅极125可以沿着图8A中的x轴方向延伸。可以在伪栅极125上形成封盖图案130。例如，可以在具有缓冲绝缘层120的衬底100上顺序地形成伪栅极层和封盖层，然后可以对封盖层和伪栅极层图案化以形成顺序堆叠的伪栅极125和封盖图案130。在形成封盖层之前，可以使伪栅极层的上表面平面化。封盖图案130可以由相对于伪栅极125具有蚀刻选择性的材料形成。例如，伪栅极125可以由多晶硅形成，封盖图案130可以由氧化硅、氮氧化硅和/或氮化硅形成。在其他实施例中，可以省略封盖图案130。
可以在衬底100上共形地形成栅极间隔件层，然后可以对栅极间隔件层进行各向异性蚀刻以分别在伪栅极125的两个侧壁上形成栅极间隔件135。此时，如图8A所示，可以在位于伪栅极125两侧的鳍部FP1的侧壁上形成鳍部间隔件135f。
参考图9A、图9B和图9C，可以对伪栅极125两侧的鳍部FP1(即，沟道部CP和中间部IP)进行蚀刻以露出位于伪栅极125两侧的基部BP。因此，形成了参考图1A至图1D描述的鳍部FP1a。借助露出出基部BP的蚀刻处理，可以去除鳍部间隔件135f，并且可以对伪栅极125两侧的缓冲绝缘层120和一部分器件绝缘图案DIP进行蚀刻。此时，可以对封盖图案130的上部进行蚀刻。然而，至少可以保留封盖图案130的下部。另外，可以保留栅极间隔件135。
参考图10A、图10B和图10C，可以形成源极/漏极图案S/D。例如，在一个实施例中，可以使用基部BP的暴露出的上表面作为晶种进行选择性外延生长工艺，从而形成源极/漏极图案S/D。如上文所述，基部BP的宽度比沟道部CPa和中间部IPa的宽度更宽。因此，增加了选择性外延生长工艺的晶种面积。这样，可以易于形成源极/漏极图案S/D。在一个实施例中，源极/漏极图案S/D通过原位法或离子注入法掺杂有第二导电类型的掺杂物。
如参考图1A至图1D所述，如果场效应晶体管是PMOS晶体管，那么源极/漏极图案S/D可以形成为包括能够向沟道部CPa施加压力的半导体材料(例如，硅锗(SiGe))。可替换地，如果场效应晶体管是NMOS晶体管，那么源极/漏极图案S/D可以形成为包括例如硅。
参考图11A、图11B和图11C，此后，可以在衬底100的整个上表面上形成层间绝缘层140，然后使层间绝缘层140平面化。此时，可以使用伪栅极125作为平面化终止层。因此，可以将保留的封盖图案130去除以露出伪栅极125。平面化的层间绝缘层140可以覆盖设置在伪栅极125两侧的源极/漏极图案S/D。在层间绝缘层140的平面化过程中可以将栅极间隔件135的上部去除。伪栅极125具有相对于平面化的层间绝缘层140和栅极间隔件135的蚀刻选择性。
参考图12A、图12B和图12C，将暴露出的伪栅极125和位于其下的缓冲绝缘层120去除以形成栅极凹槽145。栅极凹槽145可以露出位于伪栅极125下面的鳍部FP1a(具体为沟道部CPa)。
此后，可以在栅极凹槽145中暴露出的鳍部FP1a上形成图1A至图1D所示的栅极绝缘层150，然后可以形成栅极导电层来填充栅极凹槽145。可以对栅极导电层进行平面化处理，直到露出平面化的层间绝缘层140，从而在栅极凹槽145中形成参考图1A至图1D所述的栅电极160。
栅极绝缘层150可以包括例如氧化硅层和/或高k介电层。例如，可以通过热氧化法、化学气相沉积(CVD)法和/或原子层沉积(ALD)法形成栅极绝缘层150。在一些实施例中，如果通过热氧化法形成栅极绝缘层150，那么栅极绝缘层150可以共形地形成在栅极凹槽145中的沟道部CPa的暴露出的表面上。在其他实施例中，如果栅极绝缘层150包括通过CVD法和/或ALD法形成的一个或多个绝缘层，那么栅极绝缘层150可以共形地形成在栅极凹槽145的内表面和平面化的层间绝缘层140的上表面上。
在一些实施例中，栅极导电层可以包括顺序堆叠的导电势垒层和金属层。导电势垒层可以共形地形成在栅极凹槽145的内表面和平面化的层间绝缘层140的上表面上。金属层可以形成为填充栅极凹槽145。在这种情况下，如图1A至图1D所示，栅电极160可以包括顺序堆叠的导电势垒图案155和金属图案157。在一些实施例中，如果栅极绝缘层150也形成在平面化的层间绝缘层140的上表面上，那么可以与栅极导电层一起对在平面化的层间绝缘层140的上表面上的栅极绝缘层进行平面化处理。
因为对栅极导电层进行平面化处理直到露出平面化的层间绝缘层140，所以栅电极160的上表面与平面化的层间绝缘层140的上表面可以基本上共面。
在上述半导体器件的制造方法中，使用伪栅极125和栅极凹槽145形成栅电极160。可替换地，可以在图7A至图7C所示的结构上顺序地形成栅极绝缘层150和栅极导电层，然后对栅极导电层图案化以形成栅电极。
另一方面，可以通过不同的方法形成鳍部FP1。
图13A至图13E是示出在根据一些示例性实施例的半导体器件的制造方法中形成鳍部的方法的另一个实例的横截面图。
参考图13A，可以在衬底100上形成掩模图案102，然后可以使用掩模图案102作为蚀刻掩模对衬底100进行蚀刻以形成第一初级鳍部105。此后，在衬底100上形成第一绝缘层110，然后对第一绝缘层110进行平面化处理直到露出掩模图案102。
参考图13B，可以使平面化的第一绝缘层110凹陷以形成第一绝缘图案110a。第一绝缘图案110a可以覆盖第一初级鳍部105的下部，而第一初级鳍部105上部的侧壁可以露出。此时，掩模图案102保留在第一初级鳍部105的上表面上。
在第一初级鳍部105上部的暴露出的侧壁上进行第一薄化处理，从而形成第二初级鳍部105a。此时，在第二初级鳍部105a的下面形成基部BP。因为在第一薄化处理中掩模图案102保留在第一初级鳍部105的上表面上，所以不会减小第二初级鳍部105a的高度。
参考图13C，在衬底100上形成第二绝缘层115，然后对第二绝缘层115进行平面化处理直到露出掩模图案102。
参考图13D，可以将暴露出的掩模图案102去除以露出第二初级鳍部105a的上表面。此时，可以对平面化的第二绝缘层115的上部进行局部蚀刻。
参考图13E，可以使平面化的第二绝缘层115凹陷以形成覆盖第二初级鳍部105a下部的第二绝缘图案115a。此时，露出第二初级鳍部105a的上部。此后，可以在第二初级鳍部105a的暴露出的上部上进行参考图7A至图7C所述的第二薄化处理。因此，可以形成图7A至图7C所示的鳍部FP1。接下来，可以进行参考图8A至图12A、图8B至图12B以及图8C至图12C所述的后续过程。
图14A至图14E是示出在根据一些示例性实施例的半导体器件的制造方法中形成鳍部的方法的另一个实例的横截面图。
参考图14A，可以在衬底100上形成掩模图案103。掩模图案103的宽度基本上等于参考图1A至图1D所述的中间部IPa的宽度WI。
参考图14B，可以使用掩模图案103作为蚀刻掩模对衬底100进行蚀刻，从而形成初级鳍部105b。初级鳍部105b的底端可以设置在与中间部IPa的底端基本上相同的高度。
可以在衬底100上共形地形成掩模间隔件层，然后可以对掩模间隔件层进行蚀刻(例如，各向异性蚀刻)以在初级鳍部105b和掩模图案103的侧壁上形成掩模间隔件180。例如，可以通过化学气相沉积(CVD)法或原子层沉积(ALD)法形成掩模间隔件层。掩模间隔件180可以由相对于衬底100具有蚀刻选择性的绝缘材料形成。例如，掩模间隔件180可以由氧化硅、氮氧化硅和/或氮化硅形成。
参考图14C，可以使用掩模图案103和掩模间隔件180作为蚀刻掩模对衬底100进行蚀刻，从而在初级鳍部105b下面形成基部BP。
参考图14D，此后，可以在衬底100上形成器件绝缘层117，然后对器件绝缘层117进行平面化处理直到露出掩模图案103。
参考图14E，可以将暴露出的掩模图案103去除。可以使平面化的器件绝缘层117凹陷以形成器件绝缘图案DIP’。器件绝缘图案DIP’覆盖初级鳍部105b的下部。当平面化的器件绝缘层117凹陷时，对掩模间隔件180进行蚀刻以露出初级鳍部105b的上部。因此，可以在器件绝缘图案DIP’与初级鳍部105b下部的侧壁之间分别形成掩模间隔件图案180。
可以在初级鳍部105b的暴露出的上部上进行参考图7A至图7C所述的第二薄化处理，从而形成如图7A至图7C所示的鳍部FP1。此后，可以进行参考图8A至图12A、图8B至图12B以及图8C至图12C所述的后续过程以实现图2A和图2B所示的半导体器件。
图15A是示出根据其他示例性实施例的半导体器件的平面图。图15B是沿着图15A的线I-I’截取的横截面图。图15C是沿着图15A的线II-II’截取的横截面图。图15D是图15B的‘B’部的放大图。在本实施例中，将用相同的附图标记或相同的参考标记来表示在图1A至图1D所示的前述实施例中描述的相同元件。出于简单和方便说明的目的，将省略或简要提及对在前述实施例中所述的相同元件的描述。下面将主要描述本实施例与前述实施例之间的不同之处。
参考图15A、图15B、图15C和图15D，根据本实施例的鳍部FP2a可以包括基部BP、沟道部CPa和设置在基部BP与沟道部CPa之间的中间部IPMa。中间部IPMa可以包括顺序堆叠的多个子中间部L1a和L2a。如图15B和图15D所示，堆叠的子中间部L1a和L2a的宽度WI1和WI2彼此不同。堆叠的子中间部L1a和L2a的宽度WI1和WI2均小于基部BP的宽度WB且均大于沟道部CPa的宽度WC。子中间部L1a和L2a实现为一体。这样，子中间部L1a和L2a在相互之间没有界面的情况下彼此直接连接。
如图15D所示，堆叠的子中间部L1a和L2a的宽度WI1和WI2可以沿着从基部BP向沟道部CPa的方向阶梯式减小。堆叠的子中间部L1a和L2a当中的最上面的子中间部L2a的宽度WI2大于沟道部CPa的宽度WC。堆叠的子中间部L1a和L2a当中的最下面的子中间部L1a的宽度WI1小于基部BP的宽度WB。在一些实施例中，每个子中间部L1a和L2a可以分别具有基本上均匀的宽度。
沟道部CPa的宽度WC可以等于或小于从最上面的子中间部L2a的宽度WI2减去大约2纳米所得到的数值。最下面的子中间部L1a的宽度WI1可以等于或小于从基部BP的宽度WB减去大约2纳米所得到的数值。
在图15B、图15C和图15D中，中间部IPMa包括顺序堆叠的第一子中间部L1a和第二子中间部L2a。然而，本发明构思不限于此。例如，中间部IPMa可以包括顺序堆叠的三个或更多个子中间部。下面，出于简单和方便说明的目的，将以具有第一子中间部L1a和第二子中间部L2a的中间部IPMa为例进行描述。
器件绝缘图案DIPa覆盖基部BP的两个侧壁以及子中间部L1a和L2a的两个侧壁，栅电极160覆盖沟道部CPa的两个侧壁和上表面。栅电极160不覆盖子中间部L1a和L2a的侧壁。
器件绝缘图案DIPa可以包括顺序堆叠的第一绝缘图案110a、第二绝缘图案215和第三绝缘图案217。第一绝缘图案110a覆盖基部BP的两个侧壁，第二绝缘图案215覆盖第一子中间部L1a的两个侧壁，第三绝缘图案217覆盖第二子中间部L2a的两个侧壁。如图15B的实例所示，第一绝缘图案110a与基部BP的侧壁接触，第二绝缘图案215与第一子中间部L1a的侧壁接触，而第三绝缘图案217与第二子中间部L2a的侧壁接触。
源极/漏极图案S/D可以分别设置在栅电极160的两侧。沟道部CPa和中间部IPMa可以设置在源极/漏极图案S/D之间。
图3所示的修改实例的特征可以应用于根据本实施例的半导体器件。例如，多个鳍部FP2a可以平行地排列在衬底100上，并且栅电极160可以跨越多个鳍部FP2a。栅电极160可以覆盖多个鳍部FP2a的沟道部CPa的侧壁和上表面。
根据本实施例的半导体器件的其他元件与前述实施例的相应元件相同。
图16是示出根据其他示例性实施例的半导体器件的修改实例的横截面图。
参考图16，根据本修改实例的器件绝缘图案DIPa’可以形成一体。器件绝缘图案DIPa’覆盖基部BP的侧壁和中间部IPMa的侧壁。在器件绝缘图案DIPa’与第二子中间部L2a的侧壁之间可以设置第一掩模间隔件图案280a。在器件绝缘图案DIPa’与第一子中间部L1a的侧壁之间并且在器件绝缘图案DIPa’与第一掩模间隔件图案280a之间可以设置第二掩模间隔件图案285a。例如，第一掩模间隔件图案280a和第二掩模间隔件图案285a可以由相对于衬底100具有蚀刻选择性的绝缘材料形成。例如，第一掩模间隔件图案280a和第二掩模间隔件图案285a均可以由氧化硅层或具有氧化硅层和氮化硅层的双层形成。
图17A至图19A是沿着图15A的线I-I’截取的横截面图，用于示出根据一些实施例的半导体器件的制造方法。图17B至图19B是沿着图15A的线II-II’截取的横截面图，用于示出根据一些实施例的半导体器件的制造方法。
参考图17A和图17B，可以使用掩模图案(未示出)对衬底100进行蚀刻以形成第一初级鳍部，第一绝缘图案110a可以形成为覆盖第一初级鳍部的下部。可以在第一初级鳍部的暴露出的上部上进行第一薄化处理，从而形成第二初级鳍部205。此时，在第二初级鳍部205下面形成基部BP。基部BP的侧壁被第一绝缘图案覆盖。如参考图5A至图5C所述，第一薄化处理可以是直接对第一初级鳍部的暴露出的上部进行蚀刻的各向同性蚀刻处理，或者是使用形成并去除牺牲氧化层的处理。
参考图18A和图18B，第二绝缘图案215可以形成为覆盖第二初级鳍部205的下部。此时，露出第二初级鳍部205的上部。在第二初级鳍部205的暴露出的上部上进行第二薄化处理，从而形成第三初级鳍部207。此时，在第三初级鳍部207下面形成第一子中间部L1。第一子中间部L1的侧壁被第二绝缘图案215覆盖。第二薄化处理可以是例如直接对第二初级鳍部205的暴露出的上部进行蚀刻的各向同性蚀刻处理，或者是使用形成并去除牺牲氧化层的处理。
参考图19A和图19B，第三绝缘图案217可以形成为覆盖第三初级鳍部207的侧壁和下部。此时，露出第三初级鳍部207的上部。在第三初级鳍部207的暴露出的上部上进行第三薄化处理，从而形成沟道部CP。此时，在沟道部BP的下面形成第二子中间部L2。第二子中间部L2的侧壁被第三绝缘图案217覆盖。第三薄化处理可以是例如直接对第三初级鳍部207的暴露出的上部进行蚀刻的各向同性蚀刻处理，或者是使用形成和去除牺牲氧化层的处理。
第一子中间部L1和第二子中间部L2组成中间部IPM。这样，可以形成包括顺序堆叠的基部BP、中间部IPM和沟道部CP的鳍部FP2。接下来，可以进行参考图8A至图12A、图8B至图12B以及图8C至图12C所述的后续过程以实现图15A至图15D所示的半导体器件。
图20A至图20E是示出在根据一些示例性实施例的半导体器件的制造方法中形成鳍部的方法的另一个实例的横截面图。
参考图20A，可以在衬底100上形成掩模图案202，然后可以使用掩模图案202作为蚀刻掩模对衬底100进行蚀刻以形成初级鳍部210。可以共形地形成第一掩模间隔件层，然后可以对第一掩模间隔件层进行各向异性蚀刻以形成第一掩模间隔件280。第一掩模间隔件280可以分别形成在掩模图案202的两个侧壁和初级鳍部210的两个侧壁上。
参考图20B，可以使用掩模图案202和第一掩模间隔件280作为蚀刻掩模对衬底100进行蚀刻，从而在第一掩模间隔件280和初级鳍部210下面形成第一子中间部L1。
参考图20C，可以在衬底100上共形地形成第二掩模间隔件层，然后可以对第二掩模间隔件层进行各向异性蚀刻以形成第二掩模间隔件285。第二掩模间隔件285可以分别形成在第一掩模间隔件280上和第一子中间部L1的两个侧壁上。
可以使用掩模图案202和第二掩模间隔件285作为蚀刻掩模对衬底100进行蚀刻，从而在第一子中间部L1和第二掩模间隔件285下面形成基部BP。
参考图20D，可以在衬底100上形成器件绝缘层217，然后可以对器件绝缘层217进行平面化处理直到露出掩模图案202。可以将暴露出的掩模图案202去除。在去除掩模图案202时，可以对平面化的器件绝缘层217的顶端部分以及第一掩模间隔件280的顶端部分和第二掩模间隔件285的顶端部分进行蚀刻。
参考图20E，可以使平面化的器件绝缘层217凹陷以形成器件绝缘图案DIPa’。器件绝缘图案DIPa’的上表面低于初级鳍部210的上表面。当使器件绝缘层217凹陷时，可以去除第一掩模间隔件280和第二掩模间隔件285的上部以露出初级鳍部210的上部。此时，可以形成第一掩模间隔件图案280a和第二掩模间隔件图案285a，初级鳍部210下部的侧壁可以被器件绝缘图案DIPa’、第一掩模间隔件图案280a和第二掩模间隔件图案285a覆盖。可以在初级鳍部210的暴露出的上部上进行薄化处理，从而形成沟道部CP。此时，在沟道部CP的下面形成第二子中间部L2。因此，形成了鳍部FP2。此后，可以进行参考图8A至图12A、图8B至图12B以及图8C至图12C所述的后续过程以实现图16所示的半导体器件。
图21A和图21B是示出根据其他示例性实施例的半导体器件的横截面图。图21C是图21A的‘C’部的放大图。在本实施例中，将使用相同的附图标记或相同的参考标记来表示在图1A至图1D所示的前述实施例中描述的相同元件。出于简单和方便说明的目的，将省略或简要提及对在图1A至图1D的实施例中所述的相同元件的描述。下面将主要描述本实施例与前述实施例之间的不同之处。图21A是沿着栅电极纵向截取的横截面图，图21B是沿着与栅电极纵向垂直的方向截取的横截面图。
参考图21A、图21B和图21C，根据本实施例的鳍部FP3a可以包括基部BP、中间部IPa和沟道部CPMa。沟道部CPMa可以包括多个顺序堆叠的子沟道部C1a和C2a。
堆叠的子沟道部C1a和C2a的宽度WC1和WC2彼此不同。子沟道部C1a和C2a的宽度WC1和WC2小于中间部IPa的宽度WI。子沟道部C1a和C2a的宽度WC1和WC2可以沿着从基部BP向沟道部CPMa的方向阶梯式减小。子沟道部C1a和C2a当中的下部子沟道部C1a的宽度WC1小于中间部IPa的宽度WI。在一些实施例中，下部子沟道部C1a的宽度WC1可以等于或小于从中间部IPa的宽度WI减去通过薄化处理可控制的最小去除厚度的两倍所得到的数值。在一些实施例中，下部子沟道部C1a的宽度WC1可以等于或小于从中间部IPa的宽度WI减去大约2纳米所得到的数值。每个子沟道部C1a和C2a可以分别具有基本上均匀的宽度。
器件绝缘图案DIPb可以覆盖基部BP的两个侧壁和中间部IPa的两个侧壁。栅电极160可以覆盖沟道部CPMa中的全部子沟道部C1a和C2a的侧壁。栅电极160没有覆盖中间部IPa的侧壁。当操作电压施加在栅电极160上时，全部子沟道部C1a和C2a可以成为耗尽区。在一个实施例中，每个子沟道部C1a和C2a的整个部分都可以成为耗尽区。
在器件绝缘图案DIPb与中间部IPa的两个侧壁之间可以分别设置掩模间隔件图案385a。掩模间隔件图案385a可以由相对于衬底100具有蚀刻选择性的绝缘材料形成。
在根据本实施例的半导体器件中，沟道部CPMa包括具有彼此不同宽度WC1和WC2的多个子沟道部C1a和C2a，栅电极160覆盖多个子沟道部C1a和C2a的侧壁。因此，可以增加在沟道部CPMa中产生的沟道的沟道宽度以增加场效应晶体管的导通电流。另外，借助中间部IPa，可以获得参考图1A至图1D所述的效果。
图3所示的修改实例的特征可以应用于根据本实施例的半导体器件。这样，多个鳍部FP3a可以排列在衬底100上，并且栅电极160可以跨越多个鳍部FP3a。根据本实施例的半导体器件的其他元件与参考图1A至图1D所述的实施例中的相应元件基本上相同。
图15A至图15D所示的实施例的特征可以应用于根据本实施例的半导体器件。更具体地说，可以用图15A至图15D所示的中间部IPMa替换图21A至图21C所示的中间部IPa。
图22至图26是示出根据一些示例性实施例的半导体器件的制造方法的横截面图
参考图22，可以在衬底100上形成掩模图案302，然后可以使用掩模图案302作为蚀刻掩模对衬底100进行蚀刻以形成第一初级鳍部305。在掩模图案302的两个侧壁上和在第一初级鳍部305的两个侧壁上可以分别形成第一掩模间隔件380。
参考图23，可以使用掩模图案302和第一掩模间隔件380作为蚀刻掩模对衬底100进行蚀刻，从而在第一初级鳍部305和第一掩模间隔件380的下面形成第二初级鳍部307。第二初级鳍部307下部的宽度可以等于图21A至图21C所示的中间部IPa的宽度WI。
此后，可以在第二初级鳍部307的两个侧壁上分别形成第二掩模间隔件385。第二掩模间隔件385也可以分别覆盖第一掩模间隔件380的侧壁。
参考图24，可以使用掩模图案30和第二掩模间隔件385作为蚀刻掩模对衬底100进行蚀刻，从而在第二初级鳍部307和第二掩模间隔件385的下面形成基部BP。
此后，可以在衬底100上形成器件绝缘层317，然后可以对器件绝缘层317进行平面化处理直到露出掩模图案302。
参考图25，可以将暴露出的掩模图案302去除，然后可以使平面化的器件绝缘层317凹陷以形成器件绝缘图案DIPb。器件绝缘图案DIPb可以覆盖基部BP的两个侧壁以及第二初级鳍部307的两个侧壁和上部。此时，可以将第一掩模间隔件380去除以露出第一初级鳍部305，还可以将第二掩模间隔件385的上部去除以露出第二初级鳍部307的上部。在器件绝缘图案DIPb与第二初级鳍部307下部的两个侧壁之间可以分别形成掩模间隔件图案385a。
参考图26，可以在暴露出的第一初级鳍部305和第二初级鳍部307的暴露出的上部上进行薄化处理，从而形成沟道部CPM。此时，在沟道部CPM的下面形成中间部IP。中间部IP对应于第二初级鳍部307的没有在薄化处理中露出的下部。
第二初级鳍部307的暴露出的上部通过薄化处理可以形成为第一子沟道部C1，暴露出的第一初级鳍部305通过薄化处理可以形成为第二子沟道部C2。第一子沟道部C1和第二子沟道部C2包含在沟道部CPM中。这样，可以实现包括基部BP、中间部IP和沟道部CPM的鳍部FP3。接下来，可以进行参考图8A至图12A、图8B至图12B以及图8C至图12C所述的后续过程以实现图21A至图21C所示的半导体器件。
根据上述实施例的半导体器件可以包括例如场效应晶体管，并且例如可以实现为诸如逻辑器件、系统芯片(SOC)和半导体存储装置之类的各种半导体器件。
图27是示出根据本发明概念的实施例的半导体器件的示意性框图。
参考图27，根据一些实施例的半导体器件可以包括第一区域500和第二区域550。在一些实施例中，第一区域500可以对应于单元阵列区域，第二区域550可以对应于逻辑电路区域。前述实施例的场效应晶体管可以应用于例如第二区域550。例如，在一些实施例中，第一区域500是闪存单元阵列区域、磁性存储器单元阵列区域或相变存储器单元阵列区域。在这种情况下，根据公开实施例的半导体器件可以实现为闪存装置、磁性存储装置和/或相变存储装置。
在其他实施例中，如果第一区域500是静态随机存取存储器(SRAM)单元阵列区域，那么前述实施例的场效应晶体管也可以应用于第一区域500。如图27所示，第二区域550可以包围第一区域500。可替换地，第一区域500和第二区域550可以彼此横向间隔开。
在其他实施例中，第一区域500和第二区域550均可以是逻辑电路区域。在这种情况下，前述实施例的场效应晶体管可以应用于全部第一区域500和第二区域550。
上述实施例中的半导体器件可以使用各种封装工艺封装。例如，根据前述实施例的半导体器件可以使用以下工艺之一进行封装：层叠封装(POP)工艺、球栅阵列(BGA)工艺、芯片尺寸级封装(CSP)工艺、塑料引线芯片载体(PLCC)工艺、塑料双列直插式封装(PDIP)工艺、华夫组件芯片工艺、华夫形式芯片工艺、板上芯片(COB)工艺、陶瓷双列直插式封装(CERDIP)工艺、塑料公制四方扁平封装(PMQFP)工艺、塑料四方扁平封装(PQFP)工艺、小外形集成电路封装(SOIC)工艺、收缩型小外形封装(SSOP)工艺、薄型小外形封装(TSOP)工艺、薄型四方扁平封装(TQFP)工艺、系统级封装(SIP)工艺、多芯片封装(MCP)工艺、晶片级制造封装(WFP)工艺以及晶片级处理堆叠封装(WSP)工艺。
图28是示出具有根据示例性实施例的半导体器件的电子系统的实例的示意性框图。
参考图28，根据一些实施例的电子系统1100可以包括控制器1110、输入/输出(I/O)单元1120、存储装置1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储装置1130和接口单元1140中的至少两者可以通过数据总线1150相互通讯。数据总线1150可以对应于传输电信号的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器或功能与这些部件类似的其他逻辑装置中的至少一者。如果根据前述实施例的半导体器件实现为逻辑装置，那么控制器1100可以包括根据前述实施例的半导体器件中的至少一者。I/O单元1120可以包括小键盘、键盘和/或显示单元。存储装置1130可以存储数据和/或指令存储装置1130可以包括例如非易失性存储装置。如果根据前述实施例的半导体器件实现为闪存装置、磁性存储装置和/或相变存储装置，那么存储装置1130可以包括根据本发明概念的前述实施例的半导体器件中的至少一者。接口单元1140可以向通讯网络发送电子数据或者可以从通讯网络接收电子数据。接口单元1140可以通过无线或有线方式操作。例如，接口单元1140可以包括天线或有线/无线收发器。即使在附图中没有示出，电子系统1100也可以包括用作缓存装置来提高控制器1110的操作的快速DRAM器件和/或快速SRAM器件。如果根据公开实施例的半导体器件实现为SRAM器件，那么缓存装置可以包括根据本发明概念的前述实施例的半导体器件中的至少一者。
电子系统1100可以应用于例如个人数字助理(PDA)、便携式计算机、平板电脑、无线电话、移动电话、数字音乐播放器、存储卡或其他电子产品。其他电子产品也可以通过无线方式接收或发送信息数据。
图29是示出具有根据一些示例性实施例的半导体器件的存储卡的实例的示意性框图。
参考图9，根据一个实施例的存储卡1200包括存储装置1210。如果根据前述实施例的半导体器件实现为闪存装置、磁性存储装置和/或相变存储装置，那么存储装置1210可以包括根据前述实施例的半导体器件中的至少一者。存储卡1200可以包括用于控制主机与存储装置1210之间的数据通讯的存储控制器1220。
存储控制器1220可以包括用于控制存储卡1200的全部操作的中央处理单元(CPU)1222。如果根据前述实施例的半导体器件实现为逻辑装置，那么CPU 1222可以包括根据前述实施例的半导体器件中的至少一者。另外，存储控制器1220可以包括用作CPU 1222的操作存储器的SRAM器件1221。根据一些实施例的半导体器件可以应用于SRAM器件1221。此外，存储控制器1220还可以包括主机接口单元1223和存储器接口单元1225。主机接口单元1223可以构造成包括存储卡1200与主机之间的数据通讯协议。存储接口单元1225可以使存储控制器1220与存储装置1210连接。存储控制器1220还可以包括错误检查与纠错(ECC)块1224。ECC块1224可以检测并纠正从存储装置1210读出的数据的错误。即使在附图中没有示出，存储卡1200也可以包括用于存储与主机交流的代码数据的只读存储器(ROM)装置。存储卡1200可以用作便携式数据存储卡。可替换地，存储卡1200可以实现为用作计算机系统硬盘的固态硬盘(SSD)。
如上文所述，沟道部与基部之间的中间部的宽度小于基部的宽度。因此，可以提高源极/漏极图案之间的穿通特性。另外，借助中间部，可以减小鳍部与栅电极之间的寄生电容或使其最小化。这样，可以实现可靠性极好的高度集成半导体器件。
虽然参考示例性实施例描述了本发明，但是本领域技术人员应当清楚在不脱离公开实施例的精神和范围的情况下可以进行各种修改和变化。因此，应当理解上述实施例不是限制性的而是说明性的。因此，本发明概念的范围将由所附权利要求及其等同内容的可允许的最宽解释来确定，并且不应当受到前述说明的约束或限制。

Claims (35)

1.一种半导体器件，包括：
鳍部件，所述鳍部件从衬底上突出并且包括具有两个侧壁的基部、位于所述基部上并具有两个侧壁的中间部和位于所述中间部上并具有两个侧壁的沟道部，所述中间部的宽度小于所述基部的宽度而大于所述沟道部的宽度；
器件绝缘图案，所述器件绝缘图案设置在所述衬底上的所述鳍部件周围并且覆盖所述基部的两个侧壁和所述中间部的两个侧壁；
栅电极，所述栅电极跨越所述鳍部件并且覆盖所述沟道部的两个侧壁和上表面；以及
栅极绝缘层，所述栅极绝缘层设置在所述沟道部与所述栅电极之间，
其中，所述鳍部件的至少第一侧壁在所述基部与所述中间部之间的界面处的斜率不同于在所述基部与所述沟道部之间的所述中间部的一部分的斜率,
其中，所述基部、所述中间部和所述沟道部的宽度阶梯式减小。
2.根据权利要求1所述的半导体器件，其中，将位于所述器件绝缘图案上的栅电极的底面设置在与所述中间部的顶端实质上相同的高度或者设置在比所述中间部的顶端更高的高度。
3.根据权利要求1所述的半导体器件，其中，所述栅电极没有覆盖所述中间部的侧壁。
4.根据权利要求1所述的半导体器件，其中，当操作电压施加在所述栅电极上时，沟道实质上产生在所述沟道部中。
5.根据权利要求1所述的半导体器件，其中，所述沟道部的宽度等于或小于由所述中间部的宽度减去通过薄化处理可控制的最小去除厚度的两倍所得到的数值。
6.根据权利要求1所述的半导体器件，其中，所述沟道部的宽度等于或小于由所述中间部的宽度减去2纳米所得到的数值。
7.根据权利要求1所述的半导体器件，其中，所述中间部的宽度等于或小于由所述基部的宽度减去薄化处理可控制的最小去除厚度的两倍所得到的数值。
8.根据权利要求1所述的半导体器件，其中，所述中间部的宽度等于或小于由所述基部的宽度减去2纳米所得到的数值。
9.根据权利要求1所述的半导体器件，其中，所述沟道部的宽度实质上均匀；并且
所述中间部的宽度实质上均匀。
10.根据权利要求1所述的半导体器件，其中，所述中间部包括顺序堆叠的多个子中间部；
其中，所述堆叠的多个子中间部的宽度彼此不同；并且
其中，每个所述子中间部的宽度小于所述基部的宽度而大于所述沟道部的宽度。
11.根据权利要求1所述的半导体器件，其中，所述沟道部包括顺序堆叠的多个子沟道部；
其中，所述堆叠的多个子沟道部的宽度彼此不同；并且
其中，每个所述子沟道部的宽度小于所述中间部的宽度。
12.根据权利要求1所述的半导体器件，还包括：
多个鳍部件，所述多个鳍部件设置在所述衬底上并且包括所述鳍部件；
其中，所述多个鳍部件彼此平行地延伸；
其中，所述栅电极跨越所述多个鳍部件；并且
其中，每个所述鳍部件的基部的宽度等于或小于所述多个鳍部件沿着所述栅电极的纵向方向的节距的一半。
13.根据权利要求1所述的半导体器件，还包括：
一对源极/漏极图案，所述一对源极/漏极图案设置在所述衬底上并分别位于所述栅电极的两侧，
其中，所述沟道部和所述中间部设置在所述一对源极/漏极图案之间；并且
其中，所述基部横向延伸并设置在所述衬底与所述一对源极/漏极图案之间。
14.根据权利要求1所述的半导体器件，其中，所述器件绝缘图案包括：
第一绝缘图案，所述第一绝缘图案覆盖所述基部的两个侧壁；以及
第二绝缘图案，所述第二绝缘图案覆盖所述中间部的两个侧壁。
15.根据权利要求1所述的半导体器件，还包括：
掩模间隔件图案，所述掩模间隔件图案设置在所述中间部与所述器件绝缘图案之间并且包括绝缘材料。
16.根据权利要求1所述的半导体器件，其中，所述衬底是块状半导体衬底；并且
其中，所述鳍部件对应于所述块状半导体衬底的一部分。
17.一种半导体器件，包括：
鳍部件，所述鳍部件从衬底上突出并且包括基部、位于所述基部上的中间部和位于所述中间部上的沟道部，所述沟道部具有两个侧壁，所述中间部具有两个侧壁，其中，所述中间部的宽度小于所述基部的宽度而大于所述沟道部的宽度；
栅电极，所述栅电极跨越所述鳍部件并且覆盖所述沟道部的两个侧壁和上表面；以及
栅极绝缘层，所述栅极绝缘层设置在所述沟道部与所述栅电极之间，
其中，当操作电压施加在所述栅电极上时，在所述沟道部中产生沟道，而在所述中间部的侧壁部分中不产生沟道,
其中，所述基部、所述中间部和所述沟道部的宽度阶梯式减小。
18.根据权利要求17所述的半导体器件，其中，所述栅电极没有覆盖所述中间部的侧壁或所述基部的侧壁。
19.根据权利要求17所述的半导体器件，其中，当操作电压施加在所述栅电极上时，所述沟道部的整个部分成为耗尽区。
20.一种半导体器件，包括：
鳍部件，所述鳍部件从衬底上突出并且包括基部、位于所述基部上的中间部和位于所述中间部上的沟道部，其中，所述中间部的宽度小于所述基部的宽度而大于所述沟道部的宽度；
器件绝缘图案，所述器件绝缘图案设置在所述衬底上并且与鳍部件的至少第一侧壁相邻；以及
栅电极，所述栅电极跨越所述鳍部件并且覆盖所述沟道部的两个侧壁和上表面，
其中，鳍部件的所述第一侧壁在所述基部与所述中间部之间的界面处的斜率不同于在所述基部与所述沟道部之间的所述中间部的一部分的斜率,
其中，所述基部、所述中间部和所述沟道部的宽度阶梯式减小。
21.根据权利要求20所述的半导体器件，其中，在所述栅电极的纵向方向上限定所述基部、所述中间部和所述沟道部的宽度。
22.根据权利要求20所述的半导体器件，其中，所述基部、所述中间部和所述沟道部分别具有倾斜的侧壁，
其中，所述基部的宽度对应于所述基部的上部宽度，所述中间部的宽度对应于所述中间部的上部宽度，并且所述沟道部的宽度对应于所述沟道部的上部宽度。
23.根据权利要求22所述的半导体器件，其中，所述基部的上部宽度小于所述基部的下部宽度。
24.根据权利要求20所述的半导体器件，其中，所述基部、所述中间部和所述沟道部彼此直接连接，并且构成一个单元体。
25.根据权利要求20所述的半导体器件，还包括：
栅极绝缘层，所述栅极绝缘层设置在所述沟道部与所述栅电极之间。
26.根据权利要求20所述的半导体器件，还包括：
一对源极/漏极图案，所述一对源极/漏极图案设置在所述衬底上并分别位于所述栅电极的两侧，
其中，所述沟道部设置在所述一对源极/漏极图案之间；并且
其中，所述基部横向延伸并设置在所述衬底与所述一对源极/漏极图案之间。
27.根据权利要求20所述的半导体器件，其中，所述衬底是块状半导体衬底；并且
其中，所述鳍部件对应于所述块状半导体衬底的一部分。
28.一种半导体器件，包括：
鳍部件，所述鳍部件从衬底上突出并且包括基部、位于所述基部上的中间部和位于所述中间部上的沟道部，并且包括所述基部与所述中间部之间的第一界面以及所述中间部与所述沟道部之间的第二界面；
器件绝缘图案，所述器件绝缘图案设置在所述衬底上并且形成在所述基部的至少一个侧壁上和所述中间部的至少一个侧壁上；以及
栅电极，所述栅电极跨越所述鳍部件并且覆盖所述沟道部的两个侧壁和上表面，
其中，所述基部、所述中间部和所述沟道部的宽度在所述第一界面和所述第二界面处阶梯式减小，并且
其中，所述第一界面位于所述器件绝缘图案的底表面和顶表面之间的水平高度。
29.根据权利要求28所述的半导体器件，其中，所述鳍部件的至少一个侧壁在所述第一界面处的斜率不同于在所述中间部的一部分处的斜率。
30.根据权利要求28所述的半导体器件，其中，所述基部、所述中间部和所述沟道部彼此直接连接，并且构成一个单元体。
31.根据权利要求28所述的半导体器件，其中，所述衬底是块状半导体衬底；并且
其中，所述鳍部件对应于所述块状半导体衬底的一部分。
32.一种半导体器件，包括：
衬底，所述衬底包括在所述衬底的上部上的多个鳍部，各个鳍部中的至少一个包括基部、位于所述基部上的中间部和位于所述中间部上的沟道部；
器件绝缘图案，所述器件绝缘图案设置在一对鳍部之间并且限定了所述基部的至少第一侧壁和所述中间部的至少第二侧壁；以及
栅电极，所述栅电极跨越所述鳍部并且延伸到所述器件绝缘图案上，所述栅电极覆盖所述沟道部的两个侧壁和上表面，
其中，所述第二侧壁的斜率不同于所述第一侧壁与所述第二侧壁之间的界面处的斜率,
其中，所述基部、所述中间部和所述沟道部的宽度阶梯式减小。
33.根据权利要求32所述的半导体器件，其中，所述第一侧壁和所述第二侧壁构成所述鳍部的侧壁的一部分。
34.根据权利要求32所述的半导体器件，
其中，在所述栅电极的纵向方向上限定所述基部、所述中间部和所述沟道部的宽度。
35.根据权利要求32所述的半导体器件，其中，所述多个鳍部彼此平行地延伸。
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