KR100612419B1 - 핀 트랜지스터 및 평판 트랜지스터를 갖는 반도체 소자 및그 형성 방법 - Google Patents

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Abstract

핀 및 평판 트랜지스터들을 갖는 반도체 소자 및 그 형성 방법을 제공하다. 이 소자의 평판 활성영역은 핀 활성영역에 비하여 낮은 높이의 상부면을 갖는다. 이에 따라, 제어 게이트 도전막의 단차에 의한 평판 활성영역 또는/및 게이트 절연막의 식각손상을 최소화시킬 수 있다.

Description

핀 트랜지스터 및 평판 트랜지스터를 갖는 반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICES HAVING A FIN TRANSISTOR AND A PLANNAR TRANSISTOR AND METHODS OF FORMING THE SAME}
도 1 내지 도 3은 종래의 핀 및 평판 트랜지스터들을 갖는 반도체 소자의 형성 방법을 설명하기 위한 사시도들이다.
도 4는 본 발명의 실시예에 따른 핀 및 평판 트랜지스터들을 갖는 반도체 소자를 나타내는 사시도이다.
도 5는 도 4의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 6 내지 도 14는 본 발명의 실시예에 따른 핀 및 평판 트랜지스터들을 갖는 반도체 소자의 형성 방법을 설명하기 위한 사시도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 핀 트랜지스터 및 평판 트랜지스터를 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 고집적화 경향에 따라, 반도체 소자의 전계 효과 트랜지스터(이하, 트랜지스터라고 함)는 그것의 크기가 점점 감소되어 많은 문제점들이 대두되 고 있다. 예를 들면, 상기 트랜지스터의 소오스/드레인 영역들 간의 펀치스루 특성이 열화될 수 있다. 또한, 상기 트랜지스터의 턴온 전류가 감소되어 상기 트랜지스터의 퍼포먼스(performance)가 저하될 수 있다.
이러한 문제점들을 해결하기 위한 방안으로 핀 전계 효과 트랜지스터(이하, 핀 트랜지스터라고함)가 제안된 바 있다. 상기 핀 트랜지스터는 기판 상에 배치된 실리콘 핀과, 상기 핀을 가로지르는 게이트 전극을 포함한다. 이때, 상기 게이트 전극은 상기 핀의 상부면 및 양측벽을 지난다. 상기 게이트 전극 아래의 채널 영역은 상기 핀의 상부면 및 양측벽에 정의된다. 이로써, 제한된 면적내에서 상기 채널 영역의 폭이 증가되어 턴온 전류량이 증가된다. 또한, 상기 게이트 전극이 상기 채널 영역을 상부면 및 양측벽에서 제어함으로써, 상기 게이트 전극의 상기 채널 영역에 대한 컨트롤 능력(controllability)가 향상된다. 이로써, 상기 핀 트랜지스터의 펀치스루 특성등을 향상시킬 수 있다. 상기 핀 트랜지스터는 상술한 특성들에 의해 여러가지 반도체 소자들에 적용될 수 있다.
상기 핀 트랜지스터를 갖는 반도체 소자들 중에는, 평판 전계 효과 트랜지스터(이하, 평판 트랜지스터라고 함)를 더 포함할 수 있다. 상기 평판 트랜지스터는 채널 영역이 평탄한 형태를 갖는 일반적인 트랜지스터라 할 수 있다. 반도체 기억 소자, 특히, 디램 소자의 경우, 셀 영역에는 상기 핀 트랜지스터가 형성되고, 주변회로 영역에는 상기 평판 트랜지스터가 형성될 수 있다.
도 1 내지 도 3은 종래의 핀 및 평판 트랜지스터들을 갖는 반도체 소자의 형성 방법을 설명하기 위한 사시도들이다. 도면들에 있어서, 참조부호 "a" 및 "b"는 각각 핀 트랜지스터가 형성되는 핀 영역, 및 평판 트랜지스터가 형성되는 평판 영역에 해당한다.
도 1을 참조하면, 핀 및 평판 영역들(a,b)을 갖는 반도체 기판(1) 상에 제1 및 제2 하드마스크 패턴들(3a,3b)을 형성한다. 상기 제1 하드마스크 패턴(3a)은 상기 핀 영역(a)에 형성되고, 상기 제2 하드마스크 패턴(3b)은 상기 평판 영역(b)에 형성된다.
상기 제1 및 제2 하드마스크 패턴들(3a,3b)을 식각마스크로 사용하여 상기 반도체 기판(1)을 이방성 식각하여 상기 핀 영역(a)의 핀 활성영역(5a), 및 상기 평판 영역(b)의 평판 활성영역(5b)을 형성한다. 이때, 상기 핀 및 평판 영역들(a,b)에 각각 제1 및 제2 트렌치들이 형성된다. 상기 제1 트렌치는 상기 핀 활성영역(5a)을 둘러싸는 상기 반도체 기판(1)의 식각된 영역이며, 상기 제2 트렌치는 상기 평판 활성영역(5b)을 둘러싸는 상기 반도체 기판(1)의 식각된 영역이다. 상기 평판 활성영역(5b)의 상부면은 상기 핀 활성영역(5a)의 상부면에 비하여 넓은 면적을 갖는다. 또한, 상기 핀 및 평판 활성영역들(5a,5b)의 상부면들은 서로 동일한 높이다.
상기 반도체 기판(1) 전면에 상기 제1 및 제2 트렌치들을 채우는 실리콘 산화막(7)을 형성한다.
도 2를 참조하면, 상기 실리콘 산화막(7)을 상기 하드마스크 패턴들(3a,3b)이 노출될때까지 평탄화시키어 상기 핀 영역(a)의 예비 핀 소자분리막 및 상기 평판 영역(b)의 평판 소자분리막(7b)을 형성한다. 상기 평판 영역(b)을 덮는 감광막 패턴(미도시함)을 형성한 후에, 상기 예비 소자분리막을 식각하여 상기 핀 활성영역(5a)의 하부측벽을 둘러싸는 핀 소자분리막(7a)을 형성한다. 이로써, 상기 핀 활성영역(5a)의 상부 측벽이 노출된다. 상기 핀 소자분리막(7a)의 상부면은 상기 평판 소자분리막(7b)의 상부면에 비하여 낮은 높이를 갖는다. 상기 하드마스크 패턴들(3a,3b)을 선택적으로 제거하여 상기 핀 및 평판 활성영역들(5a,5b)의 상부면을 노출시킨다.
상기 반도체 기판(1)에 열산화 공정을 수행하여 상기 핀 활성영역(5a)의 노출된 표면에 측벽 게이트 산화막(9a)을 형성하고, 상기 평판 활성영역(5b)의 노출된 상부면에 평판 게이트 산화막(9b)을 형성한다.
상기 반도체 기판(1) 전면에 게이트 도전막(11)을 형성한다.
도 3을 참조하면, 상기 게이트 도전막(11)을 패터닝하여 상기 핀 활성영역(5a)을 가로지르는 핀 게이트 전극(11a), 및 상기 평판 활성영역(5b)을 가로지르는 평판 게이트 전극(11b)을 형성한다. 이때, 상기 핀 게이트 전극(11a)은 상기 핀 활성영역(5a)의 상부면 및 양측벽을 지나고, 상기 평판 게이트 전극(11b)은 상기 평판 활성영역(5b)의 상부면을 지난다.
상술한 종래의 형성 방법에 있어서, 상기 핀 및 평판 소자분리막들(7a,7b)의 서로 다른 높이에 기인하여 상기 게이트 전극들(11a,11b)의 형성을 위한 패터닝 공정시, 상기 게이트 도전막(11)의 식각되는 두께가 영역별로 서로 다르다. 즉, 상기 핀 영역(a)의 상기 게이트 도전막(11)의 핀 식각 두께(H1)는 상기 평판 영역(b)의 상기 게이트 도전막(11)의 평판 식각 두께(H2)에 비하여 두껍다. 이에 따라, 상기 게이트 전극들(11a,11b)의 형성을 위한 식각 공정시, 상기 평판 게이트 전극(11b) 양측의 상기 평판 활성영역(5b)에는 매우 과도한 식각이 수행된다. 그 결과, 상기 평판 활성영역(5b)이 크게 손상될 수 있으며, 또한, 상기 평판 게이트 전극(11b) 아래의 상기 평판 게이트 산화막(9b)도 손상될 수 있다. 이러한 손상들에 의해, 평판 트랜지스터의 특성이 열화될 수 있다. 또한, 상기 평판 게이트 전극(11b) 양측의 소오스/드레인 영역들(미도시함)을 통한 누설전류등이 발생될 수 있으며, 이들의 접촉저항이 증가될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 평판 트랜지스터의 특성 열화를 최소화할 수 있는 핀 및 평판 트랜지스터들을 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제를 해결하기 위한 핀 및 평판 트랜지스터들을 갖는 반도체 소자를 제공한다. 이 소자는 핀 영역 및 평판 영역을 갖는 기판을 포함한다. 핀 활성영역이 상기 핀 영역의 기판 상에 위로 돌출되고, 평판 활성영역이 상기 평판 영역의 기판 상에 위로 돌출된다. 이때, 상기 평판 활성영역의 상부면은 상기 핀 활성영역의 상부면에 비하여 낮다. 핀 소자분리막이 상기 핀 활성영역의 하부 측벽을 덮고, 상기 평판 소자분리막이 상기 평판 활성영역의 측벽 전체를 덮는다. 핀 게이트 전극이 상기 핀 활성영역을 가로지르고, 평판 게이트 전극이 상기 평판 활성영역을 가로지른다.
상술한 기술적 과제를 해결하기 위한 핀 및 평판 트랜지스터들을 갖는 반도체 소자의 형성 방법을 제공한다. 상기 방법은 다음의 단계들을 포함한다. 핀 영역 및 평판 영역을 갖는 기판을 준비한다. 상기 핀 영역의 기판 상에 위로 돌출된 핀 활성영역, 및 상기 평판 영역의 기판 상에 위로 돌출되되 상기 핀 활성영역의 상부면에 비하여 낮은 상부면을 갖는 평판 활성영역을 형성한다. 상기 핀 활성영역의 하부 측벽을 덮는 핀 소자분리막, 및 상기 평판 활성영역의 측벽 전체를 덮는 평판 소자분리막을 형성한다. 상기 핀 활성영역를 가로지르는 핀 게이트 전극, 및 상기 평판 활성영역을 가로지르는 평판 게이트 전극을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 4는 본 발명의 실시예에 따른 핀 및 평판 트랜지스터들을 갖는 반도체 소자를 나타내는 사시도이고, 도 5는 도 4의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 4 및 도 5를 참조하면, 반도체 기판(100, 이하 기판이라고 함)은 핀 영역(50) 및 평판 영역(55)을 갖는다. 상기 핀 영역(50)의 기판(100) 상에 위로 돌출된 핀 활성영역(106a)이 배치되고, 상기 평판 영역(55)의 기판(100) 상에 위로 돌출된 평판 활성영역(106b)이 배치된다. 이때, 상기 평판 활성영역(106b)의 상부면은 상기 핀 활성영역(106a)의 상부면에 비하여 낮다.
상기 핀 영역(50)의 기판(100) 상에 상기 핀 활성영역(106a)의 하부 측벽을 덮는 핀 소자분리막(115a)이 배치된다. 이때, 상기 핀 활성영역(106a)의 상부(upper portion)는 상기 핀 소자분리막(115a) 위로 돌출된다. 상기 평판 영역(55)의 상기 기판(100) 상에 상기 평판 활성영역(106b)의 측벽을 덮는 평판 소자분리막(116)이 배치된다. 상기 평판 소자분리막(116)은 상기 평판 활성영역(106b)의 측벽 전체를 덮는다. 상기 평판 소자분리막(116)의 상부면은 상기 평판 활성영역(106b)의 상부면에 근접한 높이를 갖는다. 상기 평판 소자분리막(116)의 하부면은 상기 핀 소자분리막(115a)의 하부면에 비하여 낮다. 상기 핀 및 평판 소자분리막들(115a,116)은 갭필 특성이 우수한 절연막으로 이루어지는 것이 바람직하다. 예컨대, 상기 핀 및 평판 소자분리막들(115a,116)은 고밀도 플라즈마 실리콘 산화막, 또는 SOG막등으로 이루어질 수 있다. 상기 핀 및 평판 소자분리막들(115a,116)은 서로 동일한 물질로 이루어질 수 있다.
상술한 바와 같이, 상기 평판 활성영역(106b)의 상부면은 상기 핀 활성영역(106a)의 상부면에 비하여 낮다. 이에 더하여, 상기 평판 활성영역(106b)은 상부면은 상기 핀 소자분리막(115a)의 상부면에 근접한 높이를 갖는 것이 바람직하다. 좀 더 구체적으로, 상기 평판 활성영역(106b)의 상부면은 상기 핀 소자분리막(115a)의 상부면과 동일한 높이일 수 있다. 또한, 상기 평판 활성영역(106b)의 상부면은 상기 핀 소자분리막(115a)의 상부면 높이에 근접한 채 상기 핀 소자분리막(115a)의 상부면 보다 낮거나 높을 수 있다. 더 나아가서, 상기 평판 활성영역(106b)의 상부면은 상기 핀 활성영역(106a)의 상부면 높이와 상기 핀 소자분리막(115a)의 상부면 높이 사이에 배치될 수 있다.
핀 게이트 전극(130a)이 상기 핀 활성영역(106a)을 가로지르고, 평판 게이트 전극(130b)이 상기 평판 활성영역(106b)을 가로지른다. 상기 핀 게이트 전극(130a)은 상기 핀 활성영역(106a)의 상부면 및 양측벽들의 상부를 지난다. 이와는 달리, 상기 평판 소자분리막(116)이 상기 평판 활성영역(106b)의 측벽을 모두 덮고 있기 때문에, 상기 평판 게이트 전극(130b)은 상기 평판 활성영역(106b)의 상부면을 지난다.
상기 핀 게이트 전극(130a)과 상기 핀 활성영역(106a)의 측벽 사이에 제1 게이트 절연막(122a)이 개재되고, 상기 핀 게이트 전극(130a)과 상기 핀 활성영역(106a)의 상부면 사이에 핀 하드마스크 패턴(104a)이 개재되는 것이 바람직하다. 상기 평판 게이트 전극(130b)과 상기 평판 활성영역(106b) 사이에 제2 게이트 절연막(122b)이 개재된다. 상기 핀 하드마스크 패턴(104a)은 상기 제1 게이트 절연막(122a)에 비하여 두꺼운 두께를 갖는 것이 바람직하다. 이에 따라, 상기 핀 활성영역(106a)의 상부면에 채널 영역이 형성되지 않아 상기 핀 활성영역(106a)의 상부 모서리에 전계가 집중되는 현상을 방지할 수 있다. 그 결과, 상기 핀 활성영역 (106a)의 상부 모서리에 전계가 집중되어 발생할 수 있는 험프 현상등을 방지한다.
상기 핀 게이트 전극(130a)은 상기 제1 게이트 절연막(122a)을 개재하여 상기 핀 활성영역(106a)의 측벽에 형성된 측벽 게이트(124a), 및 상기 핀 하드마스크 패턴(104a)을 개재하여 상기 핀 활성영역(106a)의 상부면 상에 형성된 탑(top) 게이트(128a)를 포함하는 것이 바람직하다. 상기 측벽 게이트(124a)의 상부면은 상기 핀 하드마스크 패턴(104a)의 상부면과 동일한 높이를 갖고, 상기 탑 게이트(128a)는 상기 측벽 게이트(124a)와 전기적으로 접속된다.
상기 평판 게이트 전극(130b)은 차례로 적층된 하부 게이트(126a) 및 상부 게이트(128b)를 포함하는 것이 바람직하다. 상기 하부 게이트(126a)의 상부면은 상기 핀 활성영역(106a)의 측벽에 형성된 상기 측벽 게이트(124a)의 상부면과 동일한 높이인 것이 바람직하다. 상기 상부 게이트(128b)는 상기 탑 게이트(128a)와 동일한 두께를 갖는다. 이에 따라, 상기 측벽 게이트(124a)와 상기 하부 게이트(126a)의 상부면들이 동일한 것에 기인하여, 상기 상부 게이트(128b)와 상기 탑 게이트(128a)의 상부면들이 서로 동일한 높이에 위치할 수 있다. 즉, 상기 핀 및 평판 게이트 전극들(130a,130b)의 상부면들이 서로 동일한 높이에 위치한다.
본 발명의 가장 바람직한 실시예는 상기 핀 소자분리막(115a)의 상부면의 높이가 조절되어, 상기 핀 게이트 전극(130a)의 측벽 게이트(124a)의 하부면과, 상기 평판 게이트 전극(130b)의 하부 게이트(126a)의 하부면이 동일한 높이를 갖는 것이다. 이 경우에, 상기 핀 및 평판 게이트 전극들(130a,130b)의 상부면들이 서로 동일한 높이를 가짐으로써, 상기 핀 소자분리막(115a) 상의 상기 핀 게이트 전극 (130a)의 제1 두께(T1)는 상기 평판 활성영역(106b) 상부의 상기 평판 게이트 전극(130b)의 제2 두께(T2)와 동일할 수 있다.
상기 제1 게이트 절연막(122a)은 실리콘 산화막(특히, 열산화막), 실리콘 질화막 또는/및 실리콘 산화질화막으로 이루어질 수 있다. 이에 더하여, 상기 제1 게이트 절연막(122a)은 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막으로 이루어질 수 있다. 예컨대, 상기 제1 게이트 절연막(122a)은 하프늄 옥사이드(HfO2), 하프늄 실리케이트(HfSiO), 질화 하프늄 실리케이트(HiSiON), 하프늄 탄탈늄 옥사이드(HfTaO), 탄탈늄 옥사이드(Ta2O5), 지르코늄 옥사이드(ZrO2), 알루미늄 옥사이드(Al2O3), 하프늄 알루미늄 옥사이드(HfAlO), 란탄륨 옥사이드(La2O 3)등의 단일막 혹은 이들의 조합막으로 이루어지는 것이 바람직하다. 상기 핀 하드마스크 패턴(104a)은 차례로 적층된 실리콘 산화막 및 실리콘 질화막을 포함할 수 있다. 상기 제2 게이트 절연막(122b)은 실리콘 산화막(특히, 열산화막), 실리콘 질화막 또는/및 실리콘 산화질화막으로 이루어질 수 있다. 또한, 상기 제2 게이트 절연막(122b)은 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막으로 이루어질 수 있다. 예컨대, 상기 제2 게이트 절연막(122b)은 하프늄 옥사이드(HfO2), 하프늄 실리케이트(HfSiO), 질화 하프늄 실리케이트(HiSiON), 하프늄 탄탈늄 옥사이드(HfTaO), 탄탈늄 옥사이드(Ta2O5), 지르코늄 옥사이드(ZrO2), 알루미늄 옥사이드(Al2O3), 하프늄 알루미늄 옥사이드(HfAlO), 란탄륨 옥사이드(La2O3 )등의 단일막 혹 은 이들의 조합막으로 이루어지는 것이 바람직하다. 상기 제1 및 제2 게이트 절연막들(122a,122b)은 서로 동일한 두께로 형성될 수 있다. 이와는 달리, 상기 제1 및 제2 게이트 절연막들(122a,122b)은 서로 다른 두께로 형성될 수도 있다.
상기 핀 게이트 전극(130a)의 측벽 게이트(124a) 및 탑 게이트(128a)는 도전막으로 이루어진다. 예컨대, 상기 측벽 게이트(124a) 및 탑 게이트(128a)는 도핑된 폴리실리콘 또는/및 저저항 도전체로 이루어질 수 있다. 이때, 상기 평판 게이트 전극(130b)의 하부 게이트(126a)는 상기 측벽 게이트(124a)와 동일한 물질로 이루어지는 것이 바람직하다. 상기 핀 게이트 전극(130a)의 탑 게이트(128a) 및 상기 평판 게이트 전극(103b)의 상부 게이트(128b)는 서로 동일한 물질로 이루어질 수 있다. 상기 탑 게이트(128a) 및 상기 상부 게이트(128b)는 차례로 적층된 도핑된 폴리실리콘 및 저저항 도전체를 포함할 수 있다. 상기 저저항 도전체는 도전성 금속질화물(ex, 질화타티늄,질화탄탈늄등), 금속(ex, 텅스텐, 몰리브덴등) 또는 금속실리사이드(ex, 코발트실리사이드, 니켈실리사이드, 티타늄실리사이드, 텅스텐실리사이드등) 중에 적어도 하나일 수 있다.
상기 핀 게이트 전극(130a) 양측의 상기 핀 활성영역(106a)에 제1 불순물 도핑층(132a)이 배치된다. 상기 제1 불순물 도핑층(132a)은 핀 트랜지스터의 소오스/드레인 영역에 해당한다. 상기 평판 게이트 전극(130b) 양측의 상기 평판 활성영역(106b)에 제2 불순물 도핑층(132b)이 배치된다. 상기 제2 불순물 도핑층(132b)은 평판 트랜지스터의 소오스/드레인 영역에 해당한다.
상술한 구조의 반도체 소자에 있어서, 상기 평판 활성영역(106b)의 상부면은 상기 핀 활성영역(106a)의 상부면에 비하여 낮은 높이를 갖는다. 이에 따라, 상기 제1 두께(T1)와 상기 제2 두께(T2)의 차이는 도 2에 도시된 종래의 제1 두께(H1)와 제2 두께(H2)의 차이와 비교할 때, 크게 감소된다. 그 결과, 상기 반도체 소자는 종래 평판 활성영역의 식각손상이 최소화시킬 수 있다. 또한, 상기 평판 게이트 전극(130b) 아래의 상기 제2 게이트 절연막(122b)이 손상되는 현상도 최소화할 수 있다.
특히, 상기 핀 게이트 전극(130a)의 상부면(즉, 상기 탑 게이트(128a)의 상부면)은 상기 평판 게이트 전극(130b)의 상부면(즉, 상기 상부 게이트(128b)의 상부면)이 서로 동일한 높이를 가짐으로써, 상기 제1 및 제2 두께들(T1,T2)의 차이를 더욱 감소시킬 수 있다. 이에 더하여, 상기 핀 소자분리막(115a)의 상부면이 상기 평판 게이트 전극(130b) 아래의 상기 제2 게이트 절연막(122b)의 상부면과 동일한 높이를 가질 경우, 상기 제1 및 제2 두께들(T1,T2)은 서로 동일하게 된다. 그 결과, 종래의 게이트 도전막의 단차에 의해 발생되는 평판 활성영역 및 게이트 산화막의 식각 손상을 방지할 수 있다.
도 6 내지 도 14는 본 발명의 실시예에 따른 핀 및 평판 트랜지스터들을 갖는 반도체 소자의 형성 방법을 설명하기 위한 사시도들이다.
도 6을 참조하면, 핀 영역(50) 및 평판 영역(55)을 갖는 기판(100) 상에 제1 식각 마스크 패턴(102)을 형성한다. 상기 제1 식각 마스크 패턴(102)은 상기 핀 영역(50)의 기판(100)을 덮는다. 이때, 상기 평판 영역(55)의 기판(100)은 노출되어 있다. 상기 제1 식각 마스크 패턴(102)은 상기 기판(100)에 대하여 식각선택비를 갖는 물질로 형성한다. 예를 들면, 상기 제1 식각 마스크 패턴(102)은 감광막, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막의 단일막 혹은 이들의 조합막으로 형성할 수 있다.
상기 제1 식각 마스크 패턴(102)을 마스크로 사용하여 상기 기판(100)을 식각하여 상기 평판 영역(55)의 기판(100)을 리세스(recess)시킨다. 도면에 있어서, 평판 영역(55)의 점선으로 표시된 부분은 상기 기판(100)의 리세스된 부분을 표시한다.
도 7을 참조하면, 상기 제1 식각 마스크 패턴(102)을 제거하여 상기 핀 영역(50)의 기판(100)을 노출시킨다. 이어서, 상기 기판(100) 전면 상에 하드마스크막을 형성하고, 상기 하드마스크막을 패터닝하여 핀 및 평판 하드마스크 패턴들(104a,104b)을 형성한다. 상기 핀 하드마스크 패턴(104a)은 상기 핀 영역(50)의 기판(100) 상에 형성되며, 상기 평판 하드마스크 패턴(104b)은 상기 평판 영역(55)의 기판(100) 상에 형성된다. 상기 평판 하드마스크 패턴(104b)의 상부면은 상기 핀 하드마스크 패턴(104a)의 상부면에 비하여 넓은 면적을 갖는다. 상기 핀 및 평판 하드마스크 패턴들(104a,104b)은 동시에 형성될 수 있다. 이와는 다르게, 상기 영역들(50,55)간 상기 기판(100)의 단차로 인하여 포토리소그라피 공정이 어려울 경우, 상기 핀 및 평판 하드마스크 패턴들(104a,104b)은 순차적으로 형성될 수도 있다.
상기 하드마스크 패턴들(104a,104b)은 상기 기판(100)에 대하여 식각선택비를 갖는 절연막을 포함하는 것이 바람직하다. 예컨대, 상기 하드마스크 패턴(104a,104b)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 이에 더 하여, 상기 하드마스크 패턴들(104a,104b)은 실리콘 질화막(또는 실리콘 산화질화막)과 상기 기판(100) 사이에 개재된 버퍼 산화막을 더 포함할 수 있다. 상기 버퍼 산화막은 상기 실리콘 질화막(또는 실리콘 산화질화막)과 상기 기판(100)간의 스트레스를 완충하는 역할을 수행할 수 있다.
도 8을 참조하면, 상기 하드마스크 패턴들(104a,104b)을 식각마스크로 사용하여 상기 기판(100)을 식각하여 핀 및 평판 활성영역들(106a,106b)을 형성한다. 상기 핀 활성영역(106a)의 주위에는 상기 핀 영역(50)의 상기 기판(100)의 식각된 영역이 제1 트렌치가 형성되고, 상기 평판 활성영역(106b)의 주위에는 상기 평판 영역(55)의 상기 기판(100)의 식각된 영역인 제2 트렌치가 형성된다. 상기 제2 트렌치의 바닥면은 상기 제1 트렌치의 바닥면에 비하여 낮게 위치한다.
상기 핀 활성영역(106a)은 상기 핀 영역(50) 기판 상에 위로 돌출되며, 상기 평판 활성영역(106b)은 상기 평판 영역(55)의 기판(100) 상에 위로 돌출된다. 이때, 상기 평판 활성영역(106b)의 상부면은 상기 핀 활성영역(106a)의 상부면에 비하여 낮다.
도 9를 참조하면, 상기 기판(100) 전면에 상기 제1 및 제2 트렌치들을 채우는 소자분리 절연막(112)을 형성한다. 상기 소자분리막 절연막(112)의 상부면은 평탄화된 상태이다. 즉, 상기 핀 영역(50)의 상기 소자분리 절연막(112)의 상부면과 상기 평판 영역(55)의 상기 소자분리 절연막(112)의 상부면은 서로 동일한 높이를 갖는다. 상기 소자분리 절연막(112)은 상기 하드마스크 패턴들(104a,104b)을 모두 덮는다.
상기 소자분리 절연막(112)을 형성하는 방법은 먼저, 상기 제1 및 제2 트렌치들을 채우는 제1 절연막을 기판(100) 전면에 형성하고, 상기 제1 절연막을 상기 핀 하드마스크 패턴(104a)의 상부면이 노출될때까지 평탄화시킨다. 이어서, 상기 평탄화된 제1 절연막(108) 상에 제2 절연막(110)을 형성한다. 상기 평탄화된 제1 절연막(108) 및 제2 절연막(110)은 상기 소자분리 절연막(112)을 구성한다. 상기 제1 및 제2 절연막들(110)은 실리콘 산화막으로 형성할 수 있다.
상기 소자 분리 절연막(112) 상에 제2 식각 마스크 패턴(114)을 형성한다. 상기 제2 식각 마스크 패턴(114)은 상기 핀 영역(50)의 상기 소자분리 절연막(112)을 덮는다. 이때, 상기 평판 영역(55)의 상기 소자분리 절연막(112)은 노출된다. 상기 제2 식각 마스크 패턴(114)은 상기 소자분리 절연막(112)에 대하여 식각선택비를 갖는 물질로 형성한다. 예컨대, 상기 제2 식각마스크 패턴(114)은 감광막, 실리콘 질화막, 실리콘 산화질화막 또는 폴리실리콘막등으로 형성할 수 있다.
도 10을 참조하면, 상기 제2 식각 마스크 패턴(114)을 마스크로 사용하여 상기 평판 하드마스크 패턴(104b)이 노출될때까지 상기 소자분리 절연막(112)을 에치백으로 평탄화시킨다. 이로 인해, 상기 제2 트렌치를 채우는 평판 소자분리막(116)이 형성된다. 상기 평판 소자분리막(116)은 상기 평판 활성영역(106b)의 측벽 전체를 덮는다.
이어서, 상기 제2 식각 마스크 패턴(114)을 제거한 후에, 상기 노출된 평판 하드마스크 패턴(104b)을 제거할 수 있다. 이와는 반대로, 상기 노출된 평판 하드마스크 패턴(104b)을 제거한 후에, 상기 제2 식각 마스크 패턴(114)을 제거할 수도 있다.
상기 평판 하드마스크 패턴(104b)의 두께에 의해 상기 평판 소자분리막(116)의 상부면이 상기 평판 활성영역(106b)의 상부면 위로 돌출되어 있을 경우, 상기 평판 소자분리막(116)을 리세스하는 공정을 수행할 수 있다. 리세스 공정 후의 상기 평판 소자분리막(116)의 상부면은 상기 평판 활성영역(106b)의 상부면에 근접한 높이를 갖는다. 이때, 상기 리세스 공정 후에도 상기 평판 활성영역(116)은 상기 평판 활성영역(106b)의 측벽 전체를 덮는다.
상기 기판(100) 전면에 식각 방지막(118)을 콘포말하게 형성한다. 상기 핀 영역(50)의 상기 식각 방지막(118)은 상기 평판 영역(55)의 상기 식각 방지막(118)에 비하여 높게 형성된다. 이는, 상기 핀 영역(50)의 소자분리 절연막(112)에 기인한다. 상기 식각 방지막(118)은 상기 핀 영역(50)의 소자분리 절연막(112)에 대하여 식각선택비를 갖는 물질을 포함한다. 예컨대, 상기 식각 방지막(118)은 실리콘산화막/실리콘질화막의 이중막, 또는 실리콘산화막/실리콘산화질화막의 이중막으로 형성할 수 있다.
상기 식각 방지막(118) 상에 완충막(120)을 형성한다. 상기 핀 영역(50)의 상기 완충막(120)의 상부면은 상기 평판 영역(55)의 상기 완충막(120)의 상부면에 비하여 높게 형성된다. 상기 완충막(120)은 실리콘 산화막으로 형성할 수 있다.
도 11을 참조하면, 상기 완충막(120), 상기 식각 방지막(118) 및 상기 소자분리 절연막(112)을 상기 핀 하드마스크 패턴(104a)이 노출될때까지 화학적기계적 연마 공정으로 평탄화시킨다. 이로 인해, 상기 핀 영역(50)에는 상기 제1 트렌치를 채우는 예비 핀 소자분리막(115)이 형성된다. 그리고, 상기 평판 영역(55)에는 상기 완충막(120)이 잔존한다. 이때, 상기 예비 핀 소자분리막(115)의 상부면과 상기 평판 영역(55)의 완충막(120)의 상부면은 서로 동일한 높이로 형성될 수 있다.
상기 완충막(120), 상기 식각 방지막(118) 및 상기 소자분리 절연막(112)은 한번의 화학적기계적 연마 공정으로 평탄화할 수 있다. 이와는 다른 방법으로, 상기 완충막(120)을 상기 핀 영역(50)의 상기 식각 방지막(118)이 노출될때까지 제1 화학적기계적 연마 공정을 수행하고, 상기 노출된 식각 방지막(118)을 습식식각으로 제거하고, 상기 핀 영역(50)의 소자분리 절연막(112)을 제2 화학적기계적 연마 공정을 수행하여 평탄화할 수 있다. 상기 제1 및 제2 화학적기계적 연마 공정들을 수행할때, 상기 평판 영역(55)의 상기 완충막(120)도 평탄화된다.
도 12를 참조하면, 상기 예비 핀 소자분리막(115) 및 상기 평판 영역(55)의 완충막(120)을 상기 평판 영역(55)의 식각 방지막(118)이 노출될때까지 식각하여 핀 소자분리막(115a)을 형성한다. 이에 따라, 상기 핀 소자분리막(115a)의 상부면은 상기 평판 활성영역(106b)의 상부면에 근접한 높이로 형성된다. 상기 핀 소자분리막(115a)은 상기 핀 활성영역(106a)의 하부 측벽을 덮는다. 즉, 상기 핀 활성영역(106a)의 상부 측벽이 노출된다. 상기 식각 방지막(118)이 노출된 후에, 상기 핀 소자분리막(115a)의 상부면의 높이를 조절하기 위한 타임 식각을 더 수행할 수 있다. 상기 타임 식각을 조절함으로써, 상기 핀 소자분리막(115a)의 상부면의 높이를 조절할 수 있다. 이로 인하여, 후속에 형성되는 핀 게이트 전극의 측벽 게이트의 하부면과, 평판 게이트 전극의 하부 게이트의 하부면을 동일한 높이로 형성할 수 있다.
상기 평판 영역(55)의 상기 노출된 식각 방지막(118)을 제거하여 상기 평판 활성영역(106b)을 노출시킨다.
도 13을 참조하면, 상기 핀 활성영역(106a)의 노출된 표면에 제1 게이트 절연막(122a)을 형성하고, 상기 평판 활성영역(106b)의 노출된 상부면에 제2 게이트 절연막(122b)을 형성한다. 상기 제1 및 제2 게이트 절연막들(122a,122b)은 실리콘 산화막(특히, 열산화막), 실리콘 질화막 또는/및 실리콘 산화질화막으로 형성할 수 있다. 상기 제1 및 제2 게이트 절연막들(122a,122b)은 동일한 두께를 갖도록 형성할 수 있다. 이와는 다르게, 상기 제1 및 제2 게이트 절연막들(122a,122b)은 서로 다른 두께(ex, 산화방지 패턴을 이용한 선택적 열산화 공정등에 의해서)로 형성할 수도 있다. 이에 더하여, 상기 제1 및 제2 게이트 절연막들(122a,122b)은 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막으로 형성할 수 있다. 예컨대, 상기 제1 및 제2 게이트 절연막들(122a,122b)은 하프늄 옥사이드(HfO2), 하프늄 실리케이트(HfSiO), 질화 하프늄 실리케이트(HiSiON), 하프늄 탄탈늄 옥사이드(HfTaO), 탄탈늄 옥사이드(Ta2O5), 지르코늄 옥사이드(ZrO2), 알루미늄 옥사이드(Al 2O3), 하프늄 알루미늄 옥사이드(HfAlO), 란탄륨 옥사이드(La2O3)등의 단일막 혹은 이들의 조합막으로 형성할 수 있다.
상기 기판(100) 전면에 제1 게이트 도전막을 형성한다. 이때, 상기 측벽 게이트 도전막은 상기 핀 소자분리막(115a) 위의 제1 트렌치를 채우도록 형성한다. 상기 제1 게이트 도전막을 상기 핀 하드마스크 패턴(104a)이 노출될때까지 화학적기계적 연마 공정으로 평탄화시킨다. 상기 핀 영역(50)의 상기 평탄화된 제1 게이트 도전막을 측벽 게이트 도전막(124)으로 정의하고, 상기 평판 영역(55)의 상기 평탄화된 제1 게이트 도전막을 하부 게이트 도전막(126)으로 정의한다.
상기 핀 영역(50)의 측벽 게이트 도전막(124)의 상부면 및 상기 평판 영역(55)의 상기 하부 게이트 도전막(126)의 상부면은 서로 동일한 높이로 형성된다. 상기 측벽 및 하부 게이트 도전막들(124,126)은 도핑된 폴리실리콘 또는/및 저저항 도전체로 형성할 수 있다. 상기 저저항 도전체는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등), 금속(ex, 텅스텐, 몰리브덴등), 금속실리사이드(ex, 코발트실리사이드, 니켈실리사이드, 티타늄실리사이드, 텅스텐실리사이드등) 중에 적어도 하나를 포함할 수 있다.
도 14를 참조하면, 상기 기판(100) 전면에 제2 게이트 도전막(128)을 형성한다. 상기 제2 게이트 도전막(128)은 차례로 적층된 도핑된 폴리실리콘 및 저저항 도전체를 포함할 수 있다. 상기 저저항 도전체는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등), 금속(ex, 텅스텐, 몰리브덴등), 금속실리사이드(ex, 코발트실리사이드, 니켈실리사이드, 티타늄실리사이드, 텅스텐실리사이드등) 중에 적어도 하나를 포함할 수 있다.
상기 핀 소자분리막(115a) 상의 상기 측벽 게이트 도전막(124) 및 제2 게이트 도전막(128)의 두께들의 합을 제1 두께(T1)로 정의하고, 상기 평판 활성영역(106b) 상부의 상기 하부 게이트 도전막(126) 및 제2 게이트 도전막(128)의 두께들 의 합을 제2 두께(T2)로 정의할 수 있다.
상기 제2 게이트 도전막(128), 측벽 게이트 도전막(124) 및 하부 게이트 도전막(126)을 패터닝하여 도 4에 개시된 핀 게이트 전극(130a) 및 평판 게이트 전극(130b)을 형성한다. 상기 핀 게이트 게이트 전극(130a)은 상기 측벽 게이트 도전막(124)으로부터 형성된 측벽 게이트(124a), 및 상기 제2 게이트 도전막(128)으로 부터 형성된 탑 게이트(128a)를 포함한다. 상기 평판 게이트 전극(130b)은 상기 하부 게이트 도전막(126)으로 부터 형성된 하부 게이트(126a), 및 상기 제2 게이트 도전막(128)으로 부터 형성된 상부 게이트(128b)를 포함한다.
이어서, 상기 핀 게이트 전극(130a)을 마스크로 사용하여 불순물 이온들을 주입하여 도 4에 도시된 제1 불순물 도핑층(132a)을 형성하고, 상기 평판 게이트 전극(130b)을 마스크로 사용하여 불순물 이온들을 주입하여 도 4에 도시된 제2 불순물 도핑층(132b)을 형성한다. 상기 제1 및 제2 불순물 도핑층들(132a,132b)은 동시에 형성되거나, 순차적으로 형성될 수 있다.
상술한 반도체 소자의 형성 방법에 있어서, 상기 평판 영역(55)의 기판(100)을 선택적으로 리세스함으로써, 상기 평판 활성영역(106b)의 상부면은 상기 핀 활성영역(106a)의 상부면에 비하여 낮게 형성된다. 이에 따라, 상기 제1 두께(T1)와 상기 제2 두께(T2)간의 차이를 종래의 그것에 비하여 감소시킬 수 있다. 그 결과, 종래의 게이트 도전막의 단차에 의한 평판 활성영역 또는/및 게이트 산화막의 식각손상을 최소화할 수 있다.
특히, 상기 측벽 및 하부 게이트 도전막들(124,126)에 의해 상기 핀 영역 (50)의 상기 제2 게이트 도전막(128) 및 상기 평판 영역(55)의 제2 게이트 도전막(128)의 상부면들이 서로 동일한 높이로 형성된다. 이로써, 상기 평판 활성영역(106b)의 리세스된 높이만큼 상기 제1 및 제2 두께들(T1,T2)의 차이를 감소시킬 수 있다. 이에 더하여, 상기 핀 소자분리막(115a)의 상부면 높이를 조절함으로써, 상기 제1 및 제2 두께들(T1,T2)은 서로 동일하게 형성할 수 있다. 따라서, 상기 제1 및 제2 두께들(T1,T2)을 동일하게 함으로써, 종래의 게이트 도전막의 단차에 의한 평판 활성영역 또는/및 게이트 산화막의 식각 손상을 방지할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 평판 활성영역을 핀 활성영역에 비하여 낮게 형성시킴으로써, 핀 게이트 전극의 두께 및 평판 게이트 전극의 두께 차이를 최소화시킬 수 있다. 이에 따라, 종래의 게이트 도전막의 단차에 의한 평판 활성영역 또는/및 게이트 산화막의 식각 손상을 최소화할 수 있다. 결과적으로, 핀 트랜지스터 및 평판 트랜지스터의 특성들이 모두 향상된 반도체 소자를 구현할 수 있다.

Claims (16)

  1. 핀 영역 및 평판 영역을 갖는 기판;
    상기 핀 영역의 기판 상에 위로 돌출된 핀 활성영역, 및 상기 평판 영역의 기판 상에 위로 돌출되되 상기 핀 활성영역의 상부면에 비하여 낮은 상부면을 갖는 평판 활성영역;
    상기 핀 활성영역의 하부 측벽을 덮는 핀 소자분리막, 및 상기 평판 활성영역의 측벽 전체를 덮는 평판 소자분리막;
    상기 핀 활성영역을 가로지르는 핀 게이트 전극, 및 상기 평판 활성영역을 가로지르는 평판 게이트 전극을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 핀 게이트 전극과 상기 핀 활성영역의 측벽 사이에 개재된 제1 게이트 절연막;
    상기 핀 게이트 전극와 상기 핀 활성영역의 상부면 사이에 개재된 핀 하드마스크 패턴; 및
    상기 평판 게이트 전극과 상기 평판 활성영역의 상부면 사이에 개재된 제2 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 핀 게이트 전극은,
    상기 제1 게이트 절연막을 개재하여 상기 핀 활성영역의 측벽에 형성된 측벽 게이트; 및
    상기 핀 하드마스크 패턴을 개재하여 상기 핀 활성영역의 상부면 상에 형성된 탑 게이트(top gate)를 포함하되, 상기 측벽 게이트의 상부면은 상기 핀 하드마스크 패턴의 상부면과 동일한 높이에 위치하고, 상기 탑 게이트는 상기 측벽 게이트와 전기적으로 접속된 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 평판 게이트 전극은 차례로 적층된 하부 게이트 및 상부 게이트를 포함하되, 상기 하부 게이트는 상기 측벽 게이트와 동일한 물질로 이루어지고, 상기 상부 게이트는 상기 탑 게이트와 동일한 물질로 이루어진 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 하부 게이트의 상부면은 상기 측벽 게이트의 상부면과 동일한 높이이고, 상기 상부 게이트의 상부면은 상기 탑 게이트의 상부면과 동일한 높이인 것을 특징으로 하는 반도체 소자.
  6. 제 2 항 내지 제 5 항 중에 어느 한 항에 있어서,
    상기 제1 및 제2 게이트 절연막들은 실리콘 질화막에 비하여 유전상수가 높은 고유전막으로 이루어진 것을 특징으로 하는 반도체 소자.
  7. 제 1 항 내지 제 5 항 중에 어느 한 항에 있어서,
    상기 핀 소자분리막 상의 상기 핀 게이트 전극의 두께는 상기 평판 활성영역 상부의 상기 평판 게이트 전극의 두께와 동일한 것을 특징으로 하는 반도체 소자.
  8. 제 1 항 내지 제 5 항 중에 어느 한 항에 있어서,
    상기 핀 게이트 전극 양측의 상기 핀 활성영역에 형성된 제1 불순물 도핑층; 및
    상기 평판 게이트 전극 양측의 상기 평판 활성영역에 형성된 제2 불순물 도핑층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 핀 영역 및 평판 영역을 갖는 기판을 준비하는 단계;
    상기 핀 영역의 기판 상에 위로 돌출된 핀 활성영역, 및 상기 평판 영역의 기판 상에 위로 돌출되되 상기 핀 활성영역의 상부면에 비하여 낮은 상부면을 갖는 평판 활성영역을 형성하는 단계;
    상기 핀 활성영역의 하부 측벽을 덮는 핀 소자분리막, 및 상기 평판 활성영역의 측벽 전체를 덮는 평판 소자분리막을 형성하는 단계; 및
    상기 핀 활성영역를 가로지르는 핀 게이트 전극, 및 상기 평판 활성영역을 가로지르는 평판 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  10. 제 9 항에 있어서,
    상기 핀 및 평판 활성영역을 형성하는 단계는,
    상기 평판 영역의 기판의 상부면을 상기 핀 영역의 기판의 상부면에 비하여 낮추는 단계;
    상기 핀 영역의 상기 기판 상의 핀 하드마스크 패턴, 및 상기 평판 영역의 상기 낮아진 기판 상의 평판 하드마스크 패턴을 형성하는 단계; 및
    상기 핀 및 평판 하드마스크 패턴을 식각 마스크로 사용하여 상기 핀 영역의 기판 및 평판 영역의 기판을 이방성 식각하여 상기 핀 및 평판 활성영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제 10 항에 있어서,
    상기 핀 및 평판 소자분리막들을 형성하는 단계는,
    상기 기판 전면 상에 상기 핀 및 평판 영역들의 식각된 영역들을 채우는 소자분리 절연막을 형성하는 단계;
    상기 평판 영역의 상기 소자분리 절연막을 선택적으로 상기 평판 하드마스크 패턴이 노출될때까지 평탄화시키어 상기 평판 소자분리막을 형성하는 단계;
    상기 평판 하드마스크 패턴을 제거하는 단계;
    상기 기판 전면에 식각 방지막을 콘포말하게 형성하는 단계;
    상기 식각 방지막 상에 완충막을 형성하는 단계;
    상기 완충막, 상기 핀 영역의 식각 방지막, 상기 핀 영역의 소자분리 절연막을 상기 핀 하드마스크 패턴이 노출될때까지 평탄화시키어 상기 핀 영역에 예비 핀 소자분리막을 형성하는 단계;
    상기 예비 핀 소자분리막 및 상기 평판 영역의 완충막을 상기 평판 영역의 식각 방지막이 노출될때까지 식각하여 상기 핀 소자분리막을 형성하는 단계; 및
    상기 평판 영역의 식각 방지막을 제거하여 상기 평판 활성영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제 11 항에 있어서,
    상기 핀 및 평판 게이트 전극들을 형성하는 단계는,
    상기 핀 활성영역의 상부 측벽 상에 제1 게이트 절연막을 형성하는 단계;
    상기 평판 활성영역 상에 제2 게이트 절연막을 형성하는 단계;
    상기 기판 전면에 제1 게이트 도전막을 형성하는 단계;
    상기 제1 게이트 도전막을 상기 핀 하드마스크 패턴이 노출될때까지 평탄화시키는 단계;
    상기 기판 전면에 제2 게이트 도전막을 형성하는 단계;
    상기 제2 게이트 도전막 및 상기 평탄화된 제2 게이트 도전막을 연속적으로 패터닝하여 상기 핀 및 평판 게이트 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제 12 항에 있어서,
    상기 핀 게이트 전극은 상기 제1 게이트 절연막을 개재하여 상기 핀 활성영역의 측벽에 형성된 측벽 게이트, 및 상기 핀 하드마스크 패턴을 개재하여 상기 핀 활성영역의 상부면 상에 형성된 탑 게이트로 구성되고,
    상기 평판 게이트 전극은 차례로 적층된 하부 및 상부 게이트들로 구성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 11 항에 있어서,
    상기 소자분리 절연막을 형성하는 단계는,
    상기 기판 전면에 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 상기 핀 하드마스크 패턴이 노출될때까지 평탄화시키는 단계; 및
    상기 기판 전면에 제2 절연막을 형성하는 단계를 포함하되, 상기 평탄화된 제1 절연막 및 상기 제2 절연막은 상기 소자분리 절연막을 구성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 제 12 항 내지 제 14 항 중에 어느 한 항에 있어서,
    상기 제 1 및 제2 게이트 절연막들은 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 제 9 항 내지 제 14 항 중에 어느 한 항에 있어서,
    상기 핀 게이트 전극 양측의 상기 핀 활성영역에 제1 불순물 도핑층을 형성하는 단계; 및
    상기 평판 게이트 전극 양측의 상기 평판 활성영역에 제2 불순물 도핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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