KR100612419B1 - 핀 트랜지스터 및 평판 트랜지스터를 갖는 반도체 소자 및그 형성 방법 - Google Patents
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Abstract
Description
Claims (16)
- 핀 영역 및 평판 영역을 갖는 기판;상기 핀 영역의 기판 상에 위로 돌출된 핀 활성영역, 및 상기 평판 영역의 기판 상에 위로 돌출되되 상기 핀 활성영역의 상부면에 비하여 낮은 상부면을 갖는 평판 활성영역;상기 핀 활성영역의 하부 측벽을 덮는 핀 소자분리막, 및 상기 평판 활성영역의 측벽 전체를 덮는 평판 소자분리막;상기 핀 활성영역을 가로지르는 핀 게이트 전극, 및 상기 평판 활성영역을 가로지르는 평판 게이트 전극을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 핀 게이트 전극과 상기 핀 활성영역의 측벽 사이에 개재된 제1 게이트 절연막;상기 핀 게이트 전극와 상기 핀 활성영역의 상부면 사이에 개재된 핀 하드마스크 패턴; 및상기 평판 게이트 전극과 상기 평판 활성영역의 상부면 사이에 개재된 제2 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 2 항에 있어서,상기 핀 게이트 전극은,상기 제1 게이트 절연막을 개재하여 상기 핀 활성영역의 측벽에 형성된 측벽 게이트; 및상기 핀 하드마스크 패턴을 개재하여 상기 핀 활성영역의 상부면 상에 형성된 탑 게이트(top gate)를 포함하되, 상기 측벽 게이트의 상부면은 상기 핀 하드마스크 패턴의 상부면과 동일한 높이에 위치하고, 상기 탑 게이트는 상기 측벽 게이트와 전기적으로 접속된 것을 특징으로 하는 반도체 소자.
- 제 3 항에 있어서,상기 평판 게이트 전극은 차례로 적층된 하부 게이트 및 상부 게이트를 포함하되, 상기 하부 게이트는 상기 측벽 게이트와 동일한 물질로 이루어지고, 상기 상부 게이트는 상기 탑 게이트와 동일한 물질로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 하부 게이트의 상부면은 상기 측벽 게이트의 상부면과 동일한 높이이고, 상기 상부 게이트의 상부면은 상기 탑 게이트의 상부면과 동일한 높이인 것을 특징으로 하는 반도체 소자.
- 제 2 항 내지 제 5 항 중에 어느 한 항에 있어서,상기 제1 및 제2 게이트 절연막들은 실리콘 질화막에 비하여 유전상수가 높은 고유전막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 5 항 중에 어느 한 항에 있어서,상기 핀 소자분리막 상의 상기 핀 게이트 전극의 두께는 상기 평판 활성영역 상부의 상기 평판 게이트 전극의 두께와 동일한 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 5 항 중에 어느 한 항에 있어서,상기 핀 게이트 전극 양측의 상기 핀 활성영역에 형성된 제1 불순물 도핑층; 및상기 평판 게이트 전극 양측의 상기 평판 활성영역에 형성된 제2 불순물 도핑층을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 핀 영역 및 평판 영역을 갖는 기판을 준비하는 단계;상기 핀 영역의 기판 상에 위로 돌출된 핀 활성영역, 및 상기 평판 영역의 기판 상에 위로 돌출되되 상기 핀 활성영역의 상부면에 비하여 낮은 상부면을 갖는 평판 활성영역을 형성하는 단계;상기 핀 활성영역의 하부 측벽을 덮는 핀 소자분리막, 및 상기 평판 활성영역의 측벽 전체를 덮는 평판 소자분리막을 형성하는 단계; 및상기 핀 활성영역를 가로지르는 핀 게이트 전극, 및 상기 평판 활성영역을 가로지르는 평판 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
- 제 9 항에 있어서,상기 핀 및 평판 활성영역을 형성하는 단계는,상기 평판 영역의 기판의 상부면을 상기 핀 영역의 기판의 상부면에 비하여 낮추는 단계;상기 핀 영역의 상기 기판 상의 핀 하드마스크 패턴, 및 상기 평판 영역의 상기 낮아진 기판 상의 평판 하드마스크 패턴을 형성하는 단계; 및상기 핀 및 평판 하드마스크 패턴을 식각 마스크로 사용하여 상기 핀 영역의 기판 및 평판 영역의 기판을 이방성 식각하여 상기 핀 및 평판 활성영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 10 항에 있어서,상기 핀 및 평판 소자분리막들을 형성하는 단계는,상기 기판 전면 상에 상기 핀 및 평판 영역들의 식각된 영역들을 채우는 소자분리 절연막을 형성하는 단계;상기 평판 영역의 상기 소자분리 절연막을 선택적으로 상기 평판 하드마스크 패턴이 노출될때까지 평탄화시키어 상기 평판 소자분리막을 형성하는 단계;상기 평판 하드마스크 패턴을 제거하는 단계;상기 기판 전면에 식각 방지막을 콘포말하게 형성하는 단계;상기 식각 방지막 상에 완충막을 형성하는 단계;상기 완충막, 상기 핀 영역의 식각 방지막, 상기 핀 영역의 소자분리 절연막을 상기 핀 하드마스크 패턴이 노출될때까지 평탄화시키어 상기 핀 영역에 예비 핀 소자분리막을 형성하는 단계;상기 예비 핀 소자분리막 및 상기 평판 영역의 완충막을 상기 평판 영역의 식각 방지막이 노출될때까지 식각하여 상기 핀 소자분리막을 형성하는 단계; 및상기 평판 영역의 식각 방지막을 제거하여 상기 평판 활성영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 11 항에 있어서,상기 핀 및 평판 게이트 전극들을 형성하는 단계는,상기 핀 활성영역의 상부 측벽 상에 제1 게이트 절연막을 형성하는 단계;상기 평판 활성영역 상에 제2 게이트 절연막을 형성하는 단계;상기 기판 전면에 제1 게이트 도전막을 형성하는 단계;상기 제1 게이트 도전막을 상기 핀 하드마스크 패턴이 노출될때까지 평탄화시키는 단계;상기 기판 전면에 제2 게이트 도전막을 형성하는 단계;상기 제2 게이트 도전막 및 상기 평탄화된 제2 게이트 도전막을 연속적으로 패터닝하여 상기 핀 및 평판 게이트 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 12 항에 있어서,상기 핀 게이트 전극은 상기 제1 게이트 절연막을 개재하여 상기 핀 활성영역의 측벽에 형성된 측벽 게이트, 및 상기 핀 하드마스크 패턴을 개재하여 상기 핀 활성영역의 상부면 상에 형성된 탑 게이트로 구성되고,상기 평판 게이트 전극은 차례로 적층된 하부 및 상부 게이트들로 구성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 11 항에 있어서,상기 소자분리 절연막을 형성하는 단계는,상기 기판 전면에 제1 절연막을 형성하는 단계;상기 제1 절연막을 상기 핀 하드마스크 패턴이 노출될때까지 평탄화시키는 단계; 및상기 기판 전면에 제2 절연막을 형성하는 단계를 포함하되, 상기 평탄화된 제1 절연막 및 상기 제2 절연막은 상기 소자분리 절연막을 구성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 12 항 내지 제 14 항 중에 어느 한 항에 있어서,상기 제 1 및 제2 게이트 절연막들은 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 9 항 내지 제 14 항 중에 어느 한 항에 있어서,상기 핀 게이트 전극 양측의 상기 핀 활성영역에 제1 불순물 도핑층을 형성하는 단계; 및상기 평판 게이트 전극 양측의 상기 평판 활성영역에 제2 불순물 도핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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