CN117995775A - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，方法包括：形成基底，基底包括衬底、以及凸立于衬底上的凸起部；形成位于凸起部上的沟道叠层结构，沟道叠层结构包括一个或多个堆叠的沟道叠层，每一个沟道叠层包括牺牲层以及位于牺牲层上的沟道层，牺牲层包括多层子牺牲层，且距离沟道层越近的子牺牲层的被刻蚀速率越快；形成横跨沟道叠层结构的栅极结构，栅极结构覆盖沟道叠层结构的顶部和侧壁；沿平行于基底且与栅极结构的延伸方向相垂直的方向上，横向刻蚀部分牺牲层，形成开口，开口由相邻沟道层与剩余的牺牲层围成，或者，开口由凸起部、与凸起部相邻的沟道层以及剩余的牺牲层围成。降低了在开口露出的沟道层表面出现剩余牺牲层的足部效应缺陷的概率。

Description

半导体结构的形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体晶体管朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体晶体管目前正被广泛应用，因此随着半导体晶体管的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
为了更好的适应晶体管尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)、全包围栅极(Gate-all-around，GAA)晶体管等。其中，全包围栅极晶体管包括垂直全包围栅极晶体管和水平全包围栅极晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好地抑制短沟道效应。
随着器件尺寸的进一步缩小，如何提高全包围栅极结构器件的性能，越来越具有难度和挑战。
发明内容
本发明实施例解决的问题是提供一种半导体结构的形成方法，有利于进一步提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：形成基底，基底包括衬底、以及凸立于衬底上的凸起部；形成位于凸起部上的沟道叠层结构，沟道叠层结构包括一个或多个堆叠的沟道叠层，每一个沟道叠层包括牺牲层以及位于牺牲层上的沟道层，牺牲层包括多层子牺牲层，且距离沟道层越近的子牺牲层的被刻蚀速率越快；形成横跨沟道叠层结构的栅极结构，栅极结构覆盖沟道叠层结构的顶部和侧壁；形成栅极结构之后，沿平行于基底且与栅极结构的延伸方向相垂直的方向上，横向刻蚀部分牺牲层，形成开口，开口由相邻沟道层与剩余的牺牲层围成，或者，开口由凸起部、与凸起部相邻的沟道层以及剩余的牺牲层围成。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构的形成方法，形成位于凸起部上的沟道叠层结构，沟道叠层结构包括一个或多个堆叠的沟道叠层，每一个沟道叠层包括牺牲层以及位于牺牲层上的沟道层，牺牲层具有多层子牺牲层，且距离沟道层越近的子牺牲层的被刻蚀速率越快，在后续沿平行于基底且与栅极结构的延伸方向相垂直的方向上，采用相关刻蚀工艺横向刻蚀部分牺牲层的过程中，由于距离沟道层越近的子牺牲层的被刻蚀速率越快，也就意味着距离沟道层越近的子牺牲层被消耗掉的速度大于远离沟道层的子牺牲层被消耗掉的速度，相应的，也就降低了在开口露出的沟道层表面出现剩余牺牲层的足部效应缺陷(Footing Defect)的概率，由于后续在剩余牺牲层的位置处形成器件栅极结构(例如，金属栅极结构)，在栅极结构两侧的位置处形成源漏掺杂层，剩余牺牲层的足部效应缺陷的改善，相应降低了在后续半导体工艺制程中形成的金属栅极结构与源漏掺杂层发生漏电的风险，从而提高了半导体结构的性能。
附图说明
图1至图3是一种半导体结构的形成方法对应的结构示意图；
图4至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
图1至图3是一种半导体结构的形成方法对应的结构示意图。
参考图1，形成基底20，基底20包括衬底11、以及凸立于衬底11上的凸起部10，凸起部10上形成有沟道叠层结构15，沟道叠层结构15包括一个或多个堆叠的沟道叠层(未标示)，每一个沟道叠层包括牺牲层13以及位于牺牲层13上的沟道层19，沟道叠层结构15上横跨有栅极结构50，栅极结构50覆盖沟道叠层结构15的顶部和侧壁。
参考图2，去除栅极结构50两侧的沟道叠层结构15，在沟道叠层结构15中形成凹槽30。
参考图3，沿平行于基底20且与栅极结构50的延伸方向相垂直的方向上，横向刻蚀部分牺牲层13，形成开口(未标示)，开口由相邻沟道层19与剩余的牺牲层13围成，或者，开口由凸起部10、与凸起部10相邻的沟道层19以及剩余的牺牲层13围成。
经研究发现，采用相关刻蚀工艺横向刻蚀部分牺牲层13的过程中，牺牲层13最顶部的部分和最底部的部分的被刻蚀速率低于牺牲层13的中间部分的被刻蚀速率，使得同一牺牲层13的被刻蚀速率不一致，也就意味着牺牲层13最顶部的部分和最底部的部分被消耗掉的速度小于牺牲层13的中间部分被消耗掉的速度，从而增大了在开口露出的沟道层19表面出现剩余牺牲层13的足部效应缺陷(Footing Defect)的概率，由于后续在剩余牺牲层13的位置处形成器件栅极结构50(例如，金属栅极结构50)，在栅极结构50两侧的位置处形成源漏掺杂层，剩余牺牲层13的足部效应缺陷的放大，相应增大了在后续半导体工艺制程中形成的金属栅极结构50与源漏掺杂层发生漏电的风险，进而影响了半导体结构的性能。
为了解决技术问题，本发明实施例提供一种半导体结构的形成方法，包括：形成基底，基底包括衬底、以及凸立于衬底上的凸起部；形成位于凸起部上的沟道叠层结构，沟道叠层结构包括一个或多个堆叠的沟道叠层，每一个沟道叠层包括牺牲层以及位于牺牲层上的沟道层，牺牲层包括多层子牺牲层，且距离沟道层越近的子牺牲层的被刻蚀速率越快；形成横跨沟道叠层结构的栅极结构，栅极结构覆盖沟道叠层结构的顶部和侧壁；形成栅极结构之后，沿平行于基底且与栅极结构的延伸方向相垂直的方向上，横向刻蚀部分牺牲层，形成开口，开口由相邻沟道层与剩余的牺牲层围成，或者，开口由凸起部、与凸起部相邻的沟道层以及剩余的牺牲层围成。
本发明实施例提供一种半导体结构的形成方法，形成位于凸起部上的沟道叠层结构，沟道叠层结构包括一个或多个堆叠的沟道叠层，每一个沟道叠层包括牺牲层以及位于牺牲层上的沟道层，牺牲层具有多层子牺牲层，且距离沟道层越近的子牺牲层的被刻蚀速率越快，在后续沿平行于基底且与栅极结构的延伸方向相垂直的方向上，采用相关刻蚀工艺横向刻蚀部分牺牲层的过程中，由于距离沟道层越近的子牺牲层的被刻蚀速率越快，也就意味着距离沟道层越近的子牺牲层被消耗掉的速度大于远离沟道层的子牺牲层被消耗掉的速度，相应的，也就降低了在开口露出的沟道层表面出现剩余牺牲层的足部效应缺陷(Footing Defect)的概率，由于后续在剩余牺牲层的位置处形成器件栅极结构(例如，金属栅极结构)，在栅极结构两侧的位置处形成源漏掺杂层，剩余牺牲层的足部效应缺陷的改善，相应降低了在后续半导体工艺制程中形成的金属栅极结构与源漏掺杂层发生漏电的风险，从而提高了半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4至图7，其中，图4是俯视图，图5是图4沿AA方向的剖视图，图6是俯视图，图7是图6沿AA方向的剖视图，形成基底100，基底100包括衬底121、以及凸立于衬底121上的凸起部120；形成位于凸起部120上的沟道叠层结构111，沟道叠层结构111包括一个或多个堆叠的沟道叠层(未标示)，每一个沟道叠层包括牺牲层103以及位于牺牲层103上的沟道层109，牺牲层103包括多层子牺牲层101，且距离沟道层109越近的子牺牲层101的被刻蚀速率越快。
需要说明的是，牺牲层103具有多层子牺牲层101，且距离沟道层109越近的子牺牲层101的被刻蚀速率越快，在后续沿平行于基底100且与栅极结构的延伸方向相垂直的方向上，采用相关刻蚀工艺横向刻蚀部分牺牲层103的过程中，由于距离沟道层109越近的子牺牲层101的被刻蚀速率越快，也就意味着距离沟道层109越近的子牺牲层101被消耗掉的速度大于远离沟道层109的子牺牲层101被消耗掉的速度，相应的，也就降低了后续在开口露出的沟道层109表面出现剩余牺牲层的足部效应缺陷(Footing Defect)的概率，由于后续在剩余牺牲层103的位置处形成器件栅极结构(例如，金属栅极结构)，在栅极结构两侧的位置处形成源漏掺杂层，剩余牺牲层103的足部效应缺陷的改善，相应降低了在后续半导体工艺制程中形成的金属栅极结构与源漏掺杂层发生漏电的风险，从而提高了半导体结构的性能。
基底100用于为后续的工艺制程提供工艺平台。
本实施例中，在后续图形化沟道材料叠层结构之前，基底100为平面基底100。
具体地，平面基底100用于作为后续图形化形成衬底121和凸立于衬底121上的凸起部120的材料。
结合参考图4至图7，对形成沟道叠层结构111的步骤作详细说明。
参考图4至图5，形成覆盖基底100的沟道材料叠层结构110，沟道材料叠层结构110包括一个或多个堆叠的沟道叠层。
沟道材料叠层结构110用于作为后续形成沟道叠层结构111的材料。
本实施例中，在基底100上形成沟道材料叠层结构的步骤包括：在基底100上交替形成牺牲层103以及覆盖覆盖牺牲层103的沟道层109。
本实施例中，牺牲层103的材料包括SiGe、SiP和SiC中的一种或多种。
具体地，SiGe、SiP和SiC材料与沟道层109所选用的材料之间具有刻蚀选择比，在后续横向刻蚀部分牺牲层103的过程中，能够利用牺牲层103与沟道层109之间的刻蚀选择比，达到刻蚀部分牺牲层103的目的，从而为后续的工艺制程提供工艺基础。
作为一种示例，牺牲层103的材料为SiGe，越靠近沟道层109，子牺牲层101中Ge的浓度越大。
具体地，子牺牲层101中Ge的浓度与子牺牲层101的被刻蚀速率成正相关，即子牺牲层101中Ge的浓度越高，子牺牲层101的被刻蚀速率越快，相应的，越靠近沟道层109，子牺牲层101中Ge的浓度越大，使得越靠近沟道层109的子牺牲层101的被刻蚀速率越快，也就降低了后续在开口露出的沟道层109表面出现剩余牺牲层的足部效应缺陷的概率，从而提高了半导体结构的性能。
需要说明的是，最靠近沟道层109的子牺牲层101中Ge的浓度范围不宜过大，也不宜过小。如果最靠近沟道层109的子牺牲层101中Ge的浓度过大，在后续横向刻蚀部分牺牲层的过程中，容易导致最靠近沟道层109的子牺牲层101的被刻蚀速率大大快于其余各个子牺牲层101的被刻蚀速率，相应的，也就导致剩余牺牲层103的侧壁形貌不满足工艺要求，从而对半导体结构的性能造成影响；如果最靠近沟道层109的子牺牲层101中Ge的浓度过小，在后续横向刻蚀部分牺牲层的过程中，容易导致最靠近沟道层109的子牺牲层101的被刻蚀速率过慢，增大了后续在开口露出的沟道层109表面出现剩余牺牲层103的足部效应缺陷的概率，从而影响了半导体结构的性能。为此，本实施例中，最靠近沟道层109的子牺牲层101中Ge的浓度范围为10％至90％。作为一种示例，最靠近沟道层109的子牺牲层101中Ge的浓度为40％。
还需要说明的是，其余各个子牺牲层101中Ge的浓度范围不宜过大，也不宜过小。在最靠近沟道层109的子牺牲层101中Ge的浓度范满足工艺要求的情形下，如果其余各个子牺牲层101中Ge的浓度范围过大，则容易导致其余各个子牺牲层101的被刻蚀速率也过快，相应的，导致剩余的牺牲层103占据的空间区域过小，从而导致后续在剩余牺牲层103占据的空间区域中形成的金属栅极结构尺寸不能满足工艺尺寸要求，从而对半导体结构的性能产生影响；如果余各个子牺牲层101中Ge的浓度范围过小，则容易导致其余各个子牺牲层101的被刻蚀速率过慢，相应的，也就导致剩余牺牲层103的侧壁形貌不满足工艺要求，从而对半导体结构的性能造成影响。为此，本实施例中，其余各个子牺牲层101中Ge的浓度范围为5％至60％。作为一种示例，其余各个子牺牲层101中Ge的浓度为30％。
本实施例中，形成牺牲层103的步骤包括：在采用外延工艺形成牺牲层103的过程中，通过调节反应气体配比形成多层子牺牲层101，多层子牺牲层101构成牺牲层103。
具体地，通过调节反应气体配比形成多层子牺牲层101，能够准确控制各个子牺牲层101中Ge的浓度范围，使得各个子牺牲层101中Ge的浓度范围满足工艺要求，即越靠近沟道层109，子牺牲层101中Ge的浓度越大，相应的，也就能使距离沟道层109越近的子牺牲层101被消耗掉的速度大于远离沟道层109的子牺牲层101被消耗掉的速度，相应的，也就降低了后续在开口露出的沟道层109表面出现剩余牺牲层103的足部效应缺陷的概率，同时，利用外延工艺形成的牺牲层103的膜层质量较高，能够提高半导体结构的性能。
在其他实施例中，形成牺牲层的步骤包括：通过多次沉积处理依次形成多层子牺牲层，多层子牺牲层构成牺牲层。具体地，沉积处理的工艺包括外延工艺。
本实施例中，在所述外延工艺中，所述反应气体包括DCS和GeH4中的组合或者SiH4和GeH4中的组合。
具体地，DCS气体和SiH4气体用于作为硅源，GeH4气体用于作为锗源，通过逐渐增加锗源的气体流量，或者逐渐降低硅源的气体流量，能够达到控制子牺牲层101中Ge的浓度。
需要说明的是，各个子牺牲层101与沟道层109之间的刻蚀选择比不宜过小。如果各个子牺牲层101与沟道层109之间的刻蚀选择比过小，则容易导致各个子牺牲层101的被刻蚀速率与沟道层109的被刻蚀速率相接近，相应的，在后续横向刻蚀部分牺牲层103的过程中，增大了沟道层109被刻蚀去除的概率，从而对半导体结构的导电沟道造成损伤，进而增大了半导体结构电性失效的概率。为此，本实施例中，各个子牺牲层101与沟道层109之间的刻蚀选择比大于5：1。
本实施例中，最靠近沟道层109的子牺牲层101的厚度小于其余各个子牺牲层101的厚度。
需要说明的是，由于距离沟道层109越近的子牺牲层101的被刻蚀速率越快，通过控制最靠近沟道层109的子牺牲层101的厚度小于其余各个子牺牲层101的厚度，有助于减少距离沟道层109越近的子牺牲层101的侧掏量，使最靠近沟道层109的子牺牲层101的侧壁与其他子牺牲层101的侧壁相对平滑，从而为后续形成内壁侧墙层提供工艺基础。
需要说明的是，最靠近沟道层109的子牺牲层101的厚度不宜过大，也不宜过小。在相邻沟道层109之间的距离一定的情况下，如果最靠近沟道层109的子牺牲层101的厚度过大，则意味着其余各个子牺牲层101的厚度过小，相应的，在后续横向刻蚀部分牺牲层103的过程中，由于距离沟道层109越近的子牺牲层101的被刻蚀速率快于其余各个子牺牲层101的被刻蚀速率，使得距离沟道层109越近的子牺牲层101的被消耗量过大，而其余各个子牺牲层101的被消耗量过小，导致剩余牺牲层103的侧壁形貌凹凸不平，从而对后续的工艺制程(例如在剩余牺牲层的侧壁形成内侧壁墙)造成影响；如果最靠近沟道层109的子牺牲层101的厚度过小，则意味着其余各个子牺牲层101的厚度过大，在后续横向刻蚀部分牺牲层103的过程中，使得距离沟道层109越近的子牺牲层101的被消耗量依然过少，增大了后续在开口露出的沟道层109表面出现剩余牺牲层103的足部效应缺陷的概率，由于后续在剩余牺牲层103的位置处形成器件栅极结构(例如，金属栅极结构)，在器件栅极结构两侧的位置处形成源漏掺杂层，剩余牺牲层103的足部效应缺陷的出现，增大了在后续半导体工艺制程中形成的金属栅极结构与源漏掺杂层发生漏电的风险，从而影响了半导体结构的性能。为此，本实施例中，最靠近沟道层109的子牺牲层101的厚度为0.5纳米至4纳米。作为一种示例，最靠近沟道层109的子牺牲层101的厚度为1nm。
本实施例中，在同一牺牲层中，子牺牲层101的层数大于等于3。
具体地，子牺牲层101的层数大于等于3，可以设置同一牺牲层中最顶层的子牺牲层101以及最底层的子牺牲层101的被刻蚀速率快于其余子牺牲层101的被刻蚀速率，相应的，使得同一牺牲层中最顶层的子牺牲层101以及最底层的子牺牲层101被消耗掉的速度大于其余子牺牲层101被消耗掉的速度，降低了后续在开口露出的沟道层109表面出现剩余牺牲层的足部效应缺陷的概率。作为一种示例，在同一牺牲层层，子牺牲层101的层数为3。在其他实施例中，子牺牲层101的层数还可以为其他数量。
本实施例中，在同一牺牲层中，子牺牲层101的层数为奇数，其中，多层子牺牲层101中最中间的一层子牺牲层101作为第一子牺牲层107，第一子牺牲层107以外的其他子牺牲层101作为第二子牺牲层106，沿衬底121表面的法线方向，第一子牺牲层107两侧的第二子牺牲层106关于第一子牺牲层107镜像对称。
需要说明的是，通过设置子牺牲层101的层数为奇数，可以使第一子牺牲层107两侧的第二子牺牲层106关于第一子牺牲层107镜像对称，相应的，在后续横向刻蚀部分牺牲层的过程中，可以使第一子牺牲层107两侧的第二子牺牲层106被消耗掉的速度相一致，即可以使第一子牺牲层107两侧的第二子牺牲层106被消耗量相一致，从而使剩余第一子牺牲层107两侧的剩余第二子牺牲层106关于剩余第一子牺牲层107镜像对称，进而使剩余牺牲层103的侧壁形貌较平坦，为后续的工艺制程提高了工艺基础。
本实施例中，沟道层109用于提供半导体结构的导电沟道，牺牲层103用于支撑沟道层109，后续去除牺牲层103后，能够实现沟道层109的间隔悬空设置，牺牲层103还为后续形成器件栅极结构占据空间。
参考图6至图7，图形化沟道材料叠层结构110，将沟道材料叠层结构110图形化为沟道叠层结构111。
需要说明的是，沟道叠层结构111为后续形成悬空设置的沟道层109提供工艺基础。
本实施例中，图形化沟道材料叠层结构110的工艺包括干法刻蚀工艺。
具体地，干法刻蚀工艺包括各向异性的干法刻蚀工艺，各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，即纵向刻蚀速率大于横向刻蚀速率，能够在图形化沟道材料叠层结构110的同时，保证沟道叠层结构111侧壁的形貌质量，为后续工艺提供了良好的工艺基础。
需要说明的是，本实施例中，在后续图形化沟道材料叠层结构110之前，基底100为平面基底100。
具体地，平面基底100用于作为后续图形化形成衬底121和凸立于衬底121上的凸起部120的材料。
本实施例中，形成衬底121和凸起部120的步骤包括：图形化沟道材料叠层结构110的过程中，还图形化基底100，保留未被图形化的剩余基底100作为衬底121，保留凸立于剩余基底100上的部分作为凸起部120。
具体地，在图形化沟道材料叠层结构110的过程中形成衬底121和凸起部120，减少了工艺步骤，降低了工艺成本，提高了工艺效率。
本实施例中，基底100为立体型结构，基底100包括衬底121和凸立于衬底121的凸起部120。
本实施例中，衬底121为硅衬底121，凸起部120与衬底121的材料相同，凸起部120的材料为硅。
相应的，本实施例中，沟道叠层结构111形成在凸起部120上。
参考图8，形成横跨沟道叠层结构111的栅极结构112，栅极结构112覆盖沟道叠层结构111的顶部和侧壁。
栅极结构112为伪栅结构，栅极结构112为后续形成器件栅极结构112占据空间位置。
本实施例中，栅极结构112包括伪栅层。伪栅层的材料包括多晶硅。
本实施例中，形成栅极结构112的步骤包括：在沟道叠层结构111上形成栅极材料层(图未示)；在栅极材料层上形成栅极掩膜层(图未示)；以栅极掩膜层为掩膜，去除栅极掩膜层露出的栅极材料层，位于沟道叠层上的剩余栅极材料层作为栅极结构112。
其中，栅极掩膜层用于作为形成栅极结构112时的刻蚀掩膜，栅极掩膜层还能够在后续工艺中保护栅极结构112的顶部。
本实施例中，栅极掩膜层的材料为氮化硅。
本实施例中，形成栅极结构112的步骤中，与栅极结构112的延伸方向相垂直的方向上，沟道叠层结构111向栅极结构112两侧延伸，沟道叠层结构111和栅极结构112正交，即栅极结构112的两侧露出沟道叠层结构111的顶部，相应的，为后续去除栅极结构112两侧的沟道叠层结构111提供工艺基础。
参考图9，去除栅极结构112两侧的沟道叠层结构111，在沟道叠层结构111中形成源漏凹槽115。
具体地，源漏凹槽115为后续形成源漏掺杂层提供空间位置，同时，也为后续横向刻蚀部分牺牲层提供工艺窗口。
本实施例中，形成源漏凹槽115的工艺包括干法刻蚀工艺。
具体地，干法刻蚀工艺为各向异性的干法刻蚀工艺。各向异性的干法刻蚀工艺的剖面控制性较好，有利于提高源漏凹槽115的剖面形貌质量，此外，通过选用的各向异性的干法刻蚀工艺，有利于实现较高的刻蚀选择比，进而降低对其他膜层造成误刻蚀的概率。
参考图10，形成栅极结构112之后，沿平行于基底100且与栅极结构112的延伸方向相垂直的方向上，横向刻蚀部分牺牲层103，形成开口116，开口116由相邻沟道层109与剩余的牺牲层103围成，或者，开口116由凸起部120、与凸起部120相邻的沟道层109以及剩余的牺牲层103围成。
具体地，开口116为后续形成内壁侧墙层提供空间位置，从而在后续形成源漏掺杂层、以及在牺牲层位置处形成器件栅极结构112之后，内壁层位于源漏掺杂层与器件栅极结构112之间，内壁层能够对源漏掺杂层和器件栅极结构112之间起到隔离的作用，有利于增大源漏掺杂层与器件栅极结构112之间的距离，进而有利于减小源漏掺杂层与器件栅极结构112之间的寄生电容。
需要说明的是，本实施例中，在相邻的沟道层109之间、以及沟道层109与凸起部120之间均形成开口116。
本实施例中，横向刻蚀部分牺牲层形成开口116的过程即为横向刻蚀源漏凹槽115侧壁暴露的部分牺牲层。
本实施例中，形成开口116的工艺包括湿法刻蚀工艺。
湿法刻蚀工艺为各向同性的刻蚀工艺，从而能够沿平行于基底100且与栅极结构112的延伸方向相垂直的方向刻蚀牺牲层103，且湿法刻蚀工艺易于实现较大的刻蚀选择比，有利于降低刻蚀牺牲层103的难度以及降低对其他膜层结构产生损伤的几率。
本实施例中，湿法刻蚀工艺采用的刻蚀溶液包括HF、H2O2和CH3COOH的混合溶液、或者NH4OH、H2O2和H2O的混合溶液。
具体地，牺牲层103的材料为SiGe，沟道层109的材料为Si，通过选用HF、H2O2和CH3COOH的混合溶液、或者NH4OH、H2O2和H2O的混合溶液对露出的牺牲层103进行湿法刻蚀，对SiGe材料的刻蚀速率远大于对Si材料的刻蚀速率，因此，采用HF、H2O2和CH3COOH的混合溶液、或者NH4OH、H2O2和H2O的混合溶液，能有效降低沟道层109受损的几率。
参考图11，形成开口116之后，半导体结构的形成方法还包括：在开口116中形成内壁侧墙层118。
内壁侧墙层118能够对源漏掺杂层和器件栅极结构112之间起到隔离的作用，有利于增大源漏掺杂层与器件栅极结构112之间的距离，进而有利于减小源漏掺杂层与器件栅极结构112之间的寄生电容。
本实施例中，内壁侧墙层118的材料包括氮化硅、氧化硅和氮氧化硅中的一种或多种。
参考图12，形成内壁侧墙层118之后，在源漏凹槽115中形成源漏掺杂层130。
本实施例中，在源漏凹槽115中形成源漏掺杂层130的工艺包括外延工艺。
其中，当全包围栅极晶体管为P型MOS晶体管时，应力层的材料为Si或SiGe，源漏掺杂层130中的掺杂离子为P型离子；当全包围栅极晶体管为N型MOS晶体管时，应力层的材料为Si或SiC，源漏掺杂层130中的掺杂离子为N型离子。
参考图13，形成源漏掺杂层130后，在源漏掺杂层130顶部形成层间介质层131，层间介质层131覆盖栅极结构112的侧壁。
层间介质层131用于实现相邻器件之间的电隔离。
本实施例中，层间介质层131的材料为氧化硅。
参考图14至图15，去除栅极结构112，在层间介质层131中形成栅极开口160；形成栅极开口160之后，去除牺牲层103；在栅极开口160中、以及在去除牺牲层103的区域形成器件栅极结构180。
具体地，栅极开口160为后续形成去除牺牲层提供工艺窗口，同时，也为后续形成器件栅极结构180提供空间位置。
本实施例中，去除栅极结构112的工艺包括干法刻蚀工艺。
本实施例中，在去除栅极结构112之前，半导体结构的形成方法还包括：去除栅极掩膜层。
去除栅极掩膜层，从而暴露出栅极结构112的顶部，为去除栅极结构112做准备。
具体地，去除牺牲层103为后续形成器件栅极结构180提供空间位置。
本实施例中，采用湿法刻蚀工艺去除牺牲层103。
牺牲层103在形成源漏掺杂层130之后去除，因此去除牺牲层103后，沿凸起部120延伸方向，沟道层109两端与源漏掺杂层130相连，悬空于栅极开口160内，从而为器件栅极结构180能够包围沟道层109提供基础。
去除牺牲层103后，沟道层109间隔设置，剩余的沟道层109构成沟道结构层(未标示)，沟道结构层位于凸起部120上且与凸起部120间隔设置。
器件栅极结构180用于控制器件工作时导电沟道的开启和关断。
具体地，器件栅极结构180为金属栅极结构。
本实施例中，器件栅极结构180包括覆盖保形覆盖沟道层109的栅介质层(图未示)、以及覆盖栅介质层的栅电极层(图未示)。
本实施例中，栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
具体地，栅介质层包括保形覆盖沟道层109部分顶部、部分侧壁和部分底部的栅氧化层，以及保形覆盖栅氧化层的高k栅介质层。其中，高k栅介质层的材料为高k介质材料，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
栅电极层用于后续与外部结构电连接。栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。具体地，栅电极层可以包括功函数层以及覆盖功函数层的电极层，或者，栅电极层也可以仅包括功函数层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括衬底、以及凸立于所述衬底上的凸起部；
形成位于所述凸起部上的沟道叠层结构，所述沟道叠层结构包括一个或多个堆叠的沟道叠层，每一个所述沟道叠层包括牺牲层以及位于所述牺牲层上的沟道层，所述牺牲层包括多层子牺牲层，且距离所述沟道层越近的所述子牺牲层的被刻蚀速率越快；
形成横跨所述沟道叠层结构的栅极结构，所述栅极结构覆盖所述沟道叠层结构的顶部和侧壁；
形成所述栅极结构之后，沿平行于所述基底且与所述栅极结构的延伸方向相垂直的方向上，横向刻蚀部分所述牺牲层，形成开口，所述开口由相邻所述沟道层与剩余的所述牺牲层围成，或者，所述开口由所述凸起部、与所述凸起部相邻的所述沟道层以及剩余的所述牺牲层围成。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述沟道叠层结构的步骤包括：形成覆盖所述基底的沟道材料叠层结构，所述沟道材料叠层结构包括一个或多个堆叠的沟道叠层；图形化所述沟道材料叠层结构，将所述沟道材料叠层结构图形化为所述沟道叠层结构。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，图形化所述沟道材料叠层结构的工艺包括干法刻蚀工艺。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，图形化所述沟道材料叠层结构之前，所述基底为平面基底；
形成所述衬底和凸起部的步骤包括：图形化所述沟道材料叠层结构的过程中，还图形化所述基底，保留未被图形化的剩余基底作为衬底，保留凸立于剩余基底上的部分作为凸起部。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述基底上形成所述沟道材料叠层结构的步骤包括：在所述基底上交替形成牺牲层以及覆盖所述牺牲层的沟道层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的步骤包括：通过多次沉积处理依次形成多层子牺牲层，多层子牺牲层构成牺牲层；
或者，
形成所述牺牲层的步骤包括：在采用外延工艺形成牺牲层的过程中，通过调节反应气体配比形成多层子牺牲层，多层子牺牲层构成牺牲层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述沉积处理的工艺包括外延工艺。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，在所述外延工艺中，所述反应气体包括DCS和GeH4中的组合或者SiH4和GeH4中的组合。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料包括SiGe、SiP和SiC中的一种或多种。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为SiGe，越靠近所述沟道层，所述子牺牲层中Ge的浓度越大。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，最靠近所述沟道层的子牺牲层中Ge的浓度范围为10％至90％，其余各个所述子牺牲层中Ge的浓度范围为5％至60％。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，各个所述子牺牲层与所述沟道层之间的刻蚀选择比大于5：1。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，最靠近所述沟道层的所述子牺牲层的厚度小于其余各个所述子牺牲层的厚度。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，最靠近所述沟道层的所述子牺牲层的厚度为0.5纳米至4纳米。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，在同一所述牺牲层中，所述子牺牲层的层数大于等于3。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，在同一所述牺牲层中，所述子牺牲层的层数为奇数，其中，多层所述子牺牲层中最中间的一层子牺牲层作为第一子牺牲层，所述第一子牺牲层以外的其他子牺牲层作为第二子牺牲层，沿所述衬底表面的法线方向，所述第一子牺牲层两侧的第二子牺牲层关于所述第一子牺牲层镜像对称。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述开口的工艺包括湿法刻蚀工艺。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺采用的刻蚀溶液包括HF、H2O2和CH3COOH的混合溶液、或者NH4OH、H2O2和H2O的混合溶液。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅极结构的步骤中，与所述栅极结构的延伸方向相垂直的方向上，所述沟道叠层结构向所述栅极结构两侧延伸，所述沟道叠层结构和栅极结构正交；
横向刻蚀部分所述牺牲层之前，还包括：去除所述栅极结构两侧的沟道叠层结构，在所述沟道叠层结构中形成源漏凹槽；
横向刻蚀所述源漏凹槽侧壁暴露的部分所述牺牲层。
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