CN107068680A - 集成电路器件 - Google Patents

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Abstract

本公开涉及集成电路器件。一种集成电路器件包括：在衬底的有源区上的栅线；在栅线两侧于有源区中的一对源/漏区域；在所述对源/漏区域当中的至少一个源/漏区域上的接触插塞；以及在栅线和接触插塞之间的多层结构绝缘间隔物。多层结构绝缘间隔物可以包括：氧化物层；第一含碳绝缘层，其覆盖氧化物层的邻近于栅线的第一表面；以及第二含碳绝缘层，其覆盖氧化物层的邻近于接触插塞的第二表面，第二表面与氧化物层的第一表面相反。

Description

集成电路器件
技术领域
本公开涉及集成电路器件及其制造方法，更具体地，涉及包括场效应晶体管的集成电路器件及其制造方法。
背景技术
在快速发展的电子产业中，对于半导体器件来说对高速度、高可靠性和多功能性能的需求不断增加。为了满足此需求，半导体器件的结构变得更加复杂并且半导体器件的尺寸被高度小型化。近来，由于半导体器件需要快的操作速度，也需要操作精度，所以用于优化半导体器件中包括的晶体管的结构的各种各样的研究正被开展。具体地，随着栅长度被越发减小，用于电绝缘栅线的层的耐蚀刻性对泄漏电流特性有越来越大的影响。
发明内容
本发明构思提供一种集成电路器件，其具有能够通过在集成电路器件的制造工艺期间提供所需的耐蚀刻性实现高度按比例缩小的晶体管中的优化的可靠性和性能的结构。
本发明构思还提供一种制造集成电路器件的方法，其能够通过在集成电路器件的制造工艺期间提供所需的耐蚀刻性实现高度按比例缩小的晶体管中的优化的可靠性和性能。
根据本发明构思的一方面，提供一种器件，其包括：在衬底的有源区上的栅线；在栅线两侧的有源区中的一对源/漏区域；在所述对源/漏区域当中的至少一个源/漏区域上的接触插塞；以及在栅线和接触插塞之间的多层结构绝缘间隔物，其中多层结构绝缘间隔物包括：氧化物层；第一含碳绝缘层，其覆盖氧化物层的邻近于栅线的第一表面；以及第二含碳绝缘层，其覆盖氧化物层的邻近于接触插塞的第二表面，第二表面与氧化物层的第一表面相反，其中第一含碳绝缘层和第二含碳绝缘层具有不同碳含量。
根据本发明构思的另一方面，提供一种器件，该器件包括：在衬底上的栅绝缘间隔物，栅绝缘间隔物包括第一含碳绝缘层；在由栅绝缘间隔物限定的空间中的栅线；氧化物层，其覆盖栅线的侧壁，同时栅绝缘间隔物被插置在氧化物层和栅线之间；在栅线的一侧的接触孔，接触孔穿透氧化物层并且暴露衬底的有源区域；在接触孔中的接触绝缘间隔物，接触绝缘间隔物包括具有与第一含碳绝缘层的碳含量不同的碳含量的第二含碳绝缘层；以及在接触孔中的接触插塞，接触插塞被接触绝缘间隔物围绕。
根据本发明构思的另一方面，提供一种器件，其包括：在衬底的有源区上的栅线；在栅线的两侧于有源区中的一对源/漏区域；在所述对源/漏区域当中的至少一个源/漏区域上的接触插塞；在栅线和接触插塞之间的氧化物层；第一含碳绝缘层，其覆盖氧化物层的邻近于栅线的第一侧壁；以及第二含碳绝缘层，其覆盖氧化物层的邻近于接触插塞的第二侧壁，第二侧壁与氧化物层的第一侧壁相反，其中第一含碳绝缘层和第二含碳绝缘层具有不同碳含量。
根据本发明构思制造的集成电路器件包括在栅线和接触插塞之间的多层结构绝缘间隔物。该多层结构绝缘间隔物具有被优化以提供足以防止栅线和接触插塞之间的电短路的耐蚀刻性的碳含量。因此，栅线和接触插塞之间的多层结构绝缘间隔物能提供足够低的介电常数并且能防止栅线和接触插塞之间的泄漏电流的出现。
附图说明
由以下结合附图的详细描述，本发明构思的实施方式将被更清楚地理解，其中：
图1A到1C是用于解释根据示例性实施方式的集成电路器件的示意图，图1A是集成电路器件的布局示意图，图1B是沿图1A的线B-B'截取的集成电路器件的剖视图，图1C是沿图1A的线C-C'截取的集成电路器件的剖视图；
图2是根据示例性实施方式的集成电路器件的俯视图，其由沿图1B的线II-II'截取的剖面得到；
图3A和3B是用于解释根据另外的示例性实施方式的集成电路器件的示意图，图3A是集成电路器件的与沿图1A的线B-B'截取的剖面相应的剖视图，图3B是示出图3A中由3B标出的虚线区域中包括的集成电路器件的一些部件的放大视图；
图4A和4B是用于解释根据更进一步的示例性实施方式的集成电路器件的示意图，图4A是集成电路器件的与沿图1A的线B-B'截取的剖面相应的剖视图，图4B是集成电路器件的与沿图1A的线C-C'截取的剖面相应的剖视图；
图5是根据示例性实施方式的集成电路器件的俯视图，其由沿图4A的线V-V'截取的剖面得到；
图6A和6B是用于解释根据再另外的示例性实施方式的集成电路器件的示意图，图6A是集成电路器件的与沿图1A的线B-B'截取的剖面相应的剖视图，图6B是集成电路器件的与沿图1A的线C-C'截取的剖面相应的剖视图；
图7A和7B是用于解释根据再另外的示例性实施方式的集成电路器件的示意图，图7A是集成电路器件的与沿图1A的线B-B'截取的剖面相应的剖视图，图7B是集成电路器件的与沿图1A的线C-C'截取的剖面相应的剖视图；
图8是用于解释根据再另外的示例性实施方式的集成电路器件的剖视图；
图9A和9B是用于解释根据再另外的示例性实施方式的集成电路器件的示意图，图9A是集成电路器件的布局示意图，图9B是沿图9A的线C-C'截取的集成电路器件的剖视图；
图10A到21B是根据示例性实施方式的根据工艺顺序示出的剖视图，以解释制造集成电路器件的方法，图10A、11A、……、21A是集成电路器件的与沿图1A的线B-B'截取的剖面相应并且根据工艺顺序被示出的剖视图，图10B、11B、……、21B是集成电路器件的与沿图1A的线C-C'截取的剖面相应并且根据工艺顺序被示出的剖视图；以及
图22是根据示例性实施方式的电子系统的示意框图。
具体实施方式
现在将在下文中参考附图更充分地描述本公开，其中各种各样的实施方式被示出。然而，本发明可以以许多不同的形式被实施并且不应被解释为限于此处阐释的示例实施方式。这些示例实施方式仅是示例，并且许多实施方式和变化是可能的，其不需要这里提供的细节。还应强调，本公开提供了替换示例的细节，但是这样的对替换物的列举不是穷尽性的。此外，各种各样的示例之间细节的任何一致性不应被解释为需要这样的细节，对这里描述的每个特征列出每种可能的变化是不切实际的。在确定本发明的要求时应参考权利要求的语言。
在图中，为了清晰，层和区域的尺寸和相对尺寸可以被夸大。相同附图标记始终指代相同元件。尽管不同的图示出示例实施方式的变化，但是这些图不必然地是要彼此相互排斥。更确切地，如同将由以下详细描述的上下文见到的那样，当将图及其描述作为整体考虑时，不同图中绘示和描述的某些特征能与来自另外的图的另外的特征组合以导致各种各样的实施方式。
尽管可以使用诸如“一种实施方式”或“某些实施方式”的语言提及这里描述的图，但是这些图及其相应描述不是要与另外的图或描述相互排斥，除非上下文如此表示。因此，来自某些图的某些方面可以与另外的图中的某些特征相同，以及/或者某些图可以是具体示例性实施方式的不同的表现或不同的部分。
将理解，尽管术语第一、第二、第三等可以在此被用来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应被这些术语限制。除非上下文另行指示，这些术语，例如作为命名约定，仅用来将一元件、部件、区域、层或部分与另外的元件、部件、区域、层或部分区分开。因此，以下在本说明书的一个部分中讨论的第一元件、部件、区域、层或部分能在说明书的另外的部分中或在权利要求中被称为第二元件、部件、区域、层或部分，而不背离本发明的教导。此外，在某些情况下，即使在本说明书中术语不使用“第一”、“第二”等被描述，在权利要求中它仍可以被称为“第一”或“第二”以便于将不同的被要求的元件彼此区分开。
这里描述的实施方式将参考借助于理想示意视图的俯视图和/或剖视图被描述。因此，示例性视图可以根据制造技术和/或公差被修改。因此，所公开的实施方式不限于图中示出的那些，而是包括基于制造工艺形成的构造上的修改。因此，图中例示的区域可以具有示意图的性质，并且图中示出的区域的形状可以例示元件的区域的具体形状，本发明的方面不限于此。
为了描述的容易，空间关系术语，诸如“在……之下”、“在……下面”、“下部”、“在……之上”、“上部”等，可以在此被用来描述如图中示出的一元件或特征的与另外的元件(们)或特征(们)的关系。将理解，除图中描绘的取向之外，空间关系术语还旨在涵盖装置在使用或操作中的不同的取向。例如，如果图中的装置被翻转，则被描述为“在”另外的元件或特征“下面”或“之下”的元件将取向“在”所述另外的元件或特征“之上”。因此，术语“在……下面”能涵盖上下两取向。装置可以被另外取向(旋转90度或处于另外的取向)，且此处使用的空间关系描述语被相应地解释。
此外，如这里使用的诸如“在……之上”和“在……下面”的这些空间关系术语具有它们的通常广泛的含义，例如即使当向下看两个元件时在其之间没有重叠，元件A也能在元件B之上(如同通常空中的某物在地上的某物之上，即使它不在正上方那样)。
接触插塞可以例如是由诸如金属的导电材料形成的导电插塞。以上描述的布线图案也可以由例如金属的导电材料形成，并且每个布线图案可以被水平地形成在管芯中。
将理解，当一元件被称为“连接到”或“联接到”另外的元件，或“在”另外的元件“上”时，它能直接连接到或联接到所述另外的元件或直接在所述另外的元件上，或者可以存在居间元件。相反，当一元件被称为“直接连接到”或“直接联接到”另外的元件，或被称为“接触”另外的元件或“与”另外的元件“接触”时，没有居间元件存在。用于描述元件之间的关系的另外的词语应当以同样的方式被解释(例如“在……之间”与“直接在……之间”，“相邻”与“直接相邻”等)。
诸如“大约”或“大致”的术语可以反映仅以小的相对方式和/或以不显著改变某些元件的操作、功能或结构的方式变化的量、尺寸、取向或布局。例如，“约0.1至约1”的范围可以覆盖诸如围绕0.1的0％到5％的偏差以及围绕1的0％到5％的偏差的范围，特别是如果这样的偏差维持了与所列范围相同的效果。
当在此处使用时，术语“硅氧化物层”可以指SiO2层，除非另有定义。当在此处使用时，术语“硅氮化物层”可以指Si3N4层，除非另有定义。当在此处使用时，术语“宽度”可以指沿鳍型有源区FA的长度方向(X方向)的尺寸，除非另有定义。
图1A到1C是用于解释根据示例性实施方式的集成电路器件的示意图，图1A是根据示例性实施方式的集成电路器件100的布局图，图1B是沿图1A的线B-B'截取的集成电路器件100的剖视图，图1C是沿图1A的线C-C'截取的集成电路器件100的剖视图。
参考图1A到1C，集成电路器件100包括具有在第一方向(X方向)上延伸的鳍型有源区FA的衬底110。在图1B中，鳍型有源区FA的底表面(例如底部边界或界限)的水平面由虚线BL标记。
衬底110可以包括诸如Si或Ge的半导体，或者诸如SiGe、SiC、GaAs、InAs或InP的化合物半导体。在一些实施方式中，衬底110可以包括III-V族材料和IV族材料中的至少一种。III-V族材料可以是包括至少一种III族元素和至少一种V族元素的二元、三元或四元化合物。III-V族材料可以是包括In、Ga和Al中的至少一种元素作为III族元素和包括As、P和Sb中的至少一种元素作为V族元素的化合物。例如，III-V族材料可以选自InP、InzGa1-zAs(0≤z≤1)和AlzGa1-zAs(0≤z≤1)。二元化合物可以是例如InP、GaAs、InAs、InSb和GaSb中的一种。三元化合物可以是例如InGaP、InGaAs、AlInAs、InGaSb、GaAsSb和GaAsP中的一种。IV族材料可以是Si或Ge。然而，能被用于根据本发明构思的集成电路器件的III-V族材料和IV族材料不限于以上阐述的示例。III-V族材料和诸如Ge的IV族材料可以被用作低功耗高速度晶体管由其制成的沟道材料。高性能CMOS可以通过使用包括具有比Si更高的电子迁移率的例如GaAs的III-V族材料的半导体衬底和使用包括具有比Si更高的空穴迁移率的例如Ge的半导体材料的半导体衬底来形成。在一些实施方式中，当NMOS晶体管被形成在衬底110上时，衬底110可以包括以上阐述的示例性III-V族材料中的一种。在一些另外的实施方式中，当PMOS晶体管被形成在衬底110上时，衬底110的至少一部分可以包括Ge。在另外的实施方式中，衬底110可以具有绝缘体上硅(SOI)结构。衬底110可以包括导电区域，例如杂质掺杂的阱或杂质掺杂的结构。
衬底110上的鳍型有源区FA的下部侧壁以器件隔离层112覆盖，鳍型有源区FA沿垂直于衬底110的主平面(X-Y平面)的第三方向(Z方向)从器件隔离层112向上以鳍形状突出。
多个界面层116、多个栅绝缘层118和多个栅线GL在与第一方向(X方向)交叉的第二方向(Y方向)上在衬底110上的鳍型有源区FA上延伸。
所述多个栅绝缘层118和所述多个栅线GL可以在覆盖每个鳍型有源区FA的顶表面和两个侧壁并且覆盖器件隔离层112的顶表面的同时延伸。多个晶体管TR可以形成在鳍型有源区FA与所述多个栅线GL交叉的位置处。所述多个晶体管TR中的每个可以包括三维结构金属氧化物半导体(MOS)晶体管，其中沟道被形成在鳍型有源区FA的顶表面和两个侧壁上。
所述多个界面层116和所述多个栅绝缘层118中的每个的两侧壁以栅绝缘间隔物124覆盖。在一些实施方式中，栅绝缘间隔物124可以包括第一含碳绝缘层124A和在第一含碳绝缘层124A上的硅氮化物层124B，第一含碳绝缘层124A接触每个栅线GL的侧壁上的栅绝缘层118，并且硅氮化物层124B覆盖每个第一含碳绝缘层124A的侧壁。当在此处使用时，术语“硅氮化物层”可以指Si3N4层。
尽管栅绝缘间隔物124在图1B中被示为具有包括第一含碳绝缘层124A和硅氮化物层124B的双层结构，但是本发明构思不限于此。在一些实施方式中，硅氮化物层124B可以被省略。在这种情况下，栅绝缘间隔物124可以具有包括第一含碳绝缘层124A的单层结构。
所述多个界面层116中的每个可以通过氧化鳍型有源区FA的被暴露的表面得到，并且可以防止鳍型有源区FA和栅绝缘层118之间的界面缺陷。在一些实施方式中，所述多个界面层116可以包括具有9或更小的介电常数的低K材料层，例如硅氧化物层、硅氮氧化物层、Ga氧化物层、Ge氧化物层或其组合。在一些其它实施方式中，所述多个界面层116可以包括硅酸盐或硅酸盐和以上阐述的示例性低K材料层的组合。
所述多个栅绝缘层118可以包括硅氧化物层、高K电介质层或其组合。高K电介质层可以包括具有比硅氧化物层更大的介电常数的材料。例如，栅绝缘层118可以具有约10到约25的介电常数。高K电介质层可以包括选自铪氧化物、铪氮氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、铌锌酸铅和其组合中的材料，但是高K电介质层中包括的材料不限于以上阐述的示例。栅绝缘层118可以通过原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或物理气相沉积(PVD)工艺形成。
所述多个栅线GL在覆盖每个鳍型有源区FA的顶表面和两个侧壁的同时在与鳍型有源区FA交叉的方向上在栅绝缘层118上延伸。
栅线GL可以包括第一含金属层MGA和第二含金属层MGB。
第一含金属层MGA可以调整功函数。第二含金属层MGB可以填充形成在第一含金属层MGA之上的空间。在一些实施方式中，第一含金属层MGA可以包括包含Ti、Ta、Al或其组合的金属。在一些实施方式中，第一含金属层MGA可以包括Ti层、TiN层、TiON层、TiO层、Ta层、TaN层、TaON层、氧掺杂的TiAlN(在下文中被称作TiAlN(O))层、氧掺杂的TaAlN(在下文中被称作TaAlN(O))层或其组合。在一些另外的实施方式中，第一含金属层MGA可以包括TiON层、TiO层、TaON层、TiAlN(O)层、TaAlN(O)层或其组合。在一些实施方式中，第一含金属层MGA可以包括单层或多层。
第二含金属层MGB可以包括上部功函数调整层、导电阻挡层、间隙填充金属层或其组合。上部功函数调整层可以包括TiAl、TiAlC、TiAlN、TiC、TaC、HfSi或其组合，但是不限于此。导电阻挡层可以包括金属氮化物，例如TiN、TaN或其组合，但是不限于此。间隙填充金属层可以填充留在导电阻挡层上的栅空间。间隙填充金属层可以包括钨(W)。上部功函数调整层、导电阻挡层和间隙填充金属层中的每个可以通过ALD、CVD或PVD工艺形成。在一些实施方式中，上部功函数调整层、导电阻挡层和间隙填充金属层中的至少一个可以被省略。
在一些实施方式中，栅线GL可以包括TiAlC/TiN/W的堆叠结构、TiN/TaN/TiAlC/TiN/W的堆叠结构或TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。在以上阐述的堆叠结构中，TiAlC层或TiN层可以用作用于调整功函数的含金属层。
源/漏区域120被形成在每个栅线GL的一侧的鳍型有源区FA上。源/漏区域120可以包括在鳍型有源区FA上外延生长的半导体层。在一些实施方式中，源/漏区域120可以具有包括多个外延生长的SiGe层的嵌入SiGe结构。所述多个SiGe层可以具有不同的Ge含量。在一些另外的实施方式中，源/漏区域120可以包括外延生长的Si层或外延生长的SiC层。凹陷区域120R可以被形成在源/漏区域120的顶表面中。
栅间电介质132被形成在所述多个栅线GL之间。栅间电介质132可以被形成在两相邻栅线GL之间并且覆盖源/漏区域120。栅间电介质132可以包括氧化物层，例如硅氧化物层，但是不限于此。
阻挡绝缘层134被形成在所述多个栅线GL和栅间电介质132上。层间电介质136被形成在阻挡绝缘层134上。
源/漏区域120被连接到接触插塞160。接触插塞160在垂直于衬底110的主平面(X-Y平面)的第三方向(Z方向)上从源/漏区域120的凹陷区域120R延伸。
接触插塞160可以穿透层间电介质136、阻挡绝缘层134和栅间电介质132并且被电连接到源/漏区域120。
接触插塞160包括导电阻挡层162和导电插塞164，导电阻挡层162和导电插塞164以此陈述的顺序被形成在源/漏区域120上。导电阻挡层162可以共形地围绕导电插塞164的外表面。接触插塞160的根据X-Y平面的剖面形状可以是圆形形状、椭圆形形状或多边形形状，但是接触插塞160的剖面形状不限于此。
接触插塞160中包括的导电阻挡层162可以包括导电金属氮化物层。例如，导电阻挡层162可以包括TiN、TaN、AlN、WN或其组合。接触插塞160中包括的导电插塞164可以包括W、Cu、Al、其合金或其组合。
然而，导电阻挡层162和导电插塞164的材料不限于以上阐述的示例。
接触绝缘间隔物144被形成在源/漏区域120上并且围绕接触插塞160的下部。接触绝缘间隔物144可以包括与接触插塞160的导电阻挡层162接触的第二含碳绝缘层144A。尽管接触绝缘间隔物144在图1B和1C中被示为具有仅包括第二含碳绝缘层144A的单层结构，但是本发明构思不限于图1B和1C中示出的示例。接触绝缘间隔物144可以具有包括包含不同绝缘材料的多个绝缘层的多层结构。
栅间电介质132在接触绝缘间隔物144和栅绝缘间隔物124之间。
接触插塞160被接触绝缘间隔物144、栅间电介质132、栅绝缘间隔物124、阻挡绝缘层134和层间电介质136围绕，从而可以与其它周围的导电层绝缘。
栅绝缘间隔物124、栅间电介质132和接触绝缘间隔物144按此叙述的顺序位于栅线GL的侧壁上，并且在栅线GL和接触插塞160之间，并且可以构成多层结构绝缘间隔物MSP1。在一些实施方式中，第一含碳绝缘层124A可以覆盖栅间电介质132的面向栅线GL而远离接触插塞160的表面并且第二含碳绝缘层144A可以覆盖栅间电介质132的面向接触插塞160而远离栅线GL的表面。例如，在一些实施方式中，栅间电介质132可以按栅绝缘间隔物124的第一含碳绝缘层124A可以接触栅间电介质132的邻近于栅线GL的第一侧壁并且第二含碳绝缘层144A可以接触栅间电介质132的邻近于接触插塞160的第二侧壁的方式，被设置在第一含碳绝缘层124A和第二含碳绝缘层144A之间，栅间电介质132的第二侧壁与栅间电介质132的第一侧壁相反。绝缘间隔物MSP1在栅线GL和接触插塞160之间，从而绝缘间隔物MSP1可以防止其间的电短路，提供足够低的介电常数，并且抑制其间的泄漏电流的出现。
在一些实施方式中，栅绝缘间隔物124的第一含碳绝缘层124A和接触绝缘间隔物144的第二含碳绝缘层144A可以具有不同的碳含量。在一些实施方式中，第一含碳绝缘层124A可以具有第一碳含量，第二含碳绝缘层144A可以具有大于第一碳含量的第二碳含量。例如，第一含碳绝缘层124A可以具有选自约5原子百分比(atom％)到约15原子百分比的范围的碳含量，第二含碳绝缘层144A可以具有选自约10原子百分比到约25原子百分比的范围并且比第一含碳绝缘层124A中的碳含量更大的碳含量。例如，在一些实施方式中，第一含碳绝缘层124A的碳含量与第二含碳绝缘层144A的碳含量的比可以是范围从约0.5到约0.6的值。
在一些实施方式中，第一含碳绝缘层124A和第二含碳绝缘层144A中的每个可以包括SiCN、SiOCN或其组合。SiCN指的是含有硅(Si)、碳(C)和氮(N)的材料。SiOCN指的是含有硅(Si)、氧(O)、碳(C)和氮(N)的材料。
在一实施方式中，第一含碳绝缘层124A可以包括SiOCN层，其具有选自约5原子百分比到约15原子百分比的范围的第一碳含量，第二含碳绝缘层144A可以包括SiOCN层或SiCN层，其具有大于第一碳含量的第二碳含量。
在另一实施方式中，第一含碳绝缘层124A可以包括SiOCN层，其具有选自约25原子百分比到约50原子百分比的范围的第一氧含量，第二含碳绝缘层144A可以包括SiOCN层或SiCN层，其具有比第一氧含量更小的第二氧含量。
阻挡绝缘层134和层间电介质136可以在覆盖栅线GL和多层结构绝缘间隔物MSP1的同时围绕接触插塞160。在一些实施方式中，阻挡绝缘层134可以包括与第一含碳绝缘层124A和第二含碳绝缘层144A中的一个的材料相同的材料。在一实施方式中，阻挡绝缘层134可以包括与第一含碳绝缘层124A相同的材料。在另一实施方式中，阻挡绝缘层134可以包括与第二含碳绝缘层144A相同的材料。
在一些实施方式中，第二含碳绝缘层144A的宽度小于第一含碳绝缘层124A的宽度。栅间电介质132的最窄部分的宽度可以小于第一含碳绝缘层124A的宽度，栅间电介质132的所述最窄部分在接触绝缘间隔物144和栅绝缘间隔物124之间。例如，第一含碳绝缘层124A和硅氮化物层124B中的每个可以具有约2nm到约10nm的宽度。在一些实施方式中，第一含碳绝缘层124A的宽度可以等于硅氮化物层124B的宽度。在一些另外的实施方式中，第一含碳绝缘层124A的宽度可以大于硅氮化物层124B的宽度。在一些实施方式中，第一含碳绝缘层124A和硅氮化物层124B的宽度的总和可以在从约5nm到约20nm的范围内变动。第二含碳绝缘层144A的宽度可以在从约1nm到约5nm的范围内。栅间电介质132的所述最窄部分的宽度可以在从约1nm到约5nm的范围内，栅间电介质132的所述最窄部分在接触绝缘间隔物144和栅绝缘间隔物124之间。然而，以上阐述的宽度的值仅是示例并且可以被各种各样地修改和改变而不背离本发明构思的精神和范围。
图2是集成电路器件100的俯视图，其由沿图1B的线II-II'截取的剖面得到，并且示出图1A到1C的集成电路器件100的一些部件的平面形状。
如图2所示，第一含碳绝缘层124A可以沿栅线GL的长度方向在栅线GL的侧壁上直线延伸。此外，第二含碳绝缘层144A在源/漏区域120上可以具有环形形状，所述环形形状围绕接触插塞160的下部。
尽管图2示出一示例，其中接触插塞160大致具有圆形的剖面形状并且围绕接触插塞160的第二含碳绝缘层144A大致具有圆环的剖面形状，但是本发明构思不限于图2中示出的形状。例如，接触插塞160可以具有椭圆或多边形的剖面形状，相应地，第二含碳绝缘层144A可以具有椭圆环或多边形环的剖面形状。在一些实施方式中，从接触插塞160的上表面向衬底110延伸，第二含碳绝缘层144A可以具有变化的厚度，使得第二含碳绝缘层144A的第一侧壁相对于接触插塞160的侧壁可以是凹的并且第二含碳绝缘层144A的第二侧壁相对于接触插塞160的相同侧壁可以是凸的，第二侧壁比第一侧壁更远离接触插塞160。
再参考图1A到1C，金属硅化物层140可以被形成在源/漏区域120和接触插塞160之间。金属硅化物层140可以沿凹陷区域120R的内壁形成。
随着逐渐增大的在向上方向(例如Z方向-垂直于衬底110的主平面)上距衬底110的距离，金属硅化物层140可以具有逐渐减小的厚度。在一些实施方式中，金属硅化物层140可以包括含有掺杂剂的金属硅化物层。掺杂剂可以包括选自碳族元素和惰性元素中的至少一种元素。例如，金属硅化物层140可以由组成式MSixDy代表。在这里，M是金属，D是不同于M和Si的元素，0＜x≤3并且0＜y≤1。在一些实施方式中，M可以包括Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er、Pd或其组合。在一些实施方式中，D可以包括Ge、C、Ar、Kr、Xe或其组合。
在一些实施方式中，如图1B所示，金属硅化物层140可以接触导电阻挡层162。然而，本发明构思不限于此。在一些另外的实施方式中，金属层(未示出)可以在金属硅化物层140和导电阻挡层162之间，该金属层包括与金属硅化物层140中包括的金属相同的材料。例如，当金属硅化物层140包括钛硅化物时，金属层可以包括钛。
源/漏区域120可以具有凸起的源/漏(RSD)结构，该结构具有相比鳍型有源区FA的顶表面处于更高的高度的顶表面。
栅间电介质132可以被形成在两相邻栅线GL之间并且覆盖源/漏区域120。
阻挡绝缘层134防止诸如氧的不需要的外来物质穿透到所述多个栅线GL中，从而防止栅线GL中阈值电压上的不需要的改变，或者防止可能在栅线GL和接触插塞160之间出现的短路。阻挡绝缘层134被形成，从而维持栅线GL中的恒定的阈值电压并且防止包括栅线GL的晶体管的电特性上的劣化。在一些实施方式中，阻挡绝缘层134可以包括含有硅和氮的层。例如，阻挡绝缘层134可以包括硅氮化物层、硅氮氧化物(SiON)层、硅碳氮化物(SiCN)层、含碳的硅氮氧化物(SiOCN)层或其组合。在一些实施方式中，阻挡绝缘层134可以具有约到约的厚度。
层间电介质136可以包括硅氧化物层，但是不限于此。
在一些实施方式中，栅间电介质132和层间电介质136中的至少一个可以包括正硅酸乙酯(TEOS)层。在一些另外的实施方式中，栅间电介质132和层间电介质136中的至少一个可以包括具有约2.2到约2.4的超低介电常数K的超低K(ULK)层，例如自SiOC层和SiCOH层选出的一个层。
图3A和3B是用于解释根据另外的示例性实施方式的集成电路器件的示图，图3A是集成电路器件的与沿图1A的线B-B'截取的剖面相应的剖视图，图3B是示出图3A中的3B标出的虚线区域中包括的集成电路器件的一些部件的放大视图。在图3A和3B中，与图1A到1C中相同的附图标记指代相同的构件，并且其描述将被省略。
图3A和3B中示出的集成电路器件200具有与参考图1A到1C描述的集成电路器件100大部分相同的配置。然而，图3A和3B中示出的集成电路器件200与图1A到1C的集成电路器件100的不同在于围绕接触插塞260的下部的接触绝缘间隔物244中包括的第二含碳绝缘层244A的形状与图1B和1C中示出的接触绝缘间隔物144中包括的第二含碳绝缘层144A的形状不同。
参考图3A和3B，接触绝缘间隔物244被形成在源/漏区域120上并且围绕接触插塞260的下部。接触绝缘间隔物244包括与接触插塞260的导电阻挡层262接触的第二含碳绝缘层244A。
第二含碳绝缘层244A的底表面的宽度W1小于第二含碳绝缘层244A的中间部分的最大宽度，第二含碳绝缘层244A的底表面最靠近衬底110。例如，底表面的宽度W1小于第二含碳绝缘层244A的由栅间电介质132围绕的部分的最大宽度W2。
此外，接触插塞260包括导电阻挡层262和导电插塞264，导电阻挡层262和导电插塞264按此叙述的顺序形成在源/漏区域120上。导电阻挡层262的一部分可以沿第二含碳绝缘层244A的表面轮廓延伸，导电阻挡层262的所述部分接触第二含碳绝缘层244A。因此，如图3B中BB标记的虚线区域中所示，导电阻挡层262可以具有突起262P，其随着逐渐减小的距第二含碳绝缘层244A的底表面的距离在远离导电插塞264的方向上突出。此外，与导电阻挡层262类似地，导电插塞264也可以具有突起，其随着逐渐减小的距第二含碳绝缘层244A的底表面的距离向外突出。
第二含碳绝缘层244A、导电阻挡层262和导电插塞264的更多细节与已经参考图1A到1C描述的第二含碳绝缘层144A、导电阻挡层162和导电插塞164的细节基本上相同。
尽管接触绝缘间隔物244在图3A和3B中被示为具有仅包括第二含碳绝缘层244A的单层结构，但是本发明构思不限于图3A和3B中示出的示例。接触绝缘间隔物244可以具有多层结构，所述多层结构包括含有不同绝缘材料的多个绝缘层。
在图3A和3B中示出的集成电路器件200中，多层结构绝缘间隔物MSP2在栅线GL和接触插塞260之间，多层结构绝缘间隔物MSP2包括栅绝缘间隔物124、栅间电介质132和接触绝缘间隔物244，栅绝缘间隔物124、栅间电介质132和接触绝缘间隔物244以此叙述的顺序位于栅线GL的侧壁上。绝缘间隔物MSP2在栅线GL和接触插塞260之间，从而绝缘间隔物MSP2可以防止其间的电短路，提供足够低的介电常数，并抑制其间泄漏电流的出现。
图4A和4B是用于解释根据进一步的示例性实施方式的集成电路器件的示图，图4A是集成电路器件的与沿图1A的线B-B'截取的剖面相应的剖视图，图4B是集成电路器件的与沿图1A的线C-C'截取的剖面相应的剖视图。在图4A和4B中，与图1A到1C中相同的附图标记指代相同的构件，并且其描述将被省略。
图4A和4B中示出的集成电路器件300具有与参考图1A到1C描述的集成电路器件100大部分相同的配置。然而，在图4A和4B中示出的集成电路器件300中，围绕接触插塞160的下部的接触绝缘间隔物344包括硅氮化物层344A和第二含碳绝缘层344B，硅氮化物层344A覆盖导电阻挡层162，第二含碳绝缘层344B在导电阻挡层162和硅氮化物层344A之间并且接触导电阻挡层162。硅氮化物层344A在栅间电介质132和第二含碳绝缘层344B之间并且可以围绕接触插塞160的下部。栅绝缘间隔物124、栅间电介质132和接触绝缘间隔物344可以构成多层结构绝缘间隔物MSP3。
在一些实施方式中，第二含碳绝缘层344B的厚度可以小于硅氮化物层344A的厚度。在一些另外的实施方式中，第二含碳绝缘层344B的厚度可以等于或大于硅氮化物层344A的厚度。硅氮化物层344A和第二含碳绝缘层344B中的每个可以具有选自约1nm到约5nm的范围的厚度，但是不限于此。
图5是集成电路器件300的俯视图，其由沿图4A的线V-V'截取的剖面得到，并且示出图4A和4B的集成电路器件300的一些部件的平面形状。
如图5所示，第一含碳绝缘层124A可以沿栅线GL的长度方向在栅线GL的侧壁上直线延伸。此外，包括硅氮化物层344A和第二含碳绝缘层344B的接触绝缘间隔物344在源/漏区域120上可以具有环形形状，所述环型形状围绕接触插塞160的下部。
尽管图5示出一示例，其中接触插塞160大致具有圆形的剖面形状并且围绕接触插塞160的接触绝缘间隔物344大致具有圆环的剖面形状，但是剖面形状不限于图5中示出的形状。例如，接触插塞160可以具有椭圆或多边形的剖面形状，相应地，接触绝缘间隔物344可以具有椭圆环或多边形环的剖面形状。
图6A和6B是用于解释根据再另外的示例性实施方式的集成电路器件的示图，图6A是集成电路器件的与沿图1A的线B-B'截取的剖面相应的剖视图，图6B是集成电路器件的与沿图1A的线C-C'截取的剖面相应的剖视图。在图6A和6B中，与图1A到1C中相同的附图标记指代相同的构件，并且其描述将被省略。
图6A和6B中示出的集成电路器件400具有与参考图1A到1C描述的集成电路器件100大部分相同的配置。然而，在图6A和6B中示出的集成电路器件400中，接触插塞460包括导电阻挡层462和导电插塞464。围绕接触插塞460的下部的接触绝缘间隔物444包括与接触插塞460的导电阻挡层462接触的第二含碳绝缘层444A。栅绝缘间隔物124、栅间电介质132和接触绝缘间隔物444可以构成多层结构绝缘间隔物MSP4。
第二含碳绝缘层444A的接触导电阻挡层462的表面具有凹凸不平的结构444P。此外，凹凸不平的结构462P也被形成在导电阻挡层462的面对第二含碳绝缘层444A的凹凸不平的结构444P的部分中。在一些实施方式中，像导电阻挡层462中那样，凹凸不平的结构464P也可以被形成在导电插塞464的面对第二含碳绝缘层444A的凹凸不平的结构444P的部分中。在一些另外的实施方式中，与导电阻挡层462中不同，导电插塞464的所述部分可以具有相对平坦的表面而非具有凹凸不平的结构，导电插塞464的所述部分面对第二含碳绝缘层444A的凹凸不平的结构444P。在一些实施方式中，第二含碳绝缘层444A的表面的凹凸不平的结构444P可以从第二含碳绝缘层444A的最下面表面延伸到栅间电介质132的最上面表面，但是本公开不限于此。例如，在一些实施方式中，第二含碳绝缘层444A的表面的凹凸不平的结构444P可以从第二含碳绝缘层444A的最下面表面延伸到阻挡绝缘层134的最上面表面。
尽管接触绝缘间隔物444在图6A和6B中被示为具有仅包括第二含碳绝缘层444A的单层结构，但是本公开不限于图6A和6B中示出的示例。接触绝缘间隔物444可以具有多层结构，所述多层结构包括包含不同绝缘材料的多个绝缘层。
第二含碳绝缘层444A、导电阻挡层462和导电插塞464的更多细节与已经参考图1A到1C描述的第二含碳绝缘层144A、导电阻挡层162和导电插塞164的细节基本上相同。
尽管未示出，但在图4A和4B中示出的集成电路器件300的接触绝缘间隔物344中包括的第二含碳绝缘层344B中，如同图6A和6B中示出的第二含碳绝缘层444A中那样，第二含碳绝缘层344B的接触导电阻挡层162的表面也可以具有凹凸不平的结构。在这种情况下，硅氮化物层344A和/或导电阻挡层162由于第二含碳绝缘层344B的表面的凹凸不平的结构的形状的传递也可以包括类似的凹凸不平的结构，或者由于第二含碳绝缘层344B的表面的凹凸不平的结构造成的变形可以具有非平坦表面。
图7A和7B是用于解释根据再另外的示例性实施方式的集成电路器件的示图，图7A是集成电路器件的与沿图1A的线B-B'截取的剖面相应的剖视图，图7B是集成电路器件的与沿图1A的线C-C'截取的剖面相应的剖视图。在图7A和7B中，与图1A到1C中相同的附图标记指代相同的构件，并且其描述将被省略。
图7A和7B中示出的集成电路器件500具有与参考图1A到1C描述的集成电路器件100大部分相同的配置。然而，在图7A和7B中示出的集成电路器件500中，接触插塞560包括导电阻挡层562和导电插塞564。围绕接触插塞560的下部的接触绝缘间隔物544包括与接触插塞560的导电阻挡层562接触的第二含碳绝缘层544A。栅绝缘间隔物124、栅间电介质132和接触绝缘间隔物544可以构成多层结构绝缘间隔物MSP5。
第二含碳绝缘层544A的至少一部分沿接触插塞560的延伸方向或沿与衬底110的主平面垂直的第三方向(Z方向)断续地延伸。
凹凸不平的结构562P被形成在导电阻挡层562的面对第二含碳绝缘层544A的断续结构的部分中。在一些实施方式中，如同导电阻挡层562中那样，凹凸不平的结构564P可以被形成在导电插塞564的面对第二含碳绝缘层544A的断续结构的部分中。在一些实施方式中，导电阻挡层562的凹凸不平的结构562P和导电插塞564的凹凸不平的结构564P可以从第二含碳绝缘层544A的最下面表面延伸到栅间电介质132的最上面表面，但是本公开不限于此。例如，在一些实施方式中，导电阻挡层562的凹凸不平的结构562P和导电插塞564的凹凸不平的结构564P可以从第二含碳绝缘层544A的最下面表面延伸到阻挡绝缘层134的最上面表面。在一些另外的实施方式中，与图7A和7B中示出的示例中不同，导电插塞564的所述部分可以具有相对平坦的表面而非具有凹凸不平的结构，导电插塞564的所述部分面对第二含碳绝缘层544A的断续结构。
尽管接触绝缘间隔物544在图7A和7B中被示为具有仅包括第二含碳绝缘层544A的单层结构，但是本发明构思不限于图7A和7B中示出的示例。接触绝缘间隔物544可以具有包括含有不同绝缘材料的多个绝缘层的多层结构。
第二含碳绝缘层544A、导电阻挡层562和导电插塞564的更多细节与已经参考图1A到1C描述的第二含碳绝缘层144A、导电阻挡层162和导电插塞164的细节基本上相同。
尽管未示出，但是与图7A和7B中示出的第二含碳绝缘层544A类似地，硅氮化物层344A和第二含碳绝缘层344B中的至少一个可以沿接触插塞160的延伸方向或沿与衬底110的主平面垂直的第三方向(Z方向)断续延伸，硅氮化物层344A和第二含碳绝缘层344B构成图4A和4B中示出的集成电路器件300的接触绝缘间隔物344。
图8是用于解释根据再另外的示例性实施方式的集成电路器件的剖视图。在图8中，与图1A到1C中相同的附图标记指代相同的构件，并且其描述将被省略。
图8中示出的集成电路器件600具有与图6A和6B中示出的集成电路器件400非常类似的配置。然而，在图8中示出的集成电路器件600中，接触绝缘间隔物444的凹凸不平的结构的不平坦程度随接触插塞的宽度变化，接触绝缘间隔物444围绕接触插塞的下部。
具体示例将被详细描述。集成电路器件600的衬底110具有第一器件区域I和第二器件区域II。
在一些实施方式中，第一器件区域I和第二器件区域II可以是执行不同功能的区域。在一些另外的实施方式中，第一器件区域I可以是以低功率模式工作的器件被形成于其中的区域，第二器件区域II可以是以高功率模式工作的器件被形成在其中的区域。在一些另外的实施方式中，第一器件区域I可以是存储器件或逻辑电路被形成在其中的区域，第二器件区域II可以是诸如输入/输出(I/O)器件的外围电路被形成在其中的区域。
在图8中示出的集成电路器件600中，第一器件区域I和第二器件区域II可以具有基本上相同的配置。然而，第二器件区域II中的图案形成密度可以小于第一器件区域I中的图案形成密度。因此，第二器件区域II中源/漏区域120的宽度可以大于第一器件区域I中源/漏区域120的宽度。此外，第二器件区域II中接触插塞460的宽度CW2可以大于第一器件区域I中接触插塞460的宽度CW1。在这种情况下，第二器件区域II中围绕接触插塞460的第二含碳绝缘层444A的凹凸不平的结构444P的不平坦程度可以大于第一器件区域I中围绕接触插塞460的第二含碳绝缘层444A的凹凸不平的结构444P的不平坦程度，第二器件区域II中的接触插塞460具有相对大的宽度CW2，第一器件区域I中的接触插塞460具有相对小的宽度CW1。
在一些实施方式中，如同参考图6A和6B描述的示例中那样，第一器件区域I和第二器件区域II中的每个中的第二含碳绝缘层444A的凹凸不平的结构444P可以沿接触插塞460的延伸方向(Z方向)连续延伸，而不是沿接触插塞460的延伸方向(Z方向)局部地断续延伸。在一些另外的实施方式中，尽管第一器件区域I中的第二含碳绝缘层444A的凹凸不平的结构444P可以像参考图6A和6B描述的示例中那样连续延伸，但是第二器件区域II中第二含碳绝缘层444A的凹凸不平的结构444P可以像参考图7A和7B描述的示例中那样断续延伸。
图9A和9B是用于解释根据再另外的示例性实施方式的集成电路器件的示图，图9A是集成电路器件700的布局示图，图9B是沿图9A的线C-C'截取的集成电路器件700的剖视图。在图9A和9B中，与图1A到1C中相同的附图标记指代相同的构件，并且其描述将被省略。
图9A和9B中示出的集成电路器件700具有与参考图1A到1C描述的集成电路器件100大部分相同的配置。然而，集成电路器件700包括在衬底110上彼此平行地延伸的多个鳍型有源区FA。多个栅线GL在与所述多个鳍型有源区FA交叉的方向(Y方向)上延伸为彼此平行。
源/漏区域120被形成在所述多个鳍型有源区FA的每个中位于所述多个栅线GL的每个的两侧。
接触插塞160在第二方向(Y方向)上跨过所述多个鳍型有源区FA当中的两相邻鳍型有源区FA延伸。接触插塞160被形成在源/漏区域120上以被连接到源/漏区域120中的每个，所述源/漏区域120分别形成在所述两相邻鳍型有源区FA中。
接触插塞160在垂直于衬底110的主平面的第三方向(Z方向)上从在源/漏区域120的顶表面上的凹陷区域120R延伸。接触插塞160可以穿透层间电介质136、阻挡绝缘层134和栅间电介质132并且可以被电连接到两相邻源/漏区域120。
接触绝缘间隔物144被形成在所述两相邻源/漏区域120上并且围绕接触插塞160的下部。
接触插塞160包括导电阻挡层162和导电插塞164，导电阻挡层162和导电插塞164按此叙述的顺序被形成在所述两相邻源/漏区域120上。金属硅化物层140被形成在导电阻挡层162和所述两相邻源/漏区域120上。
图9A和9B中示出的集成电路器件700在沿鳍型有源区FA的延伸方向(X方向)上截取的剖视图中，可以具有与图1B中示出的配置相同或类似的配置。
在图9A和9B中示出的集成电路器件700中，尽管接触插塞160被示为跨过两个鳍型有源区FA中的两个源/漏区域120延伸，但是本发明构思不限于此。例如，当需要时，一个接触插塞160可以跨三个或更多鳍型有源区FA延伸，且相应地，该一个接触插塞160可以被电连接到三个或更多源/漏区域120。
图10A到21B是为了解释根据示例性实施方式的制造集成电路器件的方法而按照工艺顺序示出的剖视图。更具体地，图10A、11A、……、21A是集成电路器件的剖视图，其与沿图1A的线B-B'截取的剖面相应并且按照工艺顺序被示出。图10B、11B、……、21B是集成电路器件的剖视图，其与沿图1A的线C-C'截取的剖面相应并且按照工艺顺序被示出。制造图1A到1C中示出的集成电路器件100的方法将参考图10A到21B被详细描述。在图10A到21B中，与图1A到1C中相同的附图标记指代相同的构件，并且其描述将被省略。
参考图10A和10B，衬底110被准备。
在一些实施方式中，衬底110可以具有某金属氧化物半导体(MOS)区域。例如，衬底110可以具有PMOS区域或NMOS区域。
鳍型有源区FA通过蚀刻衬底110的一些区域被形成，鳍型有源区FA从衬底110的主平面(X-Y平面)向上(Z方向)突出并且在一个方向(X方向)上延伸。
在一些实施方式中，衬底110的被示于图10A和10B中的部分可以是用于形成PMOS晶体管和NMOS晶体管中的一个的区域。根据打算在鳍型有源区FA中被形成的MOS晶体管的沟道类型，鳍型有源区FA可以包括P型或N型杂质扩散区域(未示出)。
绝缘层被形成在衬底110上以覆盖鳍型有源区FA，然后通过进行绝缘层的回蚀刻形成器件隔离层112。鳍型有源区FA从器件隔离层112的顶表面向上突出以被暴露。
器件隔离层112可以包括硅氧化物层、硅氮化物层、硅氮氧化物层或其组合。器件隔离层112可以包括含有热氧化物层的绝缘衬层(未示出)以及形成在绝缘衬层上的掩埋绝缘层(未示出)。
参考图11A和11B，多个虚设栅结构DGS被形成在鳍型有源区FA上并且延伸为与鳍型有源区FA交叉。
所述多个虚设栅结构DGS中的每个可以包括虚设栅绝缘层D114、虚设栅线D116和虚设栅盖层D118，这些层以此叙述的顺序被堆叠在鳍型有源区FA上。在一些实施方式中，虚设栅绝缘层D114可以包括硅氧化物。虚设栅线D116可以包括多晶硅。虚设栅盖层D118可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
然后，栅绝缘间隔物124被形成在每个虚设栅结构DGS的两侧壁上。栅绝缘间隔物124可以包括第一含碳绝缘层124A和在第一含碳绝缘层124A上的硅氮化物层124B，第一含碳绝缘层124A和硅氮化物层124B覆盖虚设栅结构DGS的侧壁。
在一些实施方式中，栅绝缘间隔物124的第一含碳绝缘层124A可以具有选自约5原子百分比到约15原子百分比的范围的碳含量。在一些实施方式中，第一含碳绝缘层124A可以包括SiCN、SiOCN或其组合。在一实施方式中，第一含碳绝缘层124A可以包括具有选自约5原子百分比到约15原子百分比的范围的碳含量的SiOCN层。第一含碳绝缘层124A可以具有约5nm到约20nm的宽度。
为了形成栅绝缘间隔物124，ALD或CVD工艺可以被使用。具体地，为了形成第一含碳绝缘层124A，等离子体增强ALD(PEALD)工艺可以被使用。用于形成第一含碳绝缘层124A的沉积工艺可以在约600℃或更低的相对低温度被执行。根据所使用的碳前驱体的种类，用于形成第一含碳绝缘层124A的沉积工艺可以在约500℃或更低的更低温度被执行。
在用于形成第一含碳绝缘层124A的ALD工艺期间，选自C1到C10烷烃、C2到C10烯烃、C1到C15烷基胺、C4到C15含氮杂环化合物、C1到C20烷基硅烷、C1到C20烷氧基硅烷和C1到C20烷基硅氧烷中的至少一种可以被用作碳前驱体。
C1到C10烷烃可以包括甲烷、乙烷、丙烷、丁烷、戊烷、己烷、庚烷、辛烷、壬烷、癸烷或其混合物。
C2到C10烯烃可以包括乙烯、丙烯、丁烯、戊烯、己烯、庚稀、辛烯、壬烯、癸烯或其混合物。
C1到C15烷基胺可以包括一甲胺、二甲胺、三甲胺、一乙胺、二乙胺、三乙胺、一丙胺、二丙胺、三丙胺、一丁胺、二丁胺、三丁胺、一戊胺、二戊胺、三戊胺、一己胺、二己胺、一庚胺、二庚胺、一辛胺、一壬胺、一癸胺、单十一胺、单十二胺、单十三胺、单十四胺、单十五胺、二甲基(乙基)胺、二甲基(丙基)胺、二甲基(丁基)胺、二甲基(戊基)胺、二甲基(己基)胺、二甲基(庚基)胺、二甲基(辛基)胺、二甲基(壬基)胺、二甲基(癸基)胺、二甲基(十一基)胺、二甲基(十二烷基)胺、二甲基(十三烷基)胺、二乙基(甲基)胺、二乙基(丙基)胺、二乙基(丁基)胺、二乙基(戊基)胺、二乙基(己基)胺、二乙基(庚基)胺、二乙基(辛基)胺、二乙基(壬基)胺、二乙基(癸基)胺、二乙基(十一烷基)胺、二丙基(甲基)胺、二丙基(乙基)胺、二丙基(丁基)胺、二丙基(戊基)胺、二丙基(己基)胺、二丙基(庚基)胺、二丙基(辛基)胺、二丙基(壬基)胺、二丁基(甲基)胺、二丁基(乙基)胺、二丁基(丙基)胺、二丁基(戊基)胺、二丁基(己基)胺、二丁基(庚基)胺、二戊基(甲基)胺、二戊基(乙基)胺、二戊基(丙基)胺、二戊基(丁基)胺、二己基(甲基)胺、二己基(乙基)胺、二己基(丙基)胺、二庚基(甲基)胺、二甲基(丁烯基)胺、二甲基(戊烯基)胺、二甲基(己烯基)胺、二甲基(庚烯基)胺、二甲基(辛烯基)胺、二甲基(环戊基)胺、二甲基(环己基)胺、二甲基(环庚基)胺、双(甲基环戊基)胺、(二甲基环戊基)胺、双(二甲基环戊基)胺、(乙基环戊基)胺、双(乙基环戊基)胺、(甲基乙基环戊基)胺、双(甲基乙基环戊基)胺、N-甲基乙二胺、N-乙基乙二胺、N-丙基乙二胺、N-丁基乙二胺、N-戊基乙二胺、N-己基乙二胺、N-庚基乙二胺、N-辛基乙二胺、N-壬基乙二胺、N-癸基乙二胺、N-十一烷基乙二胺、N-十二烷基乙二胺等。
C1到C20烷基硅烷可以包括甲基硅烷、四甲基硅烷(TMS)、四乙基硅烷(TES)、四丙基硅烷、四丁基硅烷、二甲基硅烷(DMS)、二乙基硅烷(DES),二甲基二氟硅烷(DMDFS)、二甲基二氯硅烷(DMDCS)、二乙基二氯硅烷(DEDCS)、六甲基二硅烷、十二甲基环己硅烷、二甲基二苯基硅烷、二乙基二苯基硅烷、甲基三氯硅烷、甲基三苯基硅烷、二甲基二乙基硅烷等。
C1到C20烷氧基硅烷可以包括三甲氧基硅烷、二甲氧基硅烷、甲氧基硅烷、甲基二甲氧基硅烷、二乙氧基甲基硅烷、二甲基乙氧基硅烷、二甲基胺基甲氧基硅烷、二甲基甲氧基硅烷、甲基三甲氧基硅烷、二甲基二甲氧基硅烷、苯基三甲氧基硅烷、二苯基二甲氧基硅烷、二苯基二乙氧基硅烷、三苯基甲氧基硅烷、三苯基乙氧基硅烷等。
C1到C20烷基硅氧烷可以包括六甲基环三硅氧烷、四甲基环四硅氧烷、四乙基环四硅氧烷、八甲基环四硅氧烷、六甲基二硅氧烷等。
在用于形成第一含碳绝缘层124A的ALD工艺期间，氧反应物可以被使用。氧反应物可以包括O3、H2O、O2、NO2、NO、N2O、H2O、乙醇、金属醇盐、等离子体O2、远程等离子体O2、等离子体N2O、等离子体H2O或其组合。
在用于形成第一含碳绝缘层124A的ALD工艺期间，氮反应物可以被使用。氮反应物可以包括N2、NH3、联氨(N2H4)、等离子体N2、远程等离子体N2或其组合。
然后，通过外延生长工艺，在每个虚设栅结构DGS的两侧暴露的鳍型有源区FA上形成半导体层，从而形成源/漏区域120。源/漏区域120可以具有相比鳍型有源区FA的顶表面处于更高高度的顶表面。
尽管源/漏区域120在图11A和11B中被示为具有特定的剖面形状，但是根据被公开的发明的源/漏区域120的剖面形状不限于图11A和11B中示出的示例。例如，源/漏区域120的沿Y-Z平面截取的剖面形状可以是圆形形状、椭圆形形状或诸如四边形、五边形和六边形的多边形形状。
源/漏区域120可以包括杂质掺杂半导体层。在一些实施方式中，源/漏区域120可以包括杂质掺杂Si、SiGe或SiC。
然后，栅间电介质132被形成为覆盖源/漏区域120、所述多个虚设栅结构DGS和栅绝缘间隔物124。
在一些实施方式中，为了形成栅间电介质132，绝缘层可以被形成至足够的厚度并且覆盖源/漏区域120、所述多个虚设栅结构DGS和栅绝缘间隔物124。然后，包括该绝缘层的所得产物可以被平坦化以暴露所述多个虚设栅结构DGS，从而形成具有平坦化的顶表面的栅间电介质132。
参考图12A和12B，由栅间电介质132暴露的所述多个虚设栅结构DGS被去除，从而形成多个栅空间GH。
栅绝缘间隔物124和鳍型有源区FA可以由所述多个栅空间GH暴露。
为了去除所述多个虚设栅结构DGS，湿法蚀刻工艺可以被使用。例如，为了进行湿法蚀刻工艺，包括硝酸(HNO3)、稀氢氟酸(DHF)、NH4OH、四甲基氢氧化铵(TMAH)、氢氧化钾(KOH)或其组合的蚀刻溶液可以被使用，但是不限于此。
在湿法蚀刻工艺被执行以去除所述多个虚设栅结构DGS的同时，由于所述多个虚设栅结构DGS被蚀刻溶液去除，所以第一含碳绝缘层124A可以被暴露于蚀刻溶液。相对用于去除所述多个虚设栅结构DGS的蚀刻溶液，第一含碳绝缘层124A可以具有相对好的抵抗力。
参考图13A和13B，多个界面层116、栅绝缘层118和栅线GL以此叙述的顺序被形成从而填充所述多个栅空间GH(见图12A和12B)的内部。
形成所述多个界面层116的工艺可以包括氧化鳍型有源区FA的在所述多个栅空间GH(见图12A和12B)中被暴露的部分的工艺。所述多个界面层116可以防止所述多个界面层116上的多个栅绝缘层118与下面的鳍型有源区FA之间的界面缺陷。在一些实施方式中，所述多个界面层116可以包括硅氧化物层、硅氮氧化物层、硅酸盐层或其组合。
栅绝缘层118和栅线GL可以被形成为在填充所述多个栅空间GH(见图12A)的内部的同时覆盖栅间电介质132的顶表面。
栅绝缘层118可以包括硅氧化物层、高K电介质层或其组合。高K电介质层可以包括具有比硅氧化物层更大的介电常数的材料。例如，栅绝缘层118可以具有约10到约25的介电常数，但是本公开不限于此。
栅线GL可以包括第一含金属层MGA和第二含金属层MGB。在一些实施方式中，第一含金属层MGA和第二含金属层MGB中的每个可以通过ALD、金属有机物ALD(MOALD)或金属有机物CVD(MOCVD)工艺形成，但是不限于此。
参考图14A和14B，不需要的部分通过对图13A和13B的所得产物执行平坦化工艺被去除，从而栅线GL和栅绝缘层118分别被分离成留在所述多个栅空间GH(见图12A)中的多个栅线GL和多个栅绝缘层118。
作为平坦化工艺的结果，栅绝缘间隔物124和栅间电介质132从其各自的顶表面被消耗达某厚度，从而栅绝缘间隔物124和栅间电介质132的Z方向厚度，也就是垂直厚度可以被减小，且所述多个栅绝缘层118的顶表面、多个栅绝缘间隔物124的顶表面和栅间电介质132的顶表面可以在所述多个栅线GL的顶表面附近被暴露。
参考图15A和15B，阻挡绝缘层134和层间电介质136以此叙述的顺序被形成在所述多个栅线GL、栅绝缘间隔物124和栅间电介质132上。
层间电介质136可以具有平坦化的顶表面。
尽管阻挡绝缘层134被示为平坦地覆盖图15A和15B中的所述多个栅线GL的顶表面，但是本公开不限于此。例如，阻挡绝缘层134可以覆盖栅线GL的顶表面和每个栅线GL的两侧壁的至少一部分，并且相应地，台阶可以被形成在阻挡绝缘层134的至少一些区域中。
参考图16A和16B，掩模图案(未示出)被形成在层间电介质136上，然后通过使用掩模图案作为蚀刻掩模将层间电介质136、阻挡绝缘层134和栅间电介质132按此叙述的顺序蚀刻，从而形成穿透层间电介质136、阻挡绝缘层134和栅间电介质132的接触孔CH。
为了形成接触孔CH，干法蚀刻工艺可以被使用。
在一些实施方式中，在接触孔CH被形成之后，源/漏区域120可以被接触孔CH暴露。在一些另外的实施方式中，与图16A和16B示出的示例中不同，在接触孔CH被形成时，栅间电介质132可以通过仅蚀刻栅间电介质132的一部分在接触孔CH的底表面处被暴露，因此源/漏区域120可以不被接触孔CH暴露。
参考图17A和17B，用于在接触孔CH中形成接触绝缘间隔物144的初始间隔物层P144被形成。
在一些实施方式中，初始间隔物层P144可以具有比构成栅绝缘间隔物124的第一含碳绝缘层124A的碳含量更大的碳含量。例如，初始间隔物层P144可以具有选自约10原子百分比到约25原子百分比的范围的碳含量。
在一些实施方式中，初始间隔物层P144可以包括SiCN、SiOCN或其组合。在一实施方式中，初始间隔物层P144可以包括SiOCN层或SiCN层。
在一些实施方式中，为了形成初始间隔物层P144，ALD或CVD工艺可以被使用。具体地，PEALD工艺可以被用来形成初始间隔物层P144。在一些实施方式中，用于形成初始间隔物层P144的沉积工艺可以在约450℃或更低的低温度下被执行。用于形成初始间隔物层P144的沉积工艺可以在一温度被执行，该温度低于参考图11A和11B描述的用于形成第一含碳绝缘层124A的沉积工艺被执行的温度。例如，用于形成初始间隔物层P144的沉积工艺可以在约400℃到约450℃的温度被执行，用于形成第一含碳绝缘层124A的沉积工艺可以在约600℃到约650℃的温度被执行。
在一些实施方式中，在用于形成初始间隔物层P144的沉积工艺中，不同前驱体可以分别被用作硅前驱体和碳前驱体。在这种情况下，能够分别被用作硅前驱体和碳前驱体的材料与关于第一含碳绝缘层124A的形成参考图11A和11B描述的示例性材料基本上相同。
在一些另外的实施方式中，在用于形成初始间隔物层P144的沉积工艺中，代替分别使用单独的前驱体作为硅前驱体和碳前驱体，包括含有硅原子和碳原子两者的化合物的前驱体可以被使用。
在用于形成初始间隔物层P144的沉积工艺中，当需要时，氧反应物和/或氮反应物可以被使用。氧反应物和氮反应物的示例与关于第一含碳绝缘层124A的形成参考图11A和11B描述的示例相同。
在一些实施方式中，初始间隔物层P144可以具有约5nm到约25nm的厚度，但是不限于此。
参考图18A和18B，初始间隔物层P144遭受回蚀刻，从而在接触孔CH的侧壁上形成接触绝缘间隔物144，接触绝缘间隔物144包括第二含碳绝缘层144A。
在一些实施方式中，初始间隔物层P144的回蚀刻之后得到的第二含碳绝缘层144A可以具有约1nm到约5nm的宽度。
如参考图16A和16B所述，在接触孔CH的形成之后，当源/漏区域120以栅间电介质132覆盖并且不在接触孔CH的底表面处被暴露时，用于形成接触绝缘间隔物144的回蚀刻工艺如参考图18A和18B描述那样被执行，然后留在接触孔CH中的源/漏区域120上的栅间电介质132可以通过湿法蚀刻工艺被去除直到源/漏区域120在接触孔CH的底表面处被暴露。在这里，由于第二含碳绝缘层144A具有有相对高碳含量的致密结构，所以在用于去除留在接触孔CH中的栅间电介质132的湿法蚀刻工艺期间，归因于第二含碳绝缘层144A相对于蚀刻溶液的优良的耐蚀刻性，第二含碳绝缘层144A的消耗可以被最小化。因此，在用于去除留在接触孔CH中的栅间电介质132的湿法蚀刻工艺期间，即使接触绝缘间隔物144的第二含碳绝缘层144A被暴露于蚀刻溶液，在留在接触孔CH中的栅间电介质132被去除直到源/漏区域120被暴露的同时，第二含碳绝缘层144A也可以留在接触孔CH的侧壁上而没有第二含碳绝缘层144A的大量消耗。因此，不必担心蚀刻溶液沿接触孔CH的侧壁渗透直到栅间电介质132，并且归因于这样的问题的短路或泄漏电流的出现能被抑制。
参考图19A和19B，源/漏区域120的被接触孔CH暴露的部分被去除，从而在源/漏区域120的顶表面上形成凹陷区域120R。
凹陷区域120R可以被形成为与接触孔CH连通。在凹陷区域120R的形成中，凹陷区域120R的深度可以被确定使得凹陷区域120R具有相比鳍型有源区FA的顶表面处于更低高度的底表面。
参考图20A和20B，金属硅化物层140形成在凹陷区域120R中源/漏区域120的表面上，导电阻挡层162被形成在金属硅化物层140上并且覆盖接触孔CH中暴露的接触绝缘间隔物144(见图19A和19B)，导电层160P被形成在导电阻挡层162上并且填充接触孔CH。
在一些实施方式中，导电层160P可以包括W、Cu、Al、其合金或其组合。
导电层160P可以被形成为在填充接触孔CH和凹陷区域120R的内部的同时覆盖层间电介质136的顶表面上的导电阻挡层162。
在一些实施方式中，为了形成金属硅化物层140和导电阻挡层162，以下工艺可以被执行。首先，通过经被接触孔CH暴露的凹陷区域120R将非晶化元素离子注入到源/漏区域120中，源/漏区域120的一部分可以遭受非晶化，从而形成非晶半导体区域。非晶化元素离子可以包括选自Ge、Si、C、Ar、Kr、Xe及其组合中的掺杂剂。然后，在凹陷区域120R中金属层可以被形成为覆盖源/漏区域120。金属层可以包括Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er、Pd或其组合。然后，导电阻挡层162可以被形成为覆盖金属层的暴露表面和接触孔CH的内壁。导电阻挡层162可以包括导电金属氮化物层。例如，导电阻挡层162可以包括TiN、TaN、AlN、WN或其组合。导电阻挡层162可以通过PVD、CVD或ALD工艺形成。然后，通过执行包括金属层和导电阻挡层162的所得产物的热处理，可以引起构成源/漏区域120的半导体材料和构成金属层的金属之间的反应，从而在凹陷区域120R中形成覆盖源/漏区域120的金属硅化物层140。在金属硅化物层140的形成中，在源/漏区域120中局部形成的非晶半导体区域可以与金属层反应。
在一些实施方式中，在金属硅化物层140的形成之后，金属层可以部分地留在金属硅化物层140和导电阻挡层162之间。在一些另外的实施方式中，在金属硅化物层140的形成期间，金属层被全部用于形成金属硅化物层140，从而金属层可以不留在金属硅化物层140和导电阻挡层162之间。在这种情况下，如图20A和20B中所示，金属硅化物层140和导电阻挡层162可以彼此接触。
导电层160P可以通过将金属沉积到包括金属硅化物层140和导电阻挡层162的所得产物上至足以填充接触孔CH和凹陷区域120R的厚度来形成。
参考图21A和21B，导电阻挡层162和导电层160P的不需要的部分被去除直到层间电介质136的顶表面为止，从而导电阻挡层162和导电层160P可以仅留在接触孔CH和凹陷区域120R内。结果，接触孔CH中包括导电插塞164和导电阻挡层162的接触插塞160可以被得到，导电插塞164是导电层160P的填充接触孔CH和凹陷区域120R的内部的部分，并且接触孔CH中的导电阻挡层162围绕导电插塞164。
为了去除导电阻挡层162和导电层160P的不需要的部分，诸如化学机械抛光(CMP)工艺等的平坦化工艺可以被执行。
作为以上方法的结果，包括各种各样实施方式中描述的各种各样部件和特征的集成电路器件可以被提供。
直到此时，尽管制造图1A到1C中示出的集成电路器件100的方法已经被描述，但是本领域技术人员将理解，根据本发明构思的集成电路器件200、300、400、500、600和700以及修改和改变自其的各种各样的集成电路器件可以通过各种各样地修改和改变参考图10A到21B描述的方法来制造而不背离本发明构思的精神和范围。
具体地，为了制造图3A和3B中示出的集成电路器件200，在参考图18A和18B描述的初始间隔物层P144的回蚀刻期间，CF4气体和O2气体可以被使用。在这里，CF4气体被用作蚀刻气体，O2气体可以活化氟(F)基。在初始间隔物层P144的回蚀刻期间，与接触孔CH的其它部分中相比，接触孔CH的底表面附近的初始间隔物层P144的暴露表面上，F离子或含F材料可以以更大的量保留。结果，相比于初始间隔物层P144的其它部分，在接触孔CH的底表面附近的初始间隔物层P144可以被更多地蚀刻。结果，如图3A和3B中所示，第二含碳绝缘层244A的底表面的宽度W1可以小于第二含碳绝缘层244A的中间部分的最大宽度，第二含碳绝缘层244A的底表面最靠近衬底110。
为了制造图4A和4B中示出的集成电路器件300，在参考图18A和18B描述的形成接触绝缘间隔物144的阶段，代替接触绝缘间隔物144，硅氮化物层344A和第二含碳绝缘层344B可以按此叙述的顺序被形成，从而形成具有双层结构的接触绝缘间隔物344。
为了制造图6A和6B中示出的集成电路器件400，在参考图18A和18B描述的形成接触绝缘间隔物144的阶段，代替接触绝缘间隔物144，包括含有凹凸不平的结构444P的第二含碳绝缘层444A的接触绝缘间隔物444可以被形成。
为了形成包括凹凸不平的结构444P的第二含碳绝缘层444A，在参考图18A和18B描述的初始间隔物层P144的回蚀刻期间，CF4气体和O2气体可以被使用。在这里，CF4气体和O2气体中的每个的流速可以根据与关于制造图3A和3B中示出的集成电路器件200的方法描述的方式类似的方式被控制，从而在第二含碳绝缘层444A中形成的凹凸不平的结构444P的形状和不平坦尺寸可以被控制。
为了制造图7A和7B中示出的集成电路器件500，如关于制造图6A和6B中示出的集成电路器件400的方法描述的方式可以被使用。例如，为了第二含碳绝缘层544A的至少一部分沿接触插塞560的延伸方向(Z方向)断续延伸，在图17A和17B中示出的初始间隔物层P144通过如参考图18A和18B所述的方法遭受回蚀刻时，CF4气体和O2气体可以被使用，并且具有所需形状的第二含碳绝缘层544A可以通过控制CF4气体和O2气体中的每个的流速被形成。
为了制造图8中示出的集成电路器件600，在图17A和17B中示出的初始间隔物层P144通过如参考图18A和18B所述的方法遭受回蚀刻时，CF4气体和O2气体可以被使用，并且一方式可以被使用，通过所述方式不同量的CF4气体和O2气体根据接触孔CH的宽度CW1和CW2提供给初始间隔物层P144的回蚀刻。
尽管包括具有三维结构的沟道的鳍型场效应晶体管(FinFET)的集成电路器件及其制造方法已经参考图1A到21B被描述，但是本发明构思不限于此。例如，本领域技术人员将理解，包括具有根据本发明构思的特征的平面金属氧化物半导体场效应晶体管(MOSFET)的集成电路器件及其制造方法可以通过本发明构思的各种各样的修改和改变被提供而不背离本发明构思的精神和范围。
图22是根据示例性实施方式的电子系统2000的框图。
电子系统2000包括控制器2010、输入/输出(I/O)装置2020、存储器2030和接口2040，这些部件通过总线2050被彼此连接。
控制器2010可以包括微处理器、数字信号处理器和与其类似的处理器中的至少一种。输入/输出装置2020可以包括小键盘、键盘和显示器中的至少一种。存储器2030可以被用于存储由控制器2010执行的命令。例如，存储器2030可以被用于存储用户数据。
电子系统2000可以构成无线通信装置或者能够在无线环境中发送和/或接收信息的装置。在电子系统2000中，为了通过无线通信网络发送/接收数据，接口2040可以被配置成无线接口。接口2040可以包括天线和/或无线收发器。在一些实施方式中，电子系统2000可以被用于第三代通信系统的通信接口协议，诸如码分多址(CDMA)、全球移动通信系统(GSM)、北美数字蜂窝(NADC)、扩展时分多址(E-TDMA)和/或宽带码分多址(WCDMA)。电子系统2000可以包括图1A到9B中示出的集成电路器件100、200、300、400、500、600和700以及具有改变和修改自其而不背离本发明构思的精神和范围的各种各样的结构的集成电路器件中的至少一种。
尽管本发明构思已经参考其实施方式被具体示出和描述，但是将理解，可以对其进行形式和细节上的各种各样的改变而不背离所附权利要求的精神和范围。
本申请要求享有2016年2月1日在韩国知识产权局提交的韩国专利申请第10-2016-0012452号的优先权权益，其公开通过引用全文合并于此。

Claims (24)

1.一种集成电路器件，包括：
在衬底的有源区上的栅线；
在所述栅线的两侧于所述有源区中的一对源/漏区域；
在所述对源/漏区域当中的至少一个源/漏区域上的接触插塞；以及
在所述栅线和所述接触插塞之间的多层结构绝缘间隔物，
其中所述多层结构绝缘间隔物包括：氧化物层；第一含碳绝缘层，其覆盖所述氧化物层的邻近于所述栅线的第一表面；以及第二含碳绝缘层，其覆盖所述氧化物层的邻近于所述接触插塞的第二表面，所述第二表面与所述氧化物层的所述第一表面相反，以及
其中所述第一含碳绝缘层和所述第二含碳绝缘层具有不同的碳含量。
2.根据权利要求1所述的集成电路器件，还包括：在所述第一含碳绝缘层和所述氧化物层的所述第一表面之间的硅氮化物层。
3.根据权利要求1所述的集成电路器件，其中所述第一含碳绝缘层具有第一碳含量，以及所述第二含碳绝缘层具有大于所述第一碳含量的第二碳含量。
4.根据权利要求1所述的集成电路器件，其中所述第一含碳绝缘层具有选自5原子百分比到15原子百分比的范围的第一碳含量，以及
所述第二含碳绝缘层具有选自10原子百分比到25原子百分比的范围且大于所述第一碳含量的第二碳含量。
5.根据权利要求1所述的集成电路器件，其中所述第一含碳绝缘层和所述第二含碳绝缘层中的每个包括SiCN、SiOCN或其组合。
6.根据权利要求1所述的集成电路器件，其中所述第一含碳绝缘层包括具有第一碳含量的SiOCN层，以及
所述第二含碳绝缘层包括具有大于所述第一碳含量的第二碳含量的SiOCN层或SiCN层。
7.根据权利要求1所述的集成电路器件，其中所述多层结构绝缘间隔物还包括：
在所述氧化物层的所述第二表面和所述第二含碳绝缘层之间的硅氮化物层。
8.根据权利要求1所述的集成电路器件，还包括：
阻挡绝缘层，其覆盖所述栅线、所述氧化物层和所述第一含碳绝缘层并且围绕所述接触插塞。
9.根据权利要求1所述的集成电路器件，其中所述第二含碳绝缘层的宽度小于所述第一含碳绝缘层的宽度。
10.根据权利要求1所述的集成电路器件，其中所述氧化物层的在所述第二含碳绝缘层和所述第一含碳绝缘层之间的最窄部分的宽度小于所述第一含碳绝缘层的宽度。
11.根据权利要求1所述的集成电路器件，还包括：
覆盖所述栅线的底表面和侧壁的栅绝缘层，
其中所述第一含碳绝缘层接触所述栅绝缘层。
12.根据权利要求1所述的集成电路器件，其中所述第二含碳绝缘层接触所述接触插塞。
13.根据权利要求1所述的集成电路器件，其中所述第一含碳绝缘层沿所述栅线的长度方向在所述栅线的侧壁上直线延伸，以及
所述第二含碳绝缘层在所述至少一个源/漏区域上具有环形形状，所述环形形状围绕所述接触插塞的下部。
14.根据权利要求1所述的集成电路器件，其中所述第二含碳绝缘层的底表面的宽度小于所述第二含碳绝缘层的中间部分的最大宽度，所述第二含碳绝缘层的所述底表面是所述第二含碳绝缘层的最靠近所述衬底的部分。
15.根据权利要求1所述的集成电路器件，还包括：
在所述氧化物层和所述第二含碳绝缘层之间的硅氮化物层，所述硅氮化物层具有围绕所述接触插塞的下部的环形形状。
16.一种集成电路器件，所述集成电路器件包括：
在衬底上的栅绝缘间隔物，所述栅绝缘间隔物包括第一含碳绝缘层；
在由所述栅绝缘间隔物限定的空间内的栅线；
氧化物层，其在所述栅绝缘间隔物被插置在所述氧化物层和所述栅线之间的同时覆盖所述栅线的侧壁；
在所述栅线的一侧中的接触孔，所述接触孔穿透所述氧化物层并且暴露所述衬底的有源区；
在所述接触孔内的接触绝缘间隔物，所述接触绝缘间隔物包括具有与所述第一含碳绝缘层的碳含量不同的碳含量的第二含碳绝缘层；以及
在所述接触孔中的接触插塞，所述接触插塞被所述接触绝缘间隔物围绕。
17.根据权利要求16所述的集成电路器件，其中，所述接触插塞接触所述第二含碳绝缘层。
18.根据权利要求16所述的集成电路器件，其中，所述第一含碳绝缘层接触所述栅线的侧壁上的栅绝缘层。
19.根据权利要求16所述的集成电路器件，其中，所述第一含碳绝缘层具有第一碳含量，以及
所述第二含碳绝缘层具有大于所述第一碳含量的第二碳含量。
20.根据权利要求16所述的集成电路器件，其中所述第一含碳绝缘层和所述第二含碳绝缘层中的每个包括SiCN、SiOCN或其组合。
21.一种集成电路器件，所述集成电路器件包括：
在衬底的有源区上的栅线；
在所述栅线的两侧于所述有源区中的一对源/漏区域；
在所述对源/漏区域当中的至少一个源/漏区域上的接触插塞；
在所述栅线和所述接触插塞之间的氧化物层；
覆盖所述氧化物层的邻近于所述栅线的第一侧壁的第一含碳绝缘层；以及
覆盖所述氧化物层的邻近于所述接触插塞的第二侧壁的第二含碳绝缘层，所述第二侧壁与所述氧化物层的所述第一侧壁相反，
其中所述第一含碳绝缘层和所述第二含碳绝缘层具有不同碳含量。
22.根据权利要求21所述的集成电路器件，其中所述第一含碳绝缘层包括SiOCN，以及
所述第二含碳绝缘层包括SiCN、SiOCN或其组合。
23.根据权利要求21所述的集成电路器件，其中从所述接触插塞的上表面向所述衬底延伸，所述第二含碳绝缘层具有变化的厚度，使得所述第二含碳绝缘层的第一侧壁相对于所述接触插塞的侧壁是凹的并且所述第二含碳绝缘层的第二侧壁相对于所述接触插塞的相同侧壁是凸的，所述第二侧壁比所述第一侧壁更远离所述接触插塞。
24.根据权利要求21所述的集成电路器件，其中所述第一含碳绝缘层具有第一原子百分比的碳，所述第二含碳绝缘层具有与所述第一原子百分比不同的第二原子百分比的碳。
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