KR20230147394A - 반도체 장치 - Google Patents

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Abstract

본 발명의 일 실시예는, 기판 상에서 상기 기판의 상면과 수평한 제1 방향으로 연장된 활성 패턴; 상기 활성 패턴 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조체; 상기 활성 패턴 상에서 상기 게이트 구조체에 인접한 영역에 배치된 소스/드레인 영역; 상기 게이트 구조체와 상기 소스/드레인 영역을 덮는 층간 절연막; 및 상기 층간 절연막을 관통하여 상기 소스/드레인 영역에 연결되는 콘택 구조체;를 포함하고, 상기 콘택 구조체는, 콘택 플러그와, 상기 콘택 플러그의 측벽을 둘러싸는 절연성 라이너와, 상기 절연성 라이너와 상기 콘택 플러그 사이 그리고 상기 콘택 플러그의 바닥면 상에 배치되는 도전성 배리어막을 포함하고, 상기 도전성 배리어막은 상기 콘택 플러그의 바닥면에 위치한 부분으로부터 상기 절연성 라이너의 하단부의 아래로 연장된 배리어 연장부를 갖는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 고성능, 고속화 및/또는 다기능화와 함께, 반도체 장치의 고집적화도 꾸준히 요구되고 있다. 반도체 장치의 고집적화 요구에 부합하도록 3차원 구조의 채널을 구비하는 반도체 소자의 개발이 활발히 진행되고 있다.
반도체 소자의 고집적화에 따라, 선폭 및/또는 피치를 감소시킬 필요가 있으나, 이로 인해 상호 연결 면적(즉, 콘택 면적)을 충분히 확보하지 못하는 경우에 콘택 저항이 증가되는 문제가 있을 수 있다.
본 발명이 해결하고자 하는 과제들 중 하나는, 고집적화에 유리하면서 신뢰성이 우수한 전기 연결 구조체를 갖는 반도체 장치를 제공하는데 있다.
본 발명의 일 실시예는, 기판 상에서 상기 기판의 상면과 수평한 제1 방향으로 연장된 활성 패턴; 상기 활성 패턴 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조체; 상기 활성 패턴 상에서 상기 게이트 구조체에 인접한 영역에 배치된 소스/드레인 영역; 상기 게이트 구조체와 상기 소스/드레인 영역을 덮는 층간 절연막; 및 상기 층간 절연막을 관통하여 상기 소스/드레인 영역에 연결되는 콘택 구조체;를 포함하고, 상기 콘택 구조체는, 콘택 플러그와, 상기 콘택 플러그의 측벽을 둘러싸는 절연성 라이너와, 상기 절연성 라이너와 상기 콘택 플러그 사이 그리고 상기 콘택 플러그의 바닥면 상에 배치되는 도전성 배리어막을 포함하고, 상기 도전성 배리어막은 상기 콘택 플러그의 바닥면에 위치한 부분으로부터 상기 절연성 라이너의 하단부의 아래로 연장된 배리어 연장부를 갖는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 기판 상에서 상기 기판의 상면과 수평한 제1 방향으로 연장된 활성 패턴; 상기 활성 패턴 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조체; 상기 활성 패턴 상에서 상기 게이트 구조체에 인접한 영역에 배치된 소스/드레인 영역; 상기 게이트 구조체와 상기 소스/드레인 영역을 덮는 층간 절연막; 상기 층간 절연막을 관통하여 상기 소스/드레인 영역에 연결되는 제1 콘택 구조체; 및 상기 층간 절연막을 관통하여 상기 소스/드레인 영역에 연결되는 제2 콘택 구조체;를 포함하고, 상기 제1 콘택 구조체는, 제1 콘택 플러그와, 상기 제1 콘택 플러그의 측벽을 둘러싸는 제1 절연성 라이너와, 상기 제1 절연성 라이너와 상기 제1 콘택 플러그 사이 그리고 상기 제1 콘택 플러그의 바닥면 상에 배치되는 제1 도전성 배리어막을 포함하고, 상기 제1 도전성 배리어막은 상기 제1 콘택 플러그의 바닥면에 위치한 부분으로부터 상기 제1 절연성 라이너의 하단부의 아래로 연장되어 상기 층간 절연막과 접촉하는 제1 배리어 연장부를 가지며, 상기 제2 콘택 구조체는, 제2 콘택 플러그와, 상기 제2 콘택 플러그의 측벽을 둘러싸는 제2 절연성 라이너와, 상기 제2 절연성 라이너와 상기 제2 콘택 플러그 사이 그리고 상기 제2 콘택 플러그의 바닥면 상에 배치되는 제2 도전성 배리어막을 포함하고, 상기 제2 도전성 배리어막은 상기 제2 콘택 플러그의 바닥면에 위치한 부분으로부터 상기 제2 절연성 라이너의 하단부의 아래로 연장된 제2 배리어 연장부를 갖는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 기판 상에서 상기 기판의 상면과 수평한 제1 방향으로 연장된 활성 패턴; 상기 활성 패턴 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조체; 상기 활성 패턴 상에서 상기 게이트 구조체에 인접한 영역에 배치된 소스/드레인 영역; 상기 게이트 구조체와 상기 소스/드레인 영역을 덮는 층간 절연막; 상기 층간 절연막을 관통하여 상기 소스/드레인 영역에 연결되는 콘택 구조체; 상기 층간 절연막 상에 배치된 저유전체막; 상기 층간 절연막과 상기 저유전체막 사이에 배치된 식각 정지층; 상기 저유전체막 내에 배치되며 상기 콘택 구조체에 연결된 비아 콘택을 갖는 배선 라인; 및 상기 비아 콘택의 측벽에 배치되며, 상기 콘택 구조체의 상면으로부터 이격된 절연성 배리어막;을 포함하고, 상기 콘택 구조체는, 콘택 플러그와, 상기 콘택 플러그의 측벽을 둘러싸는 절연성 라이너와, 상기 절연성 라이너와 상기 콘택 플러그 사이 그리고 상기 콘택 플러그의 바닥면 상에 배치되는 도전성 배리어막을 포함하고, 상기 도전성 배리어막은 상기 콘택 플러그의 바닥면에 위치한 부분으로부터 상기 절연성 라이너의 하단부의 아래로 연장되며 상기 층간 절연막과 접촉하는 배리어 연장부를 가지며, 상기 비아 콘택은 상기 절연성 배리어막의 하단부 아래에 연장되며, 상기 식각 정지층 및 상기 저유전체막 중 적어도 하나와 접촉하는 확장부를 갖는 반도체 장치를 제공한다.
절연성 라이너의 바닥 부분을 제거할 때에, 콘택 홀의 측벽의 하단 영역에 위치한 부분도 함께 제거함으로써 후속 공정에서 형성될 도전성 배리어막은 절연성 라이너의 하단부로 연장된 부분("연장부(extension portion)" 또는 "앵커(anchor)"라고도 함)을 형성하여 스케일링 다운 조건에서도 상대적으로 넓은 콘택 면적을 확보할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 2a 및 도 2b는 도 1의 반도체 장치를 Ⅰ1-Ⅰ1', 및 Ⅱ1-Ⅱ1'으로 절개하여 본 단면도들이다.
도 3a 및 도 3b는 도 1의 반도체 장치를 Ⅰ2-Ⅰ2', 및 Ⅱ2-Ⅱ2'로 절개하여 본 단면도들이다.
도 4는 도 2a의 반도체 장치의 "A" 부분을 나타내는 부분 확대도이다.
도 5는 도 3a의 반도체 장치의 "B" 부분을 나타내는 부분 확대도이다.
도 6 및 도 7은 본 발명의 다양한 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
도 8 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 주요 공정별 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 14는 도 13의 반도체 장치를 Ⅰ-Ⅰ', 및 Ⅱ-Ⅱ'으로 절개하여 본 단면도들이다.
도 15는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 구체적인 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 2a 및 도 2b는 도 1의 반도체 장치를 Ⅰ1-Ⅰ1', 및 Ⅱ1-Ⅱ1'으로 절개하여 본 단면도들이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 장치(100)는, 기판(101)과, 상기 기판(101) 상에 제1 방향(예, D1)으로 연장된 활성 핀(105)과, 기판(101) 상에서 상기 활성 핀(105)과 교차하며 상기 제1 방향과 수직인 제2 방향(예, D2 방향)으로 연장된 복수의 게이트 구조체들(GS)을 포함한다.
상기 기판(101)은 예를 들어, Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 실시예에서는, 상기 기판(101)은 SOI(silicon on insulator) 구조를 가질 수 있다. 상기 기판(101)은 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물과 같은 활성 영역을 포함할 수 있다. 예를 들어, 상기 활성 영역은 PMOS 트랜지스터를 위한 n형 웰(well) 또는 NMOS 트랜지스터를 위한 p형 웰을 가질 수 있다.
상기 활성 핀(105)은 각각 상기 기판(101)(또는 활성 영역)의 상면으로부터 제3 방향(예, D3)으로 돌출된 패턴을 갖는다. 상기 활성 핀(105)은 트랜지스터의 채널 영역으로 제공될 수 있다.
소자 분리막(110)은 활성 핀(105)을 정의한다. 예를 들어, 소자 분리막(110)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질을 포함할 수 있다. 상기 활성 핀(105)은 상기 소자 분리막(110)을 관통하면서, 그 일부가 상기 소자 분리막(110)의 상부로부터 돌출될 수 있다.
본 실시예에 따른 반도체 장치(100)는 게이트 구조체(GS)를 포함할 수 있다. 도 1에 도시된 바와 같이, 상기 게이트 구조체(GS)는 상기 제2 방향(예, D2)으로 연장된 라인 형상을 가질 수 있다. 상기 게이트 구조체(GS)는 상기 활성 핀들(105) 각각의 일 영역과 중첩될 수 있다. 상기 게이트 구조체(GS)는 게이트 스페이서들(141)과, 상기 게이트 스페이서들(141) 사이에 순차적으로 배치된 게이트 유전체막(142) 및 게이트 전극(145)과, 상기 게이트 전극(145) 상에 배치된 게이트 캐핑(capping)층(147)을 포함할 수 있다. 예를 들어, 상기 게이트 유전체막(142)은 실리콘 산화물 및/또는 고 유전체(high-k dielectric)을 포함할 수 있다. 상기 게이트 전극(145)은 도핑된 실리콘, 금속 질화물(예, TiN, TaN 또는 WN 등) 또는 금속(예, W 등) 등과 같은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 스페이서(141)는 SiO, SiN, SiON 또는 SiOC 등과 같은 절연성 물질로 형성될 수 있으며, 상기 게이트 캐핑층(147)은 SiN 또는 SiON 등과 같은 절연성 물질로 형성될 수 있다.
본 실시예에 따른 반도체 장치(100)는 상기 게이트 구조체(GS)의 양측에 위치한 활성 핀(105) 영역에 위치한 소스/드레인 영역(120)을 포함할 수 있다. 상기 소스/드레인 영역(120)은 상기 활성 핀(105)의 일부 영역에 리세스를 형성하고, 리세스에 선택적 에피택셜 성장(selective epitaxial growth; SEG)으로 형성된 에피택셜을 포함할 수 있다. 상기 소스/드레인 영역(120)은 Si, SiGe 또는 Ge을 포함할 수 있으며, N형 또는 P형 트랜지스터에 따라, 상기 소스/드레인 영역(120)은 다른 물질 또는 다른 형상을 가질 수 있다. 예를 들어, PMOS 트랜지스터인 경우, 소스/드레인 영역(120)은 실리콘-게르마늄(SiGe)을 포함할 수 있으며, P형 불순물(예, 붕소(B), 인듐(In), 갈륨(Ga))로 도핑될 수 있다. 상기 소스/드레인 영역(110)의 단면(예, 도 2b 참조)은 오각형상일 수 있다. NMOS 트랜지스터인 경우, 소스/드레인 영역(120)은 실리콘을 포함하며, N형 불순물(예, 인(P), 질소(N), 비소(As), 안티몬(Sb))로 도핑될 수 있다. 상기 소스/드레인 영역(120)의 단면은 육각형상 또는 완만한 각을 갖는 다각형일 수 있다. 이와 같이, 활성 핀(105)은 게이트 구조체(GS)와 상기 소스/드레인 영역(120)과 함께 트랜지스터를 구성할 수 있다.
본 실시예에서는 도 1 및 도 2b에 도시된 바와 같이, 소스/드레인 영역(120)은 하나의 활성 핀(105) 상에 형성된 갖는 것으로 예시되어 있으나, 이에 한정되지 않으며, 소스/드레인 영역(120)은 복수의 활성 핀들에 걸쳐 형성될 수 있다(도 13 및 도 14 참조).
상기 소자 분리막(110) 상에는 층간 절연막(160)이 배치될 수 있다. 상기 층간 절연막(160)은 게이트 구조체(GS) 주위를 둘러싸는 제1 층간 절연막(161)과, 상기 게이트 구조체(GS)를 덮도록 상기 제1 층간 절연막(161) 상에 배치된 제2 층간 절연막(162)을 포함할 수 있다. 예를 들어, 제1 및 제2 층간 절연막(161,162)중 적어도 하나는, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 산화물 또는 이들의 조합이 있을 수 있다. 상기 제1 및 제2 층간 절연막(161,162) 중 적어도 하나는 화학 기상 증착(CVD), 유동성(flowable)-CVD 공정 또는 스핀 코팅 공정을 이용하여 형성될 수 있다.
본 실시예에 따른 반도체 장치(100)는 소스/드레인 영역(120)에 연결된 제1 콘택 구조체(150A)와, 게이트 전극(145)에 연결된 제2 콘택 구조체(150B)를 포함한다. 제1 및 제2 콘택 구조체(150A,150B)는 각각 상기 제3 방향(예, D3)으로 층간 절연막(160)을 관통하여 형성될 수 있다.
도 2a 및 도 2b를 참조하면, 상기 제1 콘택 구조체(150A)는 제1 절연성 라이너(151A)와, 제1 도전성 배리어막(152A)과, 제1 콘택 플러그(155A)를 포함할 수 있다. 제1 도전성 배리어막(152A)은 제1 콘택 플러그(155A)의 측벽 및 바닥면 상에 배치되며, 상기 제1 절연성 라이너(151A)는 상기 제1 콘택 플러그(155A)의 측벽을 둘러싸도록 제1 도전성 배리어막(152A)과 층간 절연막(160) 사이에 배치된다. 즉, 제1 도전성 배리어막(152A)은, 상기 제1 절연성 라이너(151A)와 상기 제1 콘택 플러그(155A) 사이 그리고 상기 제1 콘택 플러그(155A)의 바닥면 상에 배치될 수 있다.
소스/드레인 영역(120)에서 상기 제1 콘택 구조체(150A)와 접촉하는 영역에는 제1 콘택 구조체(150A)와 콘택 저항을 감소시키기 위한 금속 실리사이드막(130)이 형성될 수 있다. 금속 실리사이드막(130)은 상기 제1 도전성 배리어막(152A)와 상기 소스/드레인 영역들(120) 사이에 배치될 수 있다.
도 4에 도시된 바와 같이, 본 실시예에 채용된 제1 절연성 라이너(151A)는 콘택 홀의 측벽(CH_A)을 따라 형성되며, 콘택 홀의 바닥면(CH_B)으로부터 플로우팅(floating)될 수 있다. 구체적으로, 제1 절연성 라이너(151A)의 하단부는 콘택 홀의 바닥면(CH_B)으로부터 소정의 거리(d1)로 이격될 수 있다. 이와 같이, 플로우팅된 제1 절연성 라이너(151A) 배열은 제1 절연성 라이너(151A)의 바닥부분 제거 과정(도 10 참조)에서 인접한 측벽 부분의 일부 영역까지 제거함으로써 얻어질 수 있으며, 이러한 제거의 공정 조건(예, 시간)을 조절함으로써 이격 거리(d1)를 제어할 수 있다.
제1 도전성 배리어막(152A)은 제1 절연성 라이너(151A)의 하단부 아래로 연장된 제1 배리어 연장부(152E1)를 가질 수 있다. 제1 배리어 연장부(152E1)는 상기 제1 콘택 플러그(155A)의 바닥면에 위치한 부분으로부터 거의 수평 방향(예, D1 또는 D2)으로 연장되므로, 소스/드레인 영역(120)과 콘택 면적을 확장시킬 수 있다.
상기 제1 배리어 연장부(152E1)의 두께(t1)는 상기 제1 절연성 라이너(151A) 상에 위치한 상기 제1 도전성 배리어막(152A) 부분의 두께(t2)보다 클 수 있다. 여기서, 상기 제1 배리어 연장부(152E1)의 두께(t1)는 수평으로 연장된 방향으로 길이로 정의될 수 있다. 상기 제1 배리어 연장부(152E1)의 두께(t1)는 제1 도전성 배리어막(152A)의 다른 부분의 두께(t2)에 비해 연장된 부분만큼 증가될 수 있다. 예를 들어, 상기 제1 배리어 연장부(152E1)의 연장된 부분은 제1 절연성 라이너(151A) 부분의 제거된 영역에 의해 정의되므로, 제1 절연성 라이너(151A)의 두께(t2)에 동일하거나 유사할 수 있다.
이러한 제1 배리어 연장부(152E1)에 의해 제1 콘택 구조체(150A)의 형상도 변경될 수 있다. 구체적으로, 도 4에 도시된 바와 같이, 상기 제1 배리어 연장부(152E1)의 외측에 의해 정의되는 상기 제1 콘택 구조체(150A)의 제1 폭(W1)은 상기 제1 절연성 라이너(151A)의 하단부에서 상기 제1 도전성 배리어막(151A)의 외측에 의해 정의되는 상기 제1 콘택 구조체(150A)의 제2 폭(W2)보다 클 수 있다.
제1 절연성 라이너(151A)는 콘택 홀의 바닥면(CH_B)으로부터 이격되므로, 도 4에 도시된 바와 같이, 콘택 홀의 측벽(CH_A) 중 그 바닥면(CH_B)과 인접한 영역은 제1 절연성 라이너(151A)가 덮이지 않는다. 본 실시예에서는 제1 절연성 라이너(151A)에 의해 덮이지 않은 측벽 영역은 층간 절연막(160)(특히, 제1 층간 절연막(161))에 의해 제공되므로, 상기 제1 배리어 연장부(152E1)의 일부(즉, 상부 영역)가 상기 층간 절연막(160)과 직접 접촉할 수 있다. 상기 제1 배리어 연장부(152E1)의 다른 일부(즉, 하부 영역)가 상기 층간 절연막(160)과 직접 접촉하지 않고, 소스/드레인 영역(120) 내에 위치할 수 있다.
한편, 도 3a 및 도 3b를 참조하면, 상기 제2 콘택 구조체(150B)는 상기 제1 콘택 구조체(150A)와 유사하게, 제2 절연성 라이너(151B)와, 제2 도전성 배리어막(152B)과, 제2 콘택 플러그(155B)를 포함할 수 있다. 제2 도전성 배리어막(152B)은 제2 콘택 플러그(155B)의 측벽 및 바닥면 상에 배치되며, 상기 제2 절연성 라이너(151B)는 상기 제2 콘택 플러그(155B)의 측벽을 둘러싸도록 제2 도전성 배리어막(152B)과 층간 절연막(160) 사이에 배치된다. 즉, 제2 도전성 배리어막(152B)은, 상기 제2 절연성 라이너(151B)와 상기 제2 콘택 플러그(155B) 사이 그리고 상기 제2 콘택 플러그(155B)의 바닥면 상에 배치될 수 있다.
도 5에 도시된 바와 같이, 본 실시예에 채용된 제2 절연성 라이너(151B)도 제1 절연성 라이너(151A)와 유사하게, 콘택 홀의 측벽(CH_A)을 따라 형성되며, 콘택 홀의 바닥면(CH_B)으로부터 플로우팅될 수 있다. 구체적으로, 제2 절연성 라이너(151B)의 하단부는 콘택 홀의 바닥면(CH_B)으로부터 소정의 거리(d2)로 이격될 수 있다. 이와 같이, 플로우팅된 제2 절연성 라이너(151B) 배열은 제2 절연성 라이너(151B)의 바닥부분 제거 과정(도 10 참조)에서 인접한 측벽 부분의 일부 영역까지 제거함으로써 얻어질 수 있으며, 이러한 제거의 공정 조건(예, 시간)을 조절함으로써 이격 거리(d2)를 제어할 수 있다.
제2 도전성 배리어막(152B)은 제2 절연성 라이너(151B)의 하단부 아래로 연장된 제2 배리어 연장부(152E2)를 가질 수 있다. 제2 배리어 연장부(152E2)는 상기 제2 콘택 플러그(155B)의 바닥면에 위치한 부분으로부터 거의 수평 방향(예, D1 또는 D2)으로 연장되므로, 게이트 전극(145)과 콘택 면적을 확장시킬 수 있다.
상기 제2 배리어 연장부(152E2)의 두께(ta)는 상기 제2 절연성 라이너(151B) 상에 위치한 상기 제2 도전성 배리어막(152B) 부분의 두께(tb)보다 클 수 있다. 여기서, 상기 제2 배리어 연장부(152E2)의 두께(ta)는 연장된 수평 방향의 길이로 정의될 수 있다. 상기 제2 배리어 연장부(152E2)의 두께(ta)는 제2 도전성 배리어막(152B)의 다른 부분의 두께(tb)에 비해 연장된 부분만큼 증가될 수 있다. 예를 들어, 상기 제2 배리어 연장부(152E2)의 연장된 부분은 제2 절연성 라이너(151B) 부분의 제거된 영역에 의해 정의되므로, 제2 절연성 라이너(151B)의 두께(tb)에 동일하거나 유사할 수 있다.
이러한 제2 배리어 연장부(152E2)에 의해 제2 콘택 구조체(150B)의 형상도 변경될 수 있다. 구체적으로, 도 5에 도시된 바와 같이, 상기 제2 배리어 연장부(152E2)의 외측에 의해 정의되는 상기 제2 콘택 구조체(150A)의 제1 폭(Wa)은 상기 제2 절연성 라이너(151B)의 하단부에서 상기 제2 도전성 배리어막(151B)의 외측에 의해 정의되는 상기 제2 콘택 구조체(150B)의 제2 폭(Wb)보다 클 수 있다.
제2 절연성 라이너(151B)는 콘택 홀의 바닥면(CH_B)으로부터 이격되므로, 도 4에 도시된 바와 같이, 콘택 홀의 측벽(CH_A) 중 그 바닥면(CH_B)과 인접한 영역은 제2 절연성 라이너(151B)가 덮이지 않는다. 본 실시예에서는 제2 절연성 라이너(151B)에 의해 덮이지 않은 측벽 영역은 게이트 캐핑층(147)에 의해 제공되므로, 상기 제2 배리어 연장부(152E2)는 게이트 캐핑층(147)과 직접 접촉할 수 있다. 일부 실시예에서, 제2 배리어 연장부(152E2)가 수평 방향으로 더 확장될 경우에는 게이트 스페이서(141)와 접촉될 수도 있다.
예를 들어, 제1 및 제2 절연성 라이너(151A,151B)는 SiCN, SiCON, 실리콘 질화물(SiN), 또는 이들의 조합을 포함할 수 있으며, 제1 및 제2 도전성 배리어막(152A,152B)는 Ti, Ta, TiN, TaN, 또는 이들의 조합을 포함할 수 있다. 또한, 상기 금속 실리사이드층(182)은 CoSi, NiSi 또는 TiSi을 포함할 수 있다. 예를 들어, 제1 및 제2 콘택 플러그(155A,155B)는 텅스텐(W), 코발트(Co), 티타늄(Ti), 이들의 합금 또는 이들의 조합을 포함할 수 있다.
도 6 및 도 7은 본 발명의 다양한 실시예에 따른 반도체 장치를 나타내는 단면도들이다. 특히, 도 6 및 도 7은 제1 콘택 구조체와 그 주위 부분의 단면으로서, 각각 앞선 실시예의 도면들 중 도 4의 단면에 대응되는 단면으로 이해될 수 있다.
우선, 도 6을 참조하면, 본 실시예에 따른 반도체 장치(100A)는 제1 콘택 구조체(150A)가 소스/드레인 영역(120)으로 더 깊게 연장된 점과, 제1 배리어 연장부(152E1')가 소스/드레인 영역(120)의 내부에 위치하는 점을 제외하고, 도 1 내지 도 5에 도시된 실시예(특히, 도 4)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 5에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 제1 콘택 구조체(150A')는 앞선 실시예의 제1 콘택 구조체(150A)와 유사하게, 제1 절연성 라이너(151A)와, 제1 도전성 배리어막(152A)과, 제1 콘택 플러그(155A)를 포함할 수 있다. 다만, 제1 콘택 구조체(150A')는 앞선 실시예의 제1 콘택 구조체(150A)보다 소스/드레인 영역(120) 내부로 더 깊게 위치할 수 있다.
상기 제1 절연성 라이너(151A)는 콘택 홀의 바닥면으로부터 플로우팅되도록 배열되며, 상기 제1 절연성 라이너(151A)는 콘택 홀의 바닥면으로부터 소정의 거리(d1')로 이격될 수 있다. 제1 도전성 배리어막(152A)은 제1 절연성 라이너(151A)의 하단부 아래로 연장된 제1 배리어 연장부(152E1)를 가질 수 있다. 제1 배리어 연장부(152E1)에 의해 제1 콘택 구조체(150A)와 소스/드레인 영역(120)의 콘택 면적을 확장시킬 수 있다.
본 실시예와 같이, 제1 콘택 구조체(150A')가 상대적으로 깊게 형성될 경우에, 제1 절연성 라이너(151A)에 의해 덮이지 않은 측벽 영역의 적어도 일부는 소스/드레인 영역(120) 내에 위치할 수 있다. 본 실시예에서는 도 6에 도시된 바와 같이, 제1 절연성 라이너(151A)에 의해 덮이지 않은 측벽 영역의 전체가 소스/드레인 영역(120) 내에 위치할 수 있다.
제1 배리어 연장부(152E1)은 앞선 실시예와 달리 층간 절연막(160)과 접촉하지 않고, 소스/드레인 영역(120)(특히, 금속 실리사이드막(130))과 직접 접촉할 수 있다.
도 6에 도시된 바와 같이, 상기 제1 배리어 연장부(152E1')의 두께(t1')는 상기 제1 절연성 라이너(151A) 상에 위치한 상기 제1 도전성 배리어막(152A) 부분의 두께(t2')보다 클 수 있다. 또한, 상기 제1 배리어 연장부(152E1')의 외측에 의해 정의되는 상기 제1 콘택 구조체(150A)의 제1 폭(W1')은 상기 제1 절연성 라이너(151A)의 하단부에서 상기 제1 도전성 배리어막(151A)의 외측에 의해 정의되는 상기 제1 콘택 구조체(150A)의 제2 폭(W2')보다 클 수 있다.
이와 달리, 도 7을 참조하면, 본 실시예에 따른 반도체 장치(100B)는 제1 콘택 구조체(150A)가 소스/드레인 영역(120)으로 연장된 깊이가 상대적으로 작은 점과, 제1 배리어 연장부(152E1")의 거의 대부분은 소스/드레인 영역(120) 상에 위치하는 점을 제외하고, 도 1 내지 도 5에 도시된 실시예(특히, 도 4)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 5에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 제1 콘택 구조체(150A")는 앞선 실시예의 제1 콘택 구조체(150A)와 유사하게, 제1 절연성 라이너(151A)와, 제1 도전성 배리어막(152A)과, 제1 콘택 플러그(155A)를 포함할 수 있다. 다만, 제1 콘택 구조체(150A')는 앞선 실시예의 제1 콘택 구조체(150A)보다 소스/드레인 영역(120)으로 덜 깊게 위치하며, 상기 제1 절연성 라이너(151A)의 플로팅된 거리(d1")도 앞선 실시예들의 거리(d1,d1')보다 클 수 있다. 제1 도전성 배리어막(152A)은 제1 절연성 라이너(151A)의 하단부 아래로 연장된 제1 배리어 연장부(152E1")를 가질 수 있다. 제1 배리어 연장부(152E1")에 의해 제1 콘택 구조체(150A)와 소스/드레인 영역(120)의 콘택 면적을 확장시킬 수 있다.
본 실시예에서, 제1 절연성 라이너(151A)에 의해 덮이지 않은 측벽 영역의 대부분은 소스/드레인 영역(120) 외부에 위치할 수 있으며, 도 6에 도시된 바와 같이, 제1 절연성 라이너(151A)에 의해 덮이지 않은 측벽 영역의 거의 전체가 층간 절연막에 의해 제공될 수 있다. 제1 배리어 연장부(152E1")의 대부분은 층간 절연막(160)(특히, 제1 층간 절연막(161))과 직접 접촉할 수 있다.
도 6에 도시된 바와 같이, 상기 제1 배리어 연장부(152E1")의 두께(t1")는 상기 제1 절연성 라이너(151A) 상에 위치한 상기 제1 도전성 배리어막(152A) 부분의 두께(t2")보다 클 수 있다. 또한, 상기 제1 배리어 연장부(152E1)의 외측에 의해 정의되는 상기 제1 콘택 구조체(150A)의 제1 폭(W1")은 상기 제1 절연성 라이너(151A)의 하단부에서 상기 제1 도전성 배리어막(151A)의 외측에 의해 정의되는 상기 제1 콘택 구조체(150A)의 제2 폭(W2")보다 클 수 있다.
이와 같이, 제1 콘택 구조체(150A)의 깊이(또는 콘택 홀의 깊이) 및/또는 제1 절연성 라이너(151A)의 플로우팅된 거리에 따라, 콘택 면적을 확장하는 제1 배리어 연장부(152E1,152E1',152E1")는 다양한 구조를 가질 수 있다. 도 6 및 도 7에 예시된 제1 콘택 구조체(150A)와 유사하게, 게이트 전극(145)에 연결되는 제2 콘택 구조체(150B)도 다양한 형상을 변경될 수 있다
도 8 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 주요 공정별 단면도들이다.
도 8을 참조하면, 층간 절연막(160)에 소스/드레인 영역(120)의 일부가 노출되도록 콘택 홀(CH)을 형성한다.
콘택 홀(CH)은 마스크 패턴을 이용한 식각 공정에 의해 형성될 수 있다. 일부 실시예에서, 반도체 장치가 고집적화됨에 따라, 콘택 홀(CH)을 형성하기 위해 자기 정렬 콘택(SAC) 공정이 이용될 수 있다. 콘택 홀(CH)은 인접한 게이트 구조체(GS)의 측벽을 이용하여 반도체 기판(101)(특히, 소스/드레인 영역(120))으로 향하는 구조를 갖도록 자기 정렬 콘택(SAC; Self-Aligned Contact) 공정에 의해 형성될 수 있다.
콘택 홀(CH)은 소스/드레인 영역(120)의 일부 영역을 개방하는 바닥면(CH_B)과 측벽(CH_A)을 가질 수 있다. 콘택 홀(CH)의 측벽(CH_A)은 층간 절연층(160)에 의해 제공될 수 있다. 일부 실시예(예, SAC 공정)에서, 콘택 홀(CH)의 측벽(CH_A)은 부분적으로 게이트 구조체(GS)에 의해 제공될 수 있다. 도 8에 도시된 바와 같이, 콘택 홀(CH)의 측벽(CH_A)은 중간의 일부 영역은 게이트 스페이서(141)에 의해 제공될 수 있다.
콘택 홀(CH)은 다양한 깊이로 형성될 수 있다. 특히, 소스/드레인 영역(120) 내로 리세스된 깊이(d0)는 다양하게 변경될 수 있으며, 앞선 실시예들에서 설명된 바와 같이, 리세스된 깊이(d0)에 따라 배리어 연장부(152E1)의 위치와 형상이 다양하게 변경될 수 있다. 일부 실시예에서, 콘택 홀(CH)을 형성한 후에 소스/드레인 영역(120)의 리세스된 영역에 이온 주입 공정을 추가적으로 수행할 수 있다.
이어, 도 9를 참조하면, 절연성 라이너 물질층(151A')을 콘택 홀(CH)의 내부 표면에 형성한다.
절연성 라이너 물질층(151A')은 콘택 홀(CH)을 형성한 후에 콘택 홀의 측벽(CH_A) 및 바닥면(CH_B)에 컨포멀하게 형성될 수 있다. 본 공정은 ALD(atomic layer deposition), CVD(chemical vapor deposition) 또는 PVD(physical vapor deposition) 공정에 의해 수행될 수 있다. 절연성 라이너 물질층(151A')은 층간 절연층(160)의 상면에도 형성될 수 있다. 예를 들어, 절연성 라이너 물질층(151A')은 SiCN, SiCON, 실리콘 질화물(SiN), 또는 이들의 조합을 포함할 수 있다.
다음으로, 도 10을 참조하면, 소스/드레인 영역(120)과의 콘택 영역을 개방하기 위해서 절연성 라이너 물질층(151A')의 바닥 부분(151A2)을 제거하고, 절연성 라이너 물질층(151A')의 측벽 부분(151A2)을 잔류시킬 수 있다.
본 선택적 제거 공정은 이방성 식각 공정에 의해 수행될 수 있다. 예를 들어, 산소 및/또는 수소 플라즈마를 이용하여 표면 처리한 후에 식각 공정을 수행함으로써 절연성 라이너 물질층(151A')의 바닥 부분(151A2)을 제거할 수 있다. 이로써, 콘택 홀의 바닥면(CH_B), 즉 소스/드레인 영역(120)의 콘택 영역을 다시 노출시킬 수 있다.
이러한 선택적인 제거 공정에서 바닥 부분(151A2)에 인접한 측벽 부분(151A1)의 일부 영역도 소정의 길이(d1)로 함께 제거될 수 있다. 이와 같이, 측벽 부분(151A1)의 하부 영역을 의도적으로 제거함으로써 제1 배리어 연장부(도 11의 152E1)를 위한 공간을 확보할 수 있다. 잔류된 측벽 부분(151A1)은 최종 반도체 장치(100)의 제1 절연성 라이너(151A)로 제공될 수 있다. 또한, 본 공정에서 층간 절연막(160) 상에 위치한 절연성 라이너 물질층(151A') 부분도 함께 제거될 수 있다(도 10 참조).
이어, 도 11을 참조하면, 소스/드레인 영역(120)의 개방된 영역에 금속 실리사이드막(130)을 형성하고, 콘택 홀(CH)의 내부 표면에 제1 도전성 배리어막(152A)을 형성한다.
본 공정에서, 금속 실리사이드막은 다양한 공정으로 형성될 수 있다. 예를 들어, 소스/드레인 영역(120)의 개방된 영역에 금속막을 형성한 후에 금속막의 표면 및 콘택홀(CH)의 내부 표면에 제1 도전성 배리어막(152A)을 컨포멀하게 형성할 수 있다. 이어 어닐링 공정을 이용하여 금속막으로부터 금속 실리사이드막(130)을 형성할 수 있다. 예를 들어, 금속막은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 또는 이들의 조합을 포함할 수 있다. 도전성 배리어막(152A)은 PVD, CVD, 또는 ALD 공정을 이용하여 형성될 수 있다. 제1 도전성 배리어막(152A)은 도전성 금속 질화막으로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어막(152A)은 TiN, TaN, AlN, WN, 또는 이들의 조합을 포함할 수 있다.
제1 도전성 배리어막(152A)은 제1 절연성 라이너(151A)의 하단부 아래로 연장된 제1 배리어 연장부(152E1)를 가질 수 있다. 앞선 공정에서, 절연성 라이너 물질층(l51A)의 측벽 부분(151A1)의 일부가 함께 제거되므로, 그 공간을 충전함으로써 제1 배리어 연장부152E1)를 제공할 수 있다. 제1 배리어 연장부(152E1)는 상기 제1 콘택 플러그(155A)의 바닥면에 위치한 부분으로부터 거의 수평 방향으로 연장되므로, 소스/드레인 영역(120)과 콘택 면적을 확장시킬 수 있다.
제1 절연성 라이너(151A)는 콘택 홀의 바닥면(CH_B)으로부터 이격되므로, 본 실시예에서는 제1 배리어 연장부(152E1)의 일부(즉, 상부 영역)가 층간 절연막(160), 특히 제1 층간 절연막(161)과 직접 접촉할 수 있다.
다음으로, 도 12를 참조하면, 콘택 홀(CH)의 잔류 영역에 콘택 플러그(155A)를 충전하고, 평탄화 공정을 이용하여 불필요한 영역의 콘택 플러그(155A)와 도전성 배리어(152A) 부분을 제거할 수 있다.
제1 콘택 플러그(155A)는 상기 콘택홀(CH)의 내부 영역을 채우면서 층간 절연막(160) 상에도 도전성 배리어막(152A)을 덮도록 형성될 수 있다. 예를 들어, 제1 콘택 플러그(155A)는 텅스텐(W), 코발트(Co), 티타늄(Ti), 이들의 합금 또는 이들의 조합을 포함할 수 있다. 상기 층간 절연막(160)의 상면을 노출시키고, 제1 도전성 배리어막(152A) 및 제1 콘택 플러그(155A)가 상기 콘택 홀(CH)의 내부 영역에만 잔류하도록 상기 층간 절연막(160) 상에 있는 제1 도전성 배리어막(152A)및 제1 콘택 플러그(155A)의 불필요한 부분들을 제거할 수 있다. 이러한 제거 공정은 예를 들어 일정한 레벨(PL)까지의 CMP (chemical mechanical polishing) 공정 등과 같은 평탄화 공정을 통해 수행될 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 14는 도 13의 반도체 장치를 Ⅰ-Ⅰ', 및 Ⅱ-Ⅱ'으로 절개하여 본 단면도들이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 장치(100D)는, 기판(101)에 배치된 활성 영역(AR)과, 상기 활성 영역(AR) 상에 제1 방향(예, D1)으로 연장된 복수의 활성 핀들(105)과, 기판(101) 상에서 상기 복수의 활성 핀들(105)과 교차하며 상기 제1 방향과 수직인 제2 방향(예, D2)으로 연장된 복수의 게이트 구조체들(GS)을 포함한다.
상기 기판(101)은 예를 들어, Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 상기 활성 영역(AR)은 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물과 같은 도전 영역일 수 있다. 예를 들어, 상기 활성 영역(AR)은 PMOS 트랜지스터를 위한 n형 웰(well) 또는 NMOS 트랜지스터를 위한 p형 웰을 가질 수 있다.
상기 복수의 활성 핀들(105)은 각각 상기 활성 영역(AR)의 상면으로부터 상부(예, D3 방향)로 돌출된 구조를 갖는다. 도 13에 도시된 바와 같이, 상기 복수의 활성 핀들(105)은 상기 활성 영역(AR)에서 상기 제2 방향으로 나란히 배열될 수 있다. 상기 활성 핀들(105)은 트랜지스터의 채널 영역으로 제공될 수 있다. 본 실시예에서, 상기 활성 핀(105)은 3개씩 제공되는 것으로 예시되어 있으나, 이에 한정되지 않는다.
소자 분리막(110)은 활성 영역(AR) 및 활성 핀들(105)을 정의한다. 소자 분리막(110)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질을 포함할 수 있다. 상기 소자 분리막(110)은 상기 활성 영역(AR)을 정의하는 제1 아이솔레이션 영역(110a)과, 상기 활성 핀(105)을 정의하는 제2 아이솔레이션 영역(110b)을 포함할 수 있다. 상기 제1 아이솔레이션 영역(110a)은 상기 제2 아이솔레이션 영역(110b)보다 깊은 바닥면을 가질 수 있다. 예를 들어, 상기 제1 아이솔레인 영역(110a)은 깊은 트렌치 아이솔레이션(deep trench isolation: DTI)이라고도 하며, 상기 제2 아이솔레이션 영역(110b)은 얕은 트렌치 아이솔레이션(shallow trench isolation: STI)이라고도 할 수 있다. 상기 제2 아이솔레이션 영역(110b)은 활성 영역(AR) 상에 배치될 수 있다. 앞서 설명한 바와 같이, 상기 활성 핀들(105)은 상기 제2 아이솔레이션 영역(110b)을 관통하면서, 상기 활성 핀들(105)의 일부 영역이 상기 제2 아이솔레이션 영역(110b) 위로 돌출될 수 있다.
본 실시예에 따른 반도체 장치(100D)는 앞선 실시예와 유사하게, 게이트 구조체(GS)를 포함할 수 있다. 도 13에 도시된 바와 같이, 상기 게이트 구조체(GS)는 상기 제2 방향(예, D2)으로 연장된 라인 형상을 가질 수 있다. 상기 게이트 구조체(GS)는 상기 활성 핀들(105) 각각의 일 영역과 중첩될 수 있다. 상기 게이트 구조체(GS)는 게이트 스페이서들(141)과, 상기 게이트 스페이서들(141) 사이에 순차적으로 배치된 게이트 유전체막(142) 및 게이트 전극(145)과, 상기 게이트 전극(145) 상에 배치된 게이트 캐핑층(147)을 포함할 수 있다.
본 실시예에 따른 반도체 장치(100D)는 상기 게이트 구조체(GS)의 양측에 위치한 활성 핀들(105)의 일부 영역에 형성된 소스/드레인 영역(120)을 포함할 수 있다.
본 실시예에서, 상기 소스/드레인 영역(120)은 상기 활성 핀들(105)의 일부 영역에 리세스를 형성하고, 리세스에 선택적으로 에피택셜이 재성장될 수 있다. 상기 소스/드레인 영역(120)은 Si, SiGe 또는 Ge을 포함할 수 있으며, N형 또는 P형 트랜지스터에 따라, 상기 소스/드레인 영역(120)은 다른 물질 또는 다른 형상을 가질 수 있다. 다른 형상을 가질 수 있다.
본 실시예에 따른 반도체 장치(100D)는 상기 소자 분리막(110) 상에 배치된 층간 절연막(160)이 배치될 수 있다. 상기 층간 절연막(160)은 게이트 구조체(GS) 주위를 둘러싸는 제1 층간 절연막(161)과, 상기 게이트 구조체(GS)를 덮도록 상기 제1 층간 절연막(161) 상에 배치된 제2 층간 절연막(162)을 포함할 수 있다.
본 실시예에 채용된 콘택 구조체(CS)는 층간 절연막(160)을 관통하여 형성되며, 소스/드레인 영역(120)에 각각 접속될 수 있다. 앞선 실시예와 유사하게, 콘택 구조체(CS)는 절연성 라이너(151)와, 도전성 배리어막(152)과, 콘택 플러그(155)를 포함할 수 있다. 도전성 배리어막(152)은 콘택 플러그(155)의 측벽 및 바닥면 상에 배치되며, 절연성 라이너(151)는 콘택 플러그(155)의 측벽을 둘러싸도록 도전성 배리어막(152)과 층간 절연막(160) 사이에 배치된다. 금속 실리사이드막(130)은 상기 도전성 배리어막(152)와 상기 소스/드레인 영역(120) 사이에 배치될 수 있다.
도 14에 도시된 바와 같이, 본 실시예에 채용된 절연성 라이너(151)는 콘택 홀의 바닥면으로부터 플로우팅되며, 도전성 배리어막(152)이 절연성 라이너(151)의 하단부 아래로 연장된 배리어 연장부(152E)를 가질 수 있다. 이러한 배리어 연장부(152E)은 D1-D3 단면뿐만 아니라 D2-D3 단면에서 유사하게 확인될 수 있다.
이와 같이, 배리어 연장부(152E)에 의해 소스/드레인 영역(120)과 콘택 면적을 확장시킬 수 있다.
또한, 플로팅된 영역에 의해 절연성 라이너(151)에 의해 덮이지 않은 측벽 영역은 층간 절연막(160)에 의해 제공되며, 상기 배리어 연장부(152E)는 상기 층간 절연막(160)과 직접 접촉할 수 있다.
본 실시예에 따른 반도체 장치(100D)는 콘택 구조체들(150)에 연결된 배선 구조체를 추가적으로 포함한다. 본 실시예에 채용된 배선 구조체는 콘택 구조체들(150)에 각각 연결된 비아 콘택들(185)과, 상기 비아 콘택들(185)에 연결된 배선 라인들(ML)을 포함한다. 도 13을 참조하면, 본 실시예에 따른 3개의 배선 라인들(ML)은 각각 제1 방향(예, D1)으로 연장되며, 상기 제2 방향(예, D2)으로 배열될 수 있다. 본 실시예에 채용된 배선 구조체는 싱글 다마신 공정에 의해 형성되는 구조를 예시하였으나, 이에 한정되는 것은 아니다.
상기 배선 구조체는 층간 절연막(160) 상에 순차적으로 형성된 제1 식각 정지막(171A), 제1 저유전체층(175A), 제2 식각 정지막(171B) 및 제2 저유전체층(175B)을 포함할 수 있다.
상기 제1 식각 정지막(171A)은 비아 콘택(185) 형성을 위한 식각 저지 요소로 사용되며, 상기 제2 식각 정지막(171B)은 배선 라인(ML) 형성을 위한 식각 저지 요소로 사용될 수 잇다. 일부 실시예에서, 상기 제1 식각 정지막(171A) 또는 상기 제2 식각 정지막(171B)은 알루미늄 원소를 함유한 화합물일 수 있다. 예를 들어, 상기 제1 및 제2 식각 정지막(171A,171B)은, 알루미늄 질화물(AlN), 알루미늄 산질화물(AlON), 알루미늄 산화물(AlO), 또는 알루미늄 산화탄화물(AlOC)을 포함할 수 있다.
상기 제1 및 제2 저유전체층(175A,175B)은 저유전율(예, 3.3 이하)을 갖는 물질을 포함할 수 있다. 일부 실시예에서, 상기 제1 및 제2 저유전체층(175A,175B)은 층간 절연막(160)과 동일하거나, 유사한 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 저유전체층(175A,175B)은 SiOF와 같이 불소가 도핑된 실리콘 산화물, SiOCH와 같이 탄소가 도핑된 실리콘 산화물, 다공성 실리콘 산화물, HSSQ(Hydrogen Silsesquioxane), MSSQ(Methyl Silsesquioxane) 등과 같은 무기 폴리머, 또는 스핀 온 유기 폴리머를 포함할 수 있다. 예를 들어, 상기 제1 및 제2 저유전체층(175A,175B)은 화학 기상 증착(CVD), 유동성-CVD 공정 또는 스핀 코팅 공정을 이용하여 형성될 수 있다.
비아 콘택(185)은 상기 절연성 배리어막(181)의 하단부 아래에 연장된 콘택 확장부(181E)를 갖는다. 상기 절연성 배리어막(181)도 바닥면으로부터 플로우팅될 수 있다. 상기 콘택 확장부(181E)는 플로우팅에 의해 노출된 측벽 영역, 즉 상기 제1 식각 정지막(171A) 및 상기 제1 저유전체막(175A) 중 적어도 하나와 접촉할 수 있다. 본 실시예에서는, 상기 콘택 확장부(181E)는 제1 식각 정지막(171A)에 직접 접촉할 수 있다.
본 실시예에서, 상기 콘택 확장부(181E)의 외측에 의해 정의되는 상기 비아 콘택(185)의 제1 폭(S1)은 상기 절연성 배리어막(181)의 하단부에서의 상기 비아 콘택(185)의 제2 폭(S2)보다 크다. 이러한 콘택 확장부(181E)에 의해 비아 콘택(185)과 콘택 구조체(150)의 콘택 면적이 증가될 수 있다.
상기 배선 라인들(ML)은 각각 상기 제2 저유전체막(175B) 내에서 비아 콘택(185) 상에 위치한 메탈 라인(195)과, 상기 메탈 라인(195)의 측면 및 하면에 배치된 도전성 배리어막(192)를 포함할 수 있다. 예를 들어, 상기 비아 콘택(185) 및 상기 배선 전극(195) 중 적어도 하나는 Cu, Co, Mo, Ru, 또는 W를 포함할 수 있다. 예를 들어, 상기 도전성 배리어막(192)은 Ta, TaN, Mn, MnN, WN, Ti, 또는 TiN를 포함할 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
도 15를 참조하면, 반도체 장치(100E)는 복수의 나노 시트를 이용한 다중 채널 구조로 구현된 점과 3개의 활성 핀들(105)을 대신하여 하나의 활성 패턴(105')을 채용한 점을 제외하고 도 13 및 도 14에 도시된 실시예와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 13 및 도 14에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
도 15에 도시된 바와 같이, 활성 영역(AR) 상에 상기 기판(101)의 상면과 수직한 방향(예, D3)으로 서로 이격되어 배치되며 각각 나노 시트 구조로 이루어진 복수의 채널층들(CH)과, 상기 복수의 채널층들(CH)을 둘러싸며 상기 제1 방향(예, D1)과 교차하는 제2 방향(예, D2)으로 연장되는 게이트 전극(145)을 포함할 수 있다. 이와 같이, 본 실시예에 채용된 게이트 전극(145)은 게이트 스페이서(141) 사이뿐만 아니라 복수의 채널층들(CH) 사이에도 개재되도록 형성될 수 있다.
상기 반도체 장치(100E)는 상기 게이트 전극(145)의 양측에 위치한 상기 활성 영역(AR)에 배치되어 복수의 채널층들(CH)에 연결된 소스/드레인 영역(110)을 포함할 수 있다. 본 실시예에서, 소스/드레인 영역(110)은 게이트 전극(145)의 양측에 위치한 상기 활성 영역(AR)에 배치되며, 복수의 채널층들(CH)의 제1 방향(예, D1)에 따른 양측에 각각 연결될 수 있다. 본 실시예에서, 상기 채널층들(CH)은 3개로 예시되어 있으나, 이들의 개수는 특별히 한정되지 않는다. 상기 채널층들(CH)은 반도체 패턴들로 이루어질 수 있다. 예를 들어, 상기 반도체 패턴들은 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다.
상기 소스/드레인 영역(120)은 상기 복수의 채널층들(CH)과 상기 활성 영역(AR)을 시드로 이용하여 형성된 에피택셜층을 포함할 수 있다. 상기 소스/드레인 영역(110)은 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화실리콘(SiC) 중 적어도 하나를 포함할 수 있다.
상기 소스/드레인 영역(120)의 각각과 상기 게이트 전극(145) 사이에 제공된 내부 스페이서들(IS)을 포함할 수 있다. 상기 내부 스페이서들(IS)은 상기 게이트 전극(145)의 일 측에 제공될 수 있다. 상기 내부 스페이서들(IS) 및 상기 채널층들(CH)은 상기 기판(101)의 상기 상면에 수직한 상기 방향(예, D3)을 따라 교대로 위치할 수 있다. 상기 소스/드레인 영역들(120)의 각각은 상기 채널층(CH)과 접할 수 있고, 상기 내부 스페이서들(IS)을 사이에 두고 상기 게이트 전극(145)으로부터 이격될 수 있다. 상기 게이트 유전체막(142)은 상기 게이트 전극(145)와 상기 채널층들(CH)의 각각 사이에 개재되되, 상기 게이트 전극(145)과 상기 내부 스페이서들(IS)의 각각 사이로 연장될 수 있다.
도 15에 도시된 바와 같이, 절연성 라이너(151)는 콘택 구조체(150)의 바닥면으로부터 위로 플로우팅되고, 도전성 배리어막(152)은 절연성 라이너(151)의 하단부 아래로 연장된 배리어 연장부(152E)를 갖는다. 이러한 배리어 연장부(152E)는 소스/드레인 영역(120)과 콘택 면적을 확장시킬 수 있다.
이와 유사하게, 상기 절연성 배리어막(181)도 비아 콘택(185)의 바닥면으로부터 위로 플로우팅될되고, 비아 콘택(185)은 상기 절연성 배리어막(181)의 하단부 아래에 연장된 콘택 확장부(181E)를 갖는다. 이러한 콘택 확장부(181E)는 비아 콘택(185)과 콘택 구조체(150)의 콘택 면적을 확장시킬 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100,100A,100B,100C,100D: 반도체 장치
101: 기판 105: 활성 핀
105': 활성 패턴 110: 소자 분리막
120: 소스/드레인 영역 130: 금속 실리사이드막
GS: 게이트 구조체 141: 게이트 스페이서
142: 게이트 유전체막 145: 게이트 전극
147: 게이트 캐핑층
150: 콘택 구조체 150A,150B: 제1 및 제2 콘택 구조체
151: 절연성 라이너 151A,151B: 제1 및 제2 절연성 라이너
152: 도전성 배리어막 152A,152B: 제1 및 제2 도전성 배리어막
152E: 배리어 연장부 152E1,152E2: 제1 및 제2 배리어 연장부
155: 콘택 플러그 155A,155B: 제1 및 제2 콘택 플러그
160: 층간 절연막 171A,171B: 제1 및 제2 식각 정지막
175A,175B: 제1 및 제2 저유전체층
185: 비아 콘택 185E: 콘택 확장부
ML: 배선 라인 181: 절연성 배리어막

Claims (20)

  1. 기판 상에서 상기 기판의 상면과 수평한 제1 방향으로 연장된 활성 패턴;
    상기 활성 패턴 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조체;
    상기 활성 패턴 상에서 상기 게이트 구조체에 인접한 영역에 배치된 소스/드레인 영역;
    상기 게이트 구조체와 상기 소스/드레인 영역을 덮는 층간 절연막; 및
    상기 층간 절연막을 관통하여 상기 소스/드레인 영역에 연결되는 콘택 구조체;를 포함하고,
    상기 콘택 구조체는, 콘택 플러그와, 상기 콘택 플러그의 측벽을 둘러싸는 절연성 라이너와, 상기 절연성 라이너와 상기 콘택 플러그 사이 그리고 상기 콘택 플러그의 바닥면 상에 배치되는 도전성 배리어막을 포함하고,
    상기 도전성 배리어막은 상기 콘택 플러그의 바닥면에 위치한 부분으로부터 상기 절연성 라이너의 하단부의 아래로 연장된 배리어 연장부를 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 배리어 연장부는 상기 층간 절연막과 접촉하는 반도체 장치.
  3. 제1항에 있어서,
    상기 배리어 연장부의 외측에 의해 정의되는 상기 콘택 구조체의 제1 폭은 상기 절연성 라이너의 하단부에서 상기 도전성 배리어막의 외측에 의해 정의되는 상기 콘택 구조체의 제2 폭보다 큰 반도체 장치.
  4. 제1항에 있어서,
    상기 배리어 연장부는 상기 절연성 라이너 상에 위치한 상기 도전성 배리어 부분의 두께보다 큰 두께를 갖는 반도체 장치.
  5. 제1항에 있어서,
    상기 소스/드레인 영역은 상기 도전성 배리어막과 접촉하는 금속 실리사이드막을 갖는 반도체 장치.
  6. 제1항에 있어서,
    상기 층간 절연막 상에 배치된 저유전체막과,
    상기 층간 절연막과 상기 저유전체막 사이에 위치한 식각 정지층과,
    상기 저유전체막 내에 배치되며 상기 콘택 구조체에 연결된 비아 콘택과,
    상기 비아 콘택의 측벽에 배치되며, 상기 콘택 구조체의 상면으로부터 이격된 절연성 배리어를 포함하고,
    상기 비아 콘택은 상기 절연성 배리어의 하단부 아래에 연장된 콘택 확장부를 갖는 반도체 장치.
  7. 제6항에 있어서,
    상기 콘택 확장부는 상기 식각 정지층 및 상기 저유전체막 중 적어도 하나와 접촉하는 반도체 장치.
  8. 제6항에 있어서,
    상기 콘택 확장부의 외측에 의해 정의되는 상기 비아 콘택의 제1 폭은 상기 절연성 배리어의 하단부에서의 상기 비아 콘택의 제2 폭보다 큰 반도체 장치.
  9. 제1항에 있어서,
    상기 절연성 라이너는 SiCN, SiCON, 실리콘 질화물(SiN), 또는 이들의 조합을 포함하는 반도체 장치.
  10. 제1항에 있어서,
    상기 도전성 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합을 포함하는 반도체 장치.
  11. 제1항에 있어서,
    상기 활성 패턴은 각각 상기 제1 방향으로 연장되며 상기 제2 방향으로 배열된 복수의 활성 핀들을 포함하며, 상기 소스/드레인 영역은 상기 복수의 활성 핀들을 걸쳐 배치되는 반도체 장치.
  12. 제1항에 있어서,
    상기 활성 패턴 상에서 상기 기판과 수직한 방향으로 서로 이격되도록 배치되며 상기 제1 방향으로 연장된 복수의 채널층들을 더 포함하며,
    상기 소스/드레인 영역은 상기 복수의 채널층들에 각각 연결되고,
    상기 게이트 구조체는 상기 복수의 채널층들을 둘러싸며 상기 제2 방향으로 연장된 게이트 전극과, 상기 복수의 채널층들과 상기 게이트 전극 사이 그리고 상기 활성 패턴과 상기 게이트 전극 사이에 배치된 게이트 절연막을 포함하는 반도체 장치.
  13. 기판 상에서 상기 기판의 상면과 수평한 제1 방향으로 연장된 활성 패턴;
    상기 활성 패턴 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조체;
    상기 활성 패턴 상에서 상기 게이트 구조체에 인접한 영역에 배치된 소스/드레인 영역;
    상기 게이트 구조체와 상기 소스/드레인 영역을 덮는 층간 절연막;
    상기 층간 절연막을 관통하여 상기 소스/드레인 영역에 연결되는 제1 콘택 구조체; 및
    상기 층간 절연막을 관통하여 상기 소스/드레인 영역에 연결되는 제2 콘택 구조체;를 포함하고,
    상기 제1 콘택 구조체는, 제1 콘택 플러그와, 상기 제1 콘택 플러그의 측벽을 둘러싸는 제1 절연성 라이너와, 상기 제1 절연성 라이너와 상기 제1 콘택 플러그 사이 그리고 상기 제1 콘택 플러그의 바닥면 상에 배치되는 제1 도전성 배리어막을 포함하고, 상기 제1 도전성 배리어막은 상기 제1 콘택 플러그의 바닥면에 위치한 부분으로부터 상기 제1 절연성 라이너의 하단부의 아래로 연장되어 상기 층간 절연막과 접촉하는 제1 배리어 연장부를 가지며,
    상기 제2 콘택 구조체는, 제2 콘택 플러그와, 상기 제2 콘택 플러그의 측벽을 둘러싸는 제2 절연성 라이너와, 상기 제2 절연성 라이너와 상기 제2 콘택 플러그 사이 그리고 상기 제2 콘택 플러그의 바닥면 상에 배치되는 제2 도전성 배리어막을 포함하고, 상기 제2 도전성 배리어막은 상기 제2 콘택 플러그의 바닥면에 위치한 부분으로부터 상기 제2 절연성 라이너의 하단부의 아래로 연장된 제2 배리어 연장부를 갖는 반도체 장치.
  14. 제13항에 있어서,
    상기 게이트 구조체는, 상기 활성 패턴과 교차하도록 상기 제2 방향으로 연장된 게이트 전극과, 상기 게이트 전극과 상기 활성 패턴 사이에 배치된 게이트 절연막과, 상기 게이트 전극 상에 배치된 게이트 캐핑층을 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제2 도전성 배리어막의 제2 배리어 연장부는 상기 게이트 캐핑층에 접촉하는 반도체 장치.
  16. 제13항에 있어서,
    상기 제2 배리어 연장부의 외측에 의해 정의되는 상기 제2 콘택 구조체의 제1 폭은 상기 제2 절연성 라이너의 하단부에서 상기 제2 도전성 배리어막의 외측에 의해 정의되는 상기 제2 콘택 구조체의 제2 폭보다 큰 반도체 장치.
  17. 제13항에 있어서,
    상기 제2 배리어 연장부는 상기 제2 절연성 라이너 상에 위치한 상기 제2 도전성 배리어 부분의 두께보다 큰 두께를 갖는 반도체 장치.
  18. 기판 상에서 상기 기판의 상면과 수평한 제1 방향으로 연장된 활성 패턴;
    상기 활성 패턴 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조체;
    상기 활성 패턴 상에서 상기 게이트 구조체에 인접한 영역에 배치된 소스/드레인 영역;
    상기 게이트 구조체와 상기 소스/드레인 영역을 덮는 층간 절연막;
    상기 층간 절연막을 관통하여 상기 소스/드레인 영역에 연결되는 콘택 구조체;
    상기 층간 절연막 상에 배치된 저유전체막;
    상기 층간 절연막과 상기 저유전체막 사이에 배치된 식각 정지층;
    상기 저유전체막 내에 배치되며 상기 콘택 구조체에 연결된 비아 콘택을 갖는 배선 라인; 및
    상기 비아 콘택의 측벽에 배치되며, 상기 콘택 구조체의 상면으로부터 이격된 절연성 배리어막;을 포함하고,
    상기 콘택 구조체는, 콘택 플러그와, 상기 콘택 플러그의 측벽을 둘러싸는 절연성 라이너와, 상기 절연성 라이너와 상기 콘택 플러그 사이 그리고 상기 콘택 플러그의 바닥면 상에 배치되는 도전성 배리어막을 포함하고, 상기 도전성 배리어막은 상기 콘택 플러그의 바닥면에 위치한 부분으로부터 상기 절연성 라이너의 하단부의 아래로 연장되며 상기 층간 절연막과 접촉하는 배리어 연장부를 가지며,
    상기 비아 콘택은 상기 절연성 배리어막의 하단부 아래에 연장되며, 상기 식각 정지층 및 상기 저유전체막 중 적어도 하나와 접촉하는 콘택 확장부를 갖는 반도체 장치.
  19. 제18항에 있어서,
    상기 배리어 연장부는 상기 절연성 라이너 상에 위치한 상기 도전성 배리어 부분의 두께보다 큰 두께를 가지며,
    상기 배리어 연장부의 외측에 의해 정의되는 상기 콘택 구조체의 제1 폭은 상기 절연성 라이너의 하단부에서 상기 도전성 배리어막의 외측에 의해 정의되는 상기 콘택 구조체의 제2 폭보다 큰 반도체 장치.
  20. 제18항에 있어서,
    상기 콘택 확장부의 외측에 의해 정의되는 상기 비아 콘택의 제1 폭은 상기 절연성 배리어막의 하단부에서의 상기 비아 콘택의 제2 폭보다 큰 반도체 장치.
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