KR20210018650A - 반도체 장치 - Google Patents

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KR20210018650A
KR20210018650A KR1020190096366A KR20190096366A KR20210018650A KR 20210018650 A KR20210018650 A KR 20210018650A KR 1020190096366 A KR1020190096366 A KR 1020190096366A KR 20190096366 A KR20190096366 A KR 20190096366A KR 20210018650 A KR20210018650 A KR 20210018650A
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conductive
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KR1020190096366A
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김영길
백종민
유우경
한규희
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삼성전자주식회사
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Abstract

본 개시의 일 실시예는, 활성 영역을 갖는 기판과, 상기 활성 영역 상에 배치된 층간 절연층과, 상기 활성 영역에 연결되며 층간 절연층을 관통하는 콘택 구조체와, 상기 층간 절연층 상에 배치된 배리어 유전체층와, 상기 배리어 유전체층 상에 배치되며, 상기 콘택 구조체에 연결된 제1 홀을 갖는 제1 절연층과, 상기 제1 절연층 상에 배치되며 상기 제1 홀에 연결된 트렌치를 갖는 제2 절연층 - 여기서, 상기 제2 절연층은 상기 제1 홀의 내부 측벽을 따라 연장된 부분을 가지며, 상기 연장된 부분은 상기 제1 홀을 제2 홀로 재정의함 - 과, 상기 제2 홀을 통해 상기 콘택 구조체와 연결되며, 상기 제2 홀과 상기 트렌치 내에 충전된 도전성 물질과, 상기 도전성 물질과 상기 제1 및 제2 절연층 사이에 배치된 도전성 배리어를 갖는 배선 구조체와, 상기 제1 및 제2 절연층 사이에 배치되며, 상기 제2 절연층의 연장된 부분과 상기 제1 홀의 내부 측벽 사이에 연장된 식각 정지막을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
로직 회로 및 메모리와 같은 다양한 반도체 장치에는, BEOL(Back End Of Line)의 도전성 라인이나 소스 및 드레인과 같은 활성 영역에 접속된 콘택 플러그와 같이 다른 레벨에 위치한 다양한 도전성 요소 간을 수직 방향인 상호 연결 구조가 사용될 수 있다.
최근에, 반도체 소자의 고집적화에 따라, 선폭 및/또는 피치가 감소하거나 경로가 복잡해지면서 이러한 상호 연결 구조에 의해 인접한 구성 요소의 원하지 않는 쇼트가 발생하거나, 상호 연결 면적(또는 콘택 면적)을 충분히 확보하지 못하여 콘택 저항이 증가할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제들 중 하나는, 신뢰성이 우수한 메탈 배선을 갖는 반도체 장치를 제공하는데 있다.
본 개시의 일 실시예는, 활성 영역을 갖는 기판과, 상기 활성 영역 상에 배치된 층간 절연층과, 상기 활성 영역에 연결되며 층간 절연층을 관통하는 콘택 구조체와, 상기 층간 절연층 상에 배치된 배리어 유전체층와, 상기 배리어 유전체층 상에 배치되며, 상기 콘택 구조체에 연결된 제1 홀을 갖는 제1 절연층과, 상기 제1 절연층 상에 배치되며 상기 제1 홀에 연결된 트렌치를 갖는 제2 절연층 - 여기서, 상기 제2 절연층은 상기 제1 홀의 내부 측벽을 따라 연장된 부분을 가지며, 상기 연장된 부분은 상기 제1 홀을 제2 홀로 재정의함 - 과, 상기 제2 홀을 통해 상기 콘택 구조체와 연결되며, 상기 제2 홀과 상기 트렌치 내에 충전된 도전성 물질과, 상기 도전성 물질과 상기 제1 및 제2 절연층 사이에 배치된 도전성 배리어를 갖는 배선 구조체와, 상기 제1 및 제2 절연층 사이에 배치되며, 상기 제2 절연층의 연장된 부분과 상기 제1 홀의 내부 측벽 사이에 연장된 식각 정지막을 포함하는 반도체 장치를 제공한다.
본 개시의 일 실시예는, 도전성 요소와 상기 도전성 요소를 둘러싸는 층간 절연층을 갖는 기판과, 상기 층간 절연층 상에 순차적으로 배치된 제1 식각 정지막과 절연성 배리어막과, 상기 층간 절연층 상에 배치되며 상기 도전성 요소에 연결된 홀을 갖는 제1 절연층과, 상기 제1 절연층 상에 배치되며 상기 홀에 연결되며 제1 방향으로 연장된 트렌치를 가지고 상기 제1 방향으로 교차하는 제2 방향으로 상기 홀의 내부 측벽을 따라 연장된 부분을 갖는 제2 절연층과, 상기 홀을 통해 상기 도전성 요소에 연결된 도전성 비아와 상기 트렌치 내에 충전되어 상기 도전성 비아에 연결된 배선 라인과 상기 도전성 비아와 상기 배선 라인과 상기 제1 및 제2 절연층 사이에 배치된 도전성 배리어를 갖는 배선 구조체와, 상기 제1 및 제2 절연층 사이에 배치되며 상기 연장된 부분과 상기 홀의 내부 측벽 사이에 연장되고, 상기 배선 구조체와 상기 제1 및 제2 절연층의 계면에는 존재하지 않는 제2 식각 정지막을 포함하는 반도체 장치를 제공한다.
본 개시의 일 실시예는, 도전성 요소와, 상기 도전성 요소를 둘러싸는 층간 절연층을 갖는 기판과, 상기 층간 절연층 상에 순차적으로 배치된 제1 식각 정지막과 절연성 배리어막과, 상기 층간 절연층 상에 배치되며 상기 도전성 요소에 연결된 홀을 갖는 제1 절연층과, 상기 제1 절연층 상에 배치되며 상기 홀에 연결되며 제1 방향으로 연장된 트렌치를 갖는 제2 절연층과, 상기 홀을 통해 상기 도전성 요소에 연결된 도전성 비아와 상기 트렌치 내에 충전되어 상기 도전성 비아에 연결된 배선 라인과 상기 도전성 비아와 상기 배선 라인과 상기 제1 및 제2 절연층 사이에 배치된 도전성 배리어를 갖는 배선 구조체와, 상기 제1 및 제2 절연층 사이에 배치되어 상기 제1 및 제2 절연층과 직접 접촉하며 상기 배선 구조체와 상기 제1 및 제2 절연층의 계면에는 존재하지 않는 제2 식각 정지막을 포함하는 반도체 장치를 제공한다.
메탈 배선의 피치가 감소함에 따라 발생되는 배선 라인의 하부에 위치한 절연층이 무너짐 및/또는 콘택과의 쇼트를 방지할 수 있다. 또한, 고유전체막의 사용을 최소화함으로써 RC 성능의 열화를 저감시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예들 따른 반도체 장치의 주요 구성을 도시한 평면도이다.
도 2는 도 1의 반도체 장치를 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선으로 절개하여 본 단면도들이다.
도 3은 본 개시의 일 실시예들 따른 반도체 장치의 단면도들이다.
도 4a 내지 도 9a는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다.
도 4b 내지 도 9b는 각각 도 4a 내지 도 9a의 반도체 장치를 X-X'선을 절개하여 본 단면도들이며, 도 4c 내지 도 9c는 각각 도 4a 내지 도 9a의 반도체 장치를 Y-Y'선을 절개하여 본 단면도들이다.
도 10a 및 도 10b는 본 개시의 일 실시예에 따른 반도체 장치의 단면도들이다.
도 11a 및 도 11b는 본 개시의 일 실시예에 따른 반도체 장치의 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 구체적인 실시예를 상세히 설명하기로 한다.
도 1은 본 개시의 일 실시예들 따른 반도체 장치의 주요 구성을 도시한 평면도이며, 도 2는 도 1의 반도체 장치를 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선으로 절개하여 본 단면도들이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 장치(100)는, 기판(101) 상에 배치된 활성 영역(AR) 및 소자 분리 영역(107)을 포함할 수 있다.
일부 실시예에서, 상기 기판(101)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 실시예에서는, 상기 기판(101)은 SOI(silicon on insulator) 구조를 가질 수 있다. 상기 활성 영역(AR)은 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물과 같은 도전 영역일 수 있다. 예를 들어, 상기 활성 영역(AR)은 PMOS 트랜지스터를 위한 n형 웰 또는 NMOS 트랜지스터를 위한 p형 웰일 수 있다.
상기 활성 영역(AR) 상면에는 활성 핀(105)이 배치될 수 있다. 상기 활성 핀(105)은 각각 상기 활성 영역(AR)의 상면으로부터 상부(예, z 방향)로 돌출된 구조를 갖는다. 본 실시예에서, 상기 활성 핀(105)은 3개씩 제공되는 것으로 예시되어 있으나, 이에 한정되지 않으며, 단수 또는 다른 복수 개로 구비될 수 있다.
도 1에 도시된 바와 같이, 상기 활성 핀(105)은 상기 활성 영역(AR)에서 상기 제1 방향(예, x 방향)으로 나란히 연장될 수 있다. 상기 활성 핀(105)은 트랜지스터의 활성 영역으로 제공될 수 있다.
소자 분리 영역(107)은 활성 영역(AR)을 정의한다. 소자 분리 영역(107)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질을 포함할 수 있다. 상기 소자 분리 영역(107)은 상기 활성 영역(AR)을 정의하는 제1 아이솔레이션 영역(107a)과, 상기 활성 핀(105)을 정의하는 제2 아이솔레이션 영역(107b)을 포함할 수 있다. 상기 제1 아이솔레이션 영역(107a)은 상기 제2 아이솔레이션 영역(107b)보다 깊은 바닥면을 가질 수 있다.
예를 들어, 상기 제1 아이솔레인 영역(107a)은 깊은 트렌치 아이솔레이션(deep trench isolation: DTI)이라고도 하며, 상기 제2 아이솔레이션 영역(107b)은 얕은 트렌치 아이솔레이션(shallow trench isolation: STI)이라고도 할 수 있다. 상기 제2 아이솔레이션 영역(107b)은 활성 영역(AR) 상에 배치될 수 있다. 앞서 설명한 바와 같이, 상기 활성 핀(105)은 상기 제2 아이솔레이션 영역(107b)을 관통하면서, 그 일부가 상기 제2 아이솔레이션 영역(107b)의 상부로부터 돌출될 수 있다.
본 실시예에 따른 반도체 장치(100)는 게이트 구조체(GS)를 포함할 수 있다. 도 1에 도시된 바와 같이, 상기 게이트 구조체(GS)는 상기 제1 방향(예, x 방향)에 교차하는 제2 방향(y 방향)으로 연장되는 라인 형상을 가질 수 있다. 상기 게이트 구조체(GS)는 상기 활성 핀(105)의 일 영역과 중첩될 수 있다.
상기 게이트 구조체(GS)는 게이트 스페이서들(141)과, 상기 게이트 스페이서들(141) 사이에 순차적으로 배치된 게이트 유전체막(142) 및 게이트 전극(145)과, 상기 게이트 전극(145) 상에 배치된 게이트 캐핑(capping)층(147)을 포함할 수 있다.
본 실시예에 따른 반도체 장치(100)는 소스/드레인 영역(110) 및 상기 소스/드레인 영역(110)에 접속된 제1 내지 제3 콘택 구조체(CS1,CS2,CS3)을 포함할 수 있다. 상기 소스/드레인 영역(110)은 상기 게이트 구조체(GS)의 양측에 위치한 활성 핀(105)의 일부 영역에 각각 형성될 수 있다.
본 실시예에서, 상기 소스/드레인 영역(110)은 상기 활성 핀(105)의 일부 영역에 리세스를 형성하고, 리세스에 선택적 에피택셜 성장(selective epitaxial growth; SEG)하는 것을 포함할 수 있다. 상기 소스/드레인 영역(110)은 Si, SiGe 또는 Ge을 포함할 수 있으며, N형 또는 P형 트랜지스터에 따라, 상기 소스/드레인 영역(110)은 다른 물질 또는 다른 형상을 가질 수 있다. 다른 형상을 가질 수 있다. 예를 들어, PMOS 트랜지스터인 경우, 소스/드레인 영역(110)은 실리콘-게르마늄(SiGe)을 포함할 수 있으며, P형 불순물(예, 붕소(B), 인듐(In), 갈륨(Ga))로 도핑될 수 있다. 상기 소스/드레인 영역(110)의 단면(예, y-z)은 오각형상일 수 있다. NMOS 트랜지스터인 경우, 소스/드레인 영역(110)은 실리콘을 포함하며, N형 불순물(예, 인(P), 질소(N), 비소(As), 안티몬(Sb))로 도핑될 수 있다. 상기 소스/드레인 영역(110)의 단면(예, y-z)은 육각형상 또는 완만한 각을 갖는 다각형일 수 있다.
이와 같이, 상기 활성 영역(AR) 상에는 활성 핀(105)과 함께 게이트 구조체(GS)와 상기 소스/드레인 영역(110)을 포함하는 Fin-FET을 구성할 수 있다.
본 실시예에 따른 반도체 장치(100)는 상기 소자 분리 영역(107) 상에 배치된 층간 절연층(161)이 배치될 수 있다. 상기 층간 절연층(161)은 게이트 구조체(GS) 주위에 배치될 수 있다. 예를 들어, 상기 층간 절연층(161)은, TEOS, USG, PSG, BSG, BPSG, FSG, SOG, TOSZ 또는 그 조합일 수 있다. 상기 층간 절연층(161)은 화학 기상 증착(CVD) 또는 스핀 코팅 공정을 이용하여 형성될 수 있다.
본 실시예에 채용된 제1 내지 제3 콘택 구조체(CS1,CS2,CS3)는 층간 절연층(161)을 관통하여 형성되며, 소스/드레인 영역(110)에 각각 접속될 수 있다.
도 1에 도시된 바와 같이, 상기 제1 내지 제3 콘택 구조체(CS1,CS2,CS3)는 각각 금속-실리사이드층(182), 도전성 배리어(181) 및 콘택 플러그(185)를 포함할 수 있다. 상기 도전성 배리어(181)는 상기 콘택 플러그(185)의 측면 및 하면을 덮을 수 있다. 상기 금속 실리사이드층(182)은 상기 도전성 배리어(181)와 상기 소스/드레인 영역들(110) 사이에 배치될 수 있다.
예를 들어, 상기 도전성 배리어(181)는 Ta, TaN, Mn, MnN, WN, Ti 또는 TiN을 포함할 수 있다. 상기 금속 실리사이드층(182)은 CoSi, NiSi 또는 TiSi을 포함할 수 있다. 상기 콘택 플러그(185)는 텅스텐(W), 코발트(Co), 티타늄(Ti), 이들의 합금 또는 이들의 조합을 포함할 수 있다.
본 실시예에 따른 반도체 장치(100)는 상기 제1 내지 제3 콘택 구조체(CS1,CS2,CS3)에 각각 연결되는 BEOL(Back End Of Line)과 같은 배선 구조체(190)를 포함한다. 본 실시예에 따른 배선 구조체(190)(또는 트렌치(T))는 제1 방향(예, x 방향)으로 연장되며, 도 1에 도시된 바와 같이, 복수의 배선 구조체는 상기 제1 방향과 교차하는 제2 방향(예, y 방향)으로 배열될 수 있다.
상기 제1 내지 제3 콘택 구조체(CS1,CS2,CS3)을 둘러싸는 층간 절연층(161) 상에 배리어 유전체층(169)이 배치된다. 상기 배리어 유전체층(169)은 복수의 층으로 구성될 수 있다. 본 실시예에 채용된 배리어 유전체층(169)은 상기 층간 절연층(161) 상에 배치된 제1 식각 정지막(165)과, 상기 제1 식각 정지막(165) 상에 배치된 절연성 배리어막(166)을 포함할 수 있다.
이와 같이, 금속성분인 제1 내지 제3 콘택 구조체(CS1,CS2,CS3)를 포함하므로, 식각 정지 요소와 함께 배리어 구조를 포함할 수 있다. 예를 들어, 상기 제1 식각 정지막(165)은, 실리콘 질화물, 실리콘 탄질화물, 알루미늄 질화물 또는 알루미늄 산화물을 포함할 수 있다. 예를 들어, 상기 절연성 배리어막(166)은, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 절연성 배리어막(166) 상에 제1 절연층(171) 및 제2 절연층(172)이 순차적으로 배치된다. 상기 제1 및 제2 절연층(171,172)은 저유전율을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 절연층(171,172)은 SiOC 막, SiCOH 막 또는 이들의 조합을 포함할 수 있다. 상기 제1 및 제2 절연층(171,172)은 다른 공정에 의해 형성될 수 있다. 예를 들어, 상기 제1 절연층(171)은 CVD과 같은 증착 공정으로 형성될 수 있고, 상기 제2 절연층(172)은 갭필(gap-fill) 특성이 우수한 스핀 코팅 또는 유동성(flowable)-CVD 공정으로 형성될 수 있다.
상기 제2 절연층(172)은 상기 제1 절연층(171)의 물질과 다른 물질을 포함할 수 있다. 구체적으로, 상기 제1 절연층(171)과 상기 제2 절연층(172)은 동일한 성분을 포함하더라도 그 조성비를 상이할 수 있다. 예를 들어, 상기 제1 절연층(171)과 상기 제2 절연층(172)은 Si-C-O-H를 포함하며, 상술된 바와 같이 다른 공정에 의해 형성되므로 그 조성비들은 상이할 수 있다.
상기 제1 절연층(171)은 상기 제1 및 제3 콘택 구조체(CS1,CS3)에 각각 연결된 제1 홀들(V0)을 갖는다. 상기 제1 절연층(171) 상에 배치된 상기 제2 절연층(172)은 상기 제1 홀(V0)에 각각 연결된 트렌치(T)를 갖는다. 상기 트렌치(T)는 제1 방향(예, x 방향)으로 연장될 수 있다. 상기 제2 절연층(172)은 상기 제1 홀(V0)의 내부 측벽을 따라 연장된 부분(172E)을 가지며, 상기 연장된 부분(172E)은 상기 제1 홀(V0)을 제2 홀(V1)로 재정렬할 수 있다. 제1 및 제3 콘택 구조체(CS1,CS3)와 콘택 면적은 상기 제1 홀(V0)의 폭보다 감소된 폭을 갖는 제2 홀(V1)에 의해 정의될 수 있다.
본 실시예에서, 도 2의 Ⅰ-Ⅰ'선에 따른 단면(이하, "Ⅰ-Ⅰ' 단면"이라 함)을 참조하면, 상기 제1 방향으로의 메탈 비아(VM)의 폭은 상기 제1 홀(V0)의 폭에 의해 정의되는 반면에, 도 2의 Ⅱ-Ⅱ'선에 따른 단면(이하, "Ⅱ-Ⅱ' 단면"이라 함)을 참조하면, 상기 제2 방향으로의 메탈 비아(VM)의 폭은 상기 제2 절연층(172)의 연장된 부분(172E)으로 형성된 제2 홀(V1)의 폭으로 정의될 수 있다.
결과적으로, 도 2에 도시된 바와 같이, 상기 제2 홀(V1)은 상기 제1 방향으로의 폭보다 작은 상기 제2 방향으로의 폭을 가질 수 있다. 제2 홀(V1)의 제2 방향으로의 폭은 트렌치(T), 즉 배선 라인(ML)의 폭에 의해 결정될 수 있다. 상기 배선 라인(ML)의 폭을 제1 홀(V0)의 폭보다 작게 설정할 수 있으므로, 상기 배선 구조체(190)는 상기 제2 방향으로 인접한 다른 배선 구조체와 충분한 간격을 확보할 수 있다.
상기 배선 구조체(190)는, 상기 제2 홀(V1)과 상기 트렌치(T) 내에 충전된 도전성 물질(195)과, 상기 도전성 물질(195)과 상기 제1 및 제2 절연층(171,172) 사이에 배치된 도전성 배리어(191)를 갖는다. 상기 도전성 물질(195)은 기능적 관점에서 상기 제2 홀(V1)을 통해 상기 제1 및 제3 콘택 구조체(CS1,CS3)에 연결된 도전성 비아(VM)와, 상기 트렌치(T) 내에 충전되어 상기 도전성 비아(VM)에 연결된 배선 라인(ML)으로 구분될 수 있다. 상기 도전성 비아(VM) 및 상기 배선 라인(ML)을 구성하는 도전성 물질(195)은 Cu, Co, Mo, Ru 또는 W을 포함할 수 있다. 상기 도전성 배리어(191)는 Ta, TaN, Mn, MnN, WN, Ti 또는 TiN을 포함할 수 있다.
상기 제1 및 제2 절연층(171,172) 사이에는 제2 식각 정지막(175)이 배치될 수 있다. 도 2의 Ⅱ-Ⅱ' 단면에서, 상기 제2 식각 정지막(175)은 상기 제2 절연층(172)의 연장된 부분(172E)과 상기 제1 홀(V0)의 내부 측벽 사이 그리고 상기 제1 홀(V0)의 바닥면에 위치한 절연성 배리어막(166) 부분 상에 연장되어 잔류할 수 있다. 반면에, 상기 배선 구조체(190)가 위치한 영역에는 제2 식각 정지막(175)이 존재하지 않는다. 구체적으로, 상기 배선 구조체(190)와 상기 제1 절연층(171)의 계면 그리고 상기 배선 구조체(190)와 제2 절연층(172)의 계면에는 제2 식각 정지막(175)이 존재하지 않는다.
따라서, 도 2의 Ⅰ-Ⅰ' 단면에 도시된 바와 같이, 상기 배선 구조체(190)의 도전성 배리어(191)는 상기 제1 및 제2 절연층(171,172)의 표면에 직접 접촉할 수 있다. 예를 들어, 상기 제2 식각 정지막(175)은, 실리콘 질화물, 실리콘 탄질화물, 알루미늄 질화물 또는 알루미늄 산화물을 포함할 수 있다. 상기 제2 식각 정지막(175)은 상기 제1 식각 정지막(171)과 동일한 물질을 포함할 수 있다.
본 실시예에 채용된 도전성 비아(VM)와 배선 라인(ML)은 듀얼 다마신 공정과 유사하게 일체화된 구조로 형성될 수 있다(도 9 참조). 하지만, 종래의 듀얼 다마신 공정과 달리, 제2 식각 정지막(175)을 도입하여 인접한 도전성 비아들(VM) 사이에 위치한 제1 절연층(171) 부분이 챔퍼링되지 않고 그 내부 측벽을 거의 수직으로 유지할 수 있다. 또한, 제2 절연층(172)을 형성한 후에 제1 홀(V0)을 제2 홀(V1)로 재정렬함으로써 최종적인 도전성 비아(VM)의 콘택 면적을 제2 홀(V1) 형성과정에서 정의할 수 있다.
이 과정에서, 제2 절연층(172)의 연장된 부분(172E)은 제1 홀(V0)의 내부 측벽에 배치될 수 있다. 후속 공정에서 배선 구조체(190)가 위치할 영역에서는 제2 식각 정지막(175)을 제거함으로써 고유전체인 제2 식각 정지막(175)으로 인한 RC 성능의 열화를 저감시킬 수 있다. 또한, 종래의 듀얼 다마신 공정에서 제1 및 제2 절연층들 사이에 사용되었던 복잡한 식각 정지 구조를 간소화시킬 수 있다. 예를 들어, 본 실시예와 같이, 절연성 배리어막을 생략하고 제2 식각 정지막(175)만으로 사용할 수 있다.
상술된 배선 구조체(190)는 다른 형태의 반도체 장치에도 유용하게 적용될 수 있다. 예를 들어, 본 발명의 실시예들에 따른 반도체 장치로서 도 2에 도시된 바와 같이 핀형 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 설명하였으나, 이에 제한되는 것은 아니다. 본 발명의 일부 실시예들에 따른 반도체 장치는 터널링 전계 효과 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터(즉, MBCFET®(Multi Bridge Channel FET)), 또는 다양한 3차원(3D) 트랜지스터를 포함할 수 있다.
도 3은 본 개시의 다른 실시예에 따른 반도체 장치로서, 나노 시트를 포함하는 트랜지스터(즉, MBCFET®)의 단면도들이다.
도 3을 참조하면, 반도체 장치(100A)는 활성 핀에 대응되는 구조가 나노 시트를 이용한 다중 채널 구조로 구현된 점을 제외하고 도 1 및 도 2에 도시된 실시예와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 및 도 2에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
도 3에 도시된 바와 같이, 활성 영역(AR) 상에 상기 기판(101)의 상면과 수직한 방향(예, z 방향)으로 서로 이격되어 배치되며 각각 나노 시트 구조로 이루어진 복수의 채널층들(CH)과, 상기 복수의 채널층들(CH)을 둘러싸며 상기 제1 방향(예, x 방향)과 교차하는 제2 방향(예, y 방향)으로 연장되는 게이트 전극(145)을 포함할 수 있다. 이와 같이, 본 실시예에 채용된 게이트 전극(145)은 게이트 스페이서(141) 사이뿐만 아니라 복수의 채널층들(CH) 사이에도 개재되도록 형성될 수 있다.
상기 반도체 장치(100A)는 상기 게이트 전극(145)의 양측에 위치한 상기 활성 영역(AR)에 배치되어 복수의 채널층들(CH)에 연결된 소스/드레인 영역(110)을 포함할 수 있다. 본 실시예에서, 소스/드레인 영역(110)은 게이트 전극(145)의 양측에 위치한 상기 활성 영역(104)에 배치되며, 복수의 채널층들(CH)의 제1 방향(예, X 방향)에 따른 양측에 각각 연결될 수 있다. 본 실시예에서, 상기 채널층들(CH)은 3개로 예시되어 있으나, 이들의 개수는 특별히 한정되지 않는다. 상기 채널층들(CH)은 반도체 패턴들로 이루어질 수 있다. 예를 들어, 상기 반도체 패턴들은 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다.
상기 소스/드레인 영역(110)은 상기 복수의 채널층들(CH)과 상기 활성 영역(AR)을 시드로 이용하여 형성된 에피택셜층을 포함할 수 있다. 상기 소스/드레인 영역(110)은 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화실리콘(SiC) 중 적어도 하나를 포함할 수 있다.
상기 소스/드레인 영역(110)의 각각과 상기 게이트 전극(145) 사이에 제공된 내부 스페이서들(IS)을 포함할 수 있다. 상기 내부 스페이서들(IS)은 상기 게이트 전극(145)의 일 측에 제공될 수 있다. 상기 내부 스페이서들(IS) 및 상기 채널층들(CH)은 상기 기판(101)의 상기 상면에 수직한 상기 방향을 따라 교대로 위치할 수 있다. 상기 소스/드레인 영역들(110)의 각각은 상기 채널층(CH)과 접할 수 있고, 상기 내부 스페이서들(IS)을 사이에 두고 상기 게이트 전극(145)으로부터 이격될 수 있다. 상기 게이트 유전체막(142)은 상기 게이트 전극(145)와 상기 채널층들(CH)의 각각 사이에 개재되되, 상기 게이트 전극(145)과 상기 내부 스페이서들(IS)의 각각 사이로 연장될 수 있다.
앞선 실시예와 유사하게, 제1 절연층(171)은 상기 제1 및 제3 콘택 구조체(CS1,CS3)에 각각 연결된 제1 홀들(V0)을 가지며, 상기 제1 절연층(171) 상에 배치된 제2 절연층(172)은 상기 제1 홀(V0)에 각각 연결된 트렌치(T)를 갖는다. 상기 트렌치(T)는 제1 방향(예, x 방향)으로 연장될 수 있다. 상기 제2 절연층(172)은 상기 제1 홀(V0)의 내부 측벽을 따라 연장된 부분(172E)을 가지며, 상기 연장된 부분(172E)은 상기 제1 홀(V0)을 제2 홀(V1)로 재정렬할 수 있다. 제1 및 제3 콘택 구조체(CS1,CS3)와 콘택 면적은 상기 제1 홀(V0)의 폭보다 감소된 폭을 갖는 제2 홀(V1)에 의해 정의될 수 있다.
이와 같이, 상기 제2 홀(V1)은 상기 제1 방향으로의 폭보다 작은 상기 제2 방향으로의 폭을 가질 수 있다. 제2 홀(V1)의 제2 방향으로의 폭은 트렌치(T), 즉 배선 라인(ML)의 폭에 의해 결정될 수 있다. 상기 배선 라인(ML)의 폭을 제1 홀(V0)의 폭보다 작게 설정할 수 있으므로, 상기 배선 구조체(190)는 상기 제2 방향으로 인접한 다른 배선 구조체와 충분한 간격을 확보할 수 있다.
상술된 반도체 장치에서, 배선 구조체의 제조공정을 설명하는 과정에서 본 실시예에 따른 반도체 장치의 장점과 효과를 더욱 상세히 설명할 수 있다. 이하, 본 실시예에 따른 반도체 장치의 제조방법을 도 4 내지 도 9을 참조하여 배선 구조체 제조공정을 중심으로 상세히 설명하기로 한다. 여기서, 본 실시예의 구성요소 중 일부 구성요소(예, 제1 내지 제3 콘택 구조체(CS1 내지 CS3))를 다소 간략하게 도시하였으나, 특별히 반대되는 설명이 없는 한, 도 1 및 도 2에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
도 4a 내지 도 9a는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다. 도 4b 내지 도 9b는 각각 도 4a 내지 도 9a의 반도체 장치를 X-X'선을 절개하여 본 단면도들이며, 도 4c 내지 도 9c는 각각 도 4a 내지 도 9a의 반도체 장치를 Y-Y'선을 절개하여 본 단면도들이다.
도 4a 내지 도 4c를 참조하면, 제1 내지 제3 콘택 구조체(CS1,CS2,CS3)를 둘러싸는 층간 절연층(161) 상에 제1 절연층(171)을 배치하고, 상기 제1 절연층(171)에 제1 및 제3 콘택 구조체(CS1,CS3)에 각각 연결된 제1 홀들(VO)을 형성한다.
상기 층간 절연층(161) 상에는 제1 식각 정지막(165)과 절연성 배리어막(166)을 순차적으로 형성한다. 상기 층간 절연층(161)에는 금속 성분인 제1 내지 제3 콘택 구조체(CS1,CS2,CS3)를 포함하므로, 제1 식각 정지막(165)과 절연성 배리어막(166)을 형성할 수 있다. 예를 들어, 상기 제1 식각 정지막(165)은, 실리콘 질화물, 실리콘 탄질화물, 알루미늄 질화물 또는 알루미늄 산화물을 포함할 수 있다. 예를 들어, 상기 절연성 배리어막(166)은, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
본 실시예에 따른 제1 홀(V0)의 형성공정은 싱글 다마신 공정과 유사하게, 제1 절연층(171)을 형성한 후에 메탈 비아를 위한 홀만을 형성하는 공정을 수행할 수 있다. 예를 들어, 상기 제1 절연층(171)은 SiOC 막, SiCOH 막 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 제1 절연층(171)은 CVD과 같은 증착 공정으로 형성될 수 있다.
도 5a 내지 도 5c를 참조하면, 상기 제1 홀들(V0)에 형성된 제1 절연층(171)에 제2 식각 정지막(175)을 형성한다.
상기 제2 식각 정지막(175)은 상기 제1 홀들(V0)이 형성된 제1 절연층(171)의 표면에 컨포멀하게 형성될 수 있다. 상기 제2 식각 정지막(175)은 상기 제1 홀들(V0)의 내부 측벽에도 형성될 수 있다. 상기 제2 식각 정지막(175)은 제1 및 제2 절연층(171,172)에 비해 식각 선택비가 큰 물질을 포함할 수 있다. 예를 들어, 상기 제2 식각 정지막(175)은 실리콘 질화물, 실리콘 탄질화물, 알루미늄 질화물 또는 알루미늄 산화물을 포함할 수 있다. 특정 예에서, 상기 제2 식각 정지막(175)은 상기 제1 식각 정지막(171)과 동일한 물질을 포함할 수 있다. 상기 제1 홀들(V0)은 비교적 원형인 평단면을 가질 수 있다(도 5a 참조). 상기 제1 홀(V0)의 제1 방향으로의 폭(Wa)은 제2 방향으로의 폭(Wb)과 유사할 수 있다.
도 6a 내지 도 6c를 참조하면, 제2 식각 정지막(175)이 형성된 제1 절연층(171) 상에 제2 절연층(172)을 형성한다.
상기 제2 절연층(172)은 제1 홀들(V0)이 충전되면서 상기 제1 절연층(171) 상에 형성되어 제1 절연층(171)과 함께 금속간 절연체 구조를 제공할 수 있다. 상기 제2 절연층(172)은 스핀 코팅 또는 유동성 CVD 공정으로 형성될 수 있다. 상기 제2 절연층(172)은 상기 제1 절연층(171)의 물질과 다른 물질을 포함할 수 있다. 구체적으로, 상기 제1 절연층(171)과 상기 제2 절연층(172)은 동일한 성분을 포함하더라도 그 조성비를 상이할 수 있다. 예를 들어, 상기 제1 절연층(171)과 상기 제2 절연층(172)은 Si-C-O-H를 포함하며, 서로 다른 조성비를 가질 수 있다. 추가적으로, 상기 제2 절연층(172) 상에는 TiN과 같은 보호 절연층(173)을 형성할 수 있다.
도 7a 내지 도 7c를 참조하면, 상기 제2 절연층(172)에 상기 제1 홀들(V0)과 연결된 제2 홀들(V1)을 형성한다.
상기 제2 절연층(172)은 제1 홀의 내부 측벽에 부분적으로 연장된 부분(172E)을 가질 수 있으며, 상기 연장된 부분(172E)에 의해 상기 제1 홀(V0)은 제2 홀(V1)로 재정렬될 수 있다. 상기 제2 홀(V1)은 상기 제1 홀(V0)의 폭보다 감소된 폭을 가질 수 있다.
구체적으로, 도 7b에 도시된 바와 같이, 상기 제2 홀(V1)은 제1 방향(예, x 방향)으로 상기 제1 홀(V0)의 폭(Wa)보다 큰 폭(Wa')을 갖도록 형성되므로, 제1 및 제3 콘택 구조체(CS1,CS3)의 콘택 면적은 제1 홀(V0)의 폭(Wa)으로 유지될 수 있다. 도 7c에 도시된 바와 같이, 상기 제2 홀(V1)은 제2 방향(예, y 방향)으로 상기 제1 홀(V0)의 폭(Wb)보다 작은 폭(Wb')을 갖도록 형성되므로, 상기 제2 절연층의 연장된 부분(172E)에 의해 제1 및 제3 콘택 구조체(CS1,CS3)의 콘택 면적은 제2 홀(V1)의 폭(Wb')으로 재조정될 수 있다.
이러한 제2 홀(V1)의 형성과정에서, 제2 홀(V1)에 의해 노출된 제1 절연층(171) 부분은 제2 식각 정지막(175)에 의해 보호되므로 챔퍼링되지 않고 제1 홀(V0) 주위의 측벽도 비교적 수직한 상태를 유지할 수 있다.
도 8a 내지 도 8c를 참조하면, 상기 제2 절연층(172)에 상기 제2 홀들(V1)이 연결된 트렌치(T)를 형성하고, 상기 트렌치(T)에 노출된 제2 식각 정지막(175) 부분을 제거하고, 도전성 배리어(191)를 형성한다.
트렌치(T)는 제2 홀들(V1)을 연결하도록 형성되며, 배선 라인을 위한 형성하기 위한 영역을 정의할 수 있다. 트렌치(T)는 제1 방향으로 연장되며, 상기 제2 홀(V1)의 폭(Wb')과 유사한 폭(Wc)을 갖도록 형성될 수 있다. 이러한 트렌치 형성과정에서도 앞선 제2 홀(V1) 형성과정과 유사하게, 제1 절연층(171)의 노출된 부분이 제2 식각 정지막(175)에 의해 보호될 수 있다.
이어, 상기 제2 식각 정지막(175)을 제거하는 공정을 수행한다. 고유전막 부분을 가능한 범위에서 제거함으로써 RC 성능의 열화를 저감시킬 수 있다. 본 실시예에서, 상기 제2 식각 정지막(175)은 트렌치(T) 및 제2 홀들(V1)에 의해 노출된 영역에서 제거될 수 있다. 그 결과, 상기 제2 식각 정지막(175)은 배선 구조체(도 9b 및 도 9c의 190)가 형성될 영역에서는 제거되지만, 다른 영역, 즉 제1 및 제2 절연층(171,172) 사이에 위치한 영역에서는 제거되지 않고 최종적으로 잔류할 수 있다. 제1 및 제2 절연층(171,172) 사이에 위치한 제2 식각 정지막(175) 부분이 잔류하더라도, 배선 구조체와 인접하거나 회로 사이에 존재하지 않으므로, RC 성능에 미치는 영향이 크지 않을 수 있다.
다음으로, 배선 구조체를 위한 도전성 배리어(191)를 형성한다. 도 8b 및 도 8c에 도시된 바와 같이, 제2 식각 정지막(175)이 제거된 영역들, 즉 트렌치(T) 및 제2 홀들(V1)에 노출된 제1 및 제2 절연층(171,172)의 표면들과 제1 및 제3 콘택 구조체(CS1,CS3)의 콘택 영역에 도전성 배리어(191)를 컨포멀하게 형성할 수 있다.
도 9a 내지 도 9c를 참조하면, 상기 제2 홀들(V1)과 상기 트렌치(T)에 도전성 물질(195)을 충전하여 배선 구조체(190)를 형성할 수 있다.
앞선 단계에서는 제2 절연층(172)의 상면에도 형성될 수 있으며, 충전되는 도전 물질(195)도 제2 절연층(172)의 상면에 위치할 수 있다.상기 제2 절연층(172) 상면에 위치한 도전성 배리어(191) 및 도전 물질(195) 부분들은 평탄화 공정을 통해서 제거하여 도 9b 및 도 9c에 도시된 배선 구조체(190)를 형성할 수 있다. 예를 들어, 도전성 물질(195)은 Cu, Co, Mo, Ru 또는 W을 포함할 수 있다. 상기 도전성 물질(195)은 상기 제2 홀(V1)을 통해 상기 제1 및 제3 콘택 구조체(CS1,CS3)에 연결된 도전성 비아(VM)와, 상기 트렌치(T) 내에 충전되어 상기 도전성 비아(VM)에 연결된 배선 라인(ML)을 포함할 수 있다.
도 9b에 도시된 바와 같이, X-X' 단면에서 볼 때에, 상기 배선 구조체(190)와 상기 제1 절연층(171)의 계면 그리고 상기 배선 구조체(190)와 제2 절연층(172)의 계면에는 제2 식각 정지막(175)이 존재하지 않으므로, 상기 배선 구조체(190)의 도전성 배리어(191)는 상기 제1 및 제2 절연층(171,172)의 표면에 직접 접촉할 수 있다. 상기 제1 및 제2 절연층(171,172) 사이에는 제2 식각 정지막(175)이 배치될 수 있다.
도 9c에 도시된 바와 같이, Y-Y 단면에서 볼 때에, 상기 제2 식각 정지막(175)은 상기 제1 홀(V0)의 내부 측벽 상 그리고 상기 제1 홀(V0)의 바닥면에 위치한 절연성 배리어막(166) 부분 상에 연장되어 잔류할 수 있다. 반면에, 상기 배선 구조체(190)가 위치한 영역에는 제2 식각 정지막(175)이 존재하지 않는다. 상기 제1 홀(V0)의 폭 방향으로, 도전 물질(195), 도전성 배리어(191), 제2 절연층(172), 제2 식각 정지막(175) 및 제1 절연층(171) 순으로 배열될 수 있다(도 9c의 부분 확대도 참조).
도 10a 및 도 10b는 본 개시의 일 실시예들 따른 반도체 장치의 단면도이며, 도 9b 및 도 9c와 대응되는 단면들로 이해할 수 있다.
도 10a 및 도 10b를 참조하면, 본 실시예에 따른 반도체 장치는 제2 절연층(172')이 서로 다른 물질인 제1 층(172a) 및 제2 층(172b)을 포함하는 점을 제외하고 도 9b 및 도 9c에 도시된 실시예와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 9b 및 도 9c에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
상기 제1 절연층(171)은 앞선 실시예와 유사하게 CVD 등의 공정으로 형성되는 저유전막일 수 있다. 본 실시예에 채용된 제2 절연층(172')은 제1 층(172a) 및 제2 층(172b)으로 구분된다. 상기 제1 층(172a)은 앞선 실시예의 제2 절연층(172a)과 유사하게 갭필 특성이 우수한 절연막으로 형성될 수 있다. 예를 들어, 상기 제1 층(172a)은 SOG막(spin-on glass layer) 또는 유동성 CVD 산화막(flowable CVD oxide layer)으로 형성되고, 상기 제2 층(172b)은 제1 절연층(171)과 유사하게 CVD와 같은 증착 공정에 의해 형성될 수 있다. 이와 같이, 제2 절연층(172')은 전체적으로 제1 절연층(171)과 상이한 물질 및/또는 상이한 공정으로 형성할 필요는 없으며, 본 실시예와 같이, 제1 홀이 충전되는 부분만에 한하여 갭필 특성이 우수한 물질(즉, 제1 층)을 사용할 수 있다.
앞선 실시예와 유사하게, Y-Y' 단면에서 볼 때에 상기 제1 홀(V0)의 폭 방향으로, 도전 물질(195), 도전성 배리어(191), 제2 절연층의 제1 층(172a), 제2 식각 정지막(175) 및 제1 절연층(171) 순으로 배열될 수 있다(도 10b의 부분 확대도 참조).
도 11a 및 도 11b은 본 개시의 일 실시예들 따른 반도체 장치의 단면도들이다.
도 11a 및 도 11b를 참조하면, 본 실시예에 따른 반도체 장치는 제1 절연층(171)의 홀을 제2 절연층(172)에 재정의되지 않는 점을 제외하고 도 9b 및 도 9c에 도시된 실시예와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 9b 및 도 9c에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
제1 방향뿐만 아니라 제2 방향으로도, 도전성 비아(VM)와 제3 콘택 구조체(CS3)의 콘택 면적은 상기 제1 절연층(171)의 홀에 의해 정의된다. 즉, 본 실시예에서, 상기 제2 절연층(172)의 홀은 제1 방향으로의 폭뿐만 아니라 제2 방향으로의 폭도 제1 절연층(171)의 홀보다 크게 설정될 수 있다. 그 결과, 콘택 면적은 앞선 실시예들과 달리, 제1 절연층(171)의 홀에 의해 결정될 수 있다.
본 실시예에 채용된 제2 식각 정지막(175)은 앞선 실시예와 유사하게 상기 제1 및 제2 절연층(171,172) 사이에만 배치될 수 있다. 즉, 도 11a 및 도 11b에 도시된 바와 같이, 상기 제2 식각 정지막(175)은 상기 배선 구조체(190)와 직접 접촉하는 영역에는 존재하지 않으며, 상기 배선 구조체(190)의 도전성 배리어(191)은 제1 및 제2 절연층에 직접 접촉할 수 있다. 또한, 제2 식각 정지막에 의해 도전성 비아들(VM) 사이에 위치한 제1 절연층(171) 부분이 챔퍼링되지 않고 그 내부 측벽을 거의 수직으로 유지할 수 있다.
상술된 실시예에서는, 콘택 구조체를 연결하는 제1 레벨의 배선 구조체를 중심으로 설명하였으나, 제2 레벨의 배선 구조체도 동일하게 적용될 수 있다. 이와 같이, 배선 구조체에 의해 연결되는 도전성 요소는 활성 영역에 연결된 콘택 구조체 외에도, BEOL 구조에서 하위 레벨에 위치한 배선 구조체를 포함할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101: 기판 105: 활성 핀
107: 소자 분리 영역 161: 층간 절연층
165: 제1 식각 정지막 166: 절연성 배리어막
171: 제1 절연층 172: 제2 절연층
172E: 연장된 부분 175: 제2 식각 정지막
181: 도전성 배리어 182: 금속 실리사이드막
185: 콘택 플러그 191: 도전성 배리어
195: 도전성 물질 VM: 도전성 비아
ML: 배선 라인 V0: 제1 홀
V1: 제2 홀 T: 트렌치

Claims (10)

  1. 활성 영역을 갖는 기판;
    상기 활성 영역 상에 배치된 층간 절연층;
    상기 활성 영역에 연결되며 층간 절연층을 관통하는 콘택 구조체;
    상기 층간 절연층 상에 배치된 배리어 유전체층;
    상기 배리어 유전체층 상에 배치되며, 상기 콘택 구조체에 연결된 제1 홀을 갖는 제1 절연층;
    상기 제1 절연층 상에 배치되며, 상기 제1 홀에 연결된 트렌치를 갖는 제2 절연층 - 여기서, 상기 제2 절연층은 상기 제1 홀의 내부 측벽을 따라 연장된 부분을 가지며, 상기 연장된 부분은 상기 제1 홀을 제2 홀로 재정의함 - ;
    상기 제2 홀을 통해 상기 콘택 구조체와 연결되며, 상기 제2 홀과 상기 트렌치 내에 충전된 도전성 물질과, 상기 도전성 물질과 상기 제1 및 제2 절연층 사이에 배치된 도전성 배리어를 갖는 배선 구조체; 및
    상기 제1 및 제2 절연층 사이에 배치되며, 상기 제2 절연층의 연장된 부분과 상기 제1 홀의 내부 측벽 사이에 연장된 식각 정지막을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 식각 정지막은 상기 배선 구조체와 상기 제1 및 제2 절연층의 계면에는 존재하지 않고, 상기 배선 구조체의 도전성 배리어는 상기 제1 및 제2 절연층과 접촉하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 절연층은 상기 제2 절연층의 물질과 다른 물질을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 절연층은, 상기 연장된 부분을 포함하며 상기 제1 절연층 상에 배치된 제1 층과, 상기 제1 층 상에 배치되며 상기 제1 층의 물질과 다른 물질을 포함하는 제2 층을 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 절연층은 상기 제2 절연층의 제2 층과 동일한 물질을 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 트렌치는 상기 기판의 상면과 평행한 제1 방향을 따라 연장되고, 상기 제2 절연층의 연장된 부분은 상기 제1 방향과 교차하는 제2 방향으로 마주하는 상기 제1 홀의 내부 측벽 부분에 위치하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 홀은 상기 제1 방향으로의 폭보다 작은 상기 제2 방향으로의 폭을 가지며,
    상기 제2 홀의 상기 제1 방향으로의 폭은 상기 제1 홀의 폭에 의해 정의되며, 상기 제2 홀의 상기 제2 방향으로의 폭은 상기 제2 절연층의 연장된 부분에 의해 정의되는 반도체 장치.
  8. 제1항에 있어서,
    상기 배리어 유전체층은, 상기 층간 절연층 상에 배치된 식각 정지막과, 상기 식각 정지막 상에 배치된 절연성 배리어막을 포함하는 반도체 장치.
  9. 도전성 요소와 상기 도전성 요소를 둘러싸는 층간 절연층을 갖는 기판;
    상기 층간 절연층 상에 순차적으로 배치된 제1 식각 정지막과 절연성 배리어막;
    상기 층간 절연층 상에 배치되며, 상기 도전성 요소에 연결된 홀을 갖는 제1 절연층;
    상기 제1 절연층 상에 배치되며, 상기 홀에 연결되며 제1 방향으로 연장된 트렌치를 가지고, 상기 제1 방향으로 교차하는 제2 방향으로 상기 홀의 내부 측벽을 따라 연장된 부분을 갖는 제2 절연층;
    상기 홀을 통해 상기 도전성 요소에 연결된 도전성 비아와, 상기 트렌치 내에 충전되어 상기 도전성 비아에 연결된 배선 라인과, 상기 도전성 비아와 상기 배선 라인과 상기 제1 및 제2 절연층 사이에 배치된 도전성 배리어를 갖는 배선 구조체; 및
    상기 제1 및 제2 절연층 사이에 배치되며 상기 연장된 부분과 상기 홀의 내부 측벽 사이에 연장되고, 상기 배선 구조체와 상기 제1 및 제2 절연층의 계면에는 존재하지 않는 제2 식각 정지막을 포함하는 반도체 장치.
  10. 도전성 요소와, 상기 도전성 요소를 둘러싸는 층간 절연층을 갖는 기판;
    상기 층간 절연층 상에 순차적으로 배치된 제1 식각 정지막과 절연성 배리어막;
    상기 층간 절연층 상에 배치되며, 상기 도전성 요소에 연결된 홀을 갖는 제1 절연층;
    상기 제1 절연층 상에 배치되며, 상기 홀에 연결되며 제1 방향으로 연장된 트렌치를 갖는 제2 절연층;
    상기 홀을 통해 상기 도전성 요소에 연결된 도전성 비아와, 상기 트렌치 내에 충전되어 상기 도전성 비아에 연결된 배선 라인과, 상기 도전성 비아와 상기 배선 라인과 상기 제1 및 제2 절연층 사이에 배치된 도전성 배리어를 갖는 배선 구조체; 및
    상기 제1 및 제2 절연층 사이에 배치되어 상기 제1 및 제2 절연층과 직접 접촉하며, 상기 배선 구조체와 상기 제1 및 제2 절연층의 계면에는 존재하지 않는 제2 식각 정지막을 포함하는 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220147922A (ko) * 2021-04-28 2022-11-04 삼성전자주식회사 반도체 패키지

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818071A (en) * 1995-02-02 1998-10-06 Dow Corning Corporation Silicon carbide metal diffusion barrier layer
TW428299B (en) * 1997-03-31 2001-04-01 United Microelectronics Corp Metal plug forming method
JP2000091422A (ja) 1998-09-16 2000-03-31 Sony Corp 多層配線構造の製造方法
US6436824B1 (en) * 1999-07-02 2002-08-20 Chartered Semiconductor Manufacturing Ltd. Low dielectric constant materials for copper damascene
KR20030058299A (ko) 2001-12-31 2003-07-07 주식회사 하이닉스반도체 오정렬 마진을 개선한 금속배선 형성 방법
US6972253B2 (en) 2003-09-09 2005-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming dielectric barrier layer in damascene structure
US7169698B2 (en) 2004-01-14 2007-01-30 International Business Machines Corporation Sacrificial inorganic polymer intermetal dielectric damascene wire and via liner
KR20050086301A (ko) 2004-02-25 2005-08-30 매그나칩 반도체 유한회사 반도체 소자의 듀얼 다마신 패턴 형성 방법
JP5567926B2 (ja) 2010-07-29 2014-08-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8652962B2 (en) 2012-06-19 2014-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Etch damage and ESL free dual damascene metal interconnect
US10211097B2 (en) 2015-12-30 2019-02-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10211093B2 (en) 2016-07-08 2019-02-19 Samsung Electronics Co., Ltd. Interconnect structure formed with a high aspect ratio single damascene copper line on a non-damascene via
US10468297B1 (en) * 2018-04-27 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-based etch-stop layer

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