KR20220147922A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20220147922A
KR20220147922A KR1020210055052A KR20210055052A KR20220147922A KR 20220147922 A KR20220147922 A KR 20220147922A KR 1020210055052 A KR1020210055052 A KR 1020210055052A KR 20210055052 A KR20210055052 A KR 20210055052A KR 20220147922 A KR20220147922 A KR 20220147922A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
redistribution
layer
conductive structure
buried
Prior art date
Application number
KR1020210055052A
Other languages
English (en)
Inventor
이만호
송은석
오경석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210055052A priority Critical patent/KR20220147922A/ko
Priority to US17/648,549 priority patent/US20220352128A1/en
Priority to CN202210119737.XA priority patent/CN115249676A/zh
Publication of KR20220147922A publication Critical patent/KR20220147922A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5382—Adaptable interconnections, e.g. for engineering changes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명에 따른 반도체 패키지는, 하부 재배선 도전 구조물을 가지는 하부 재배선층, 하부 재배선층 상에 부착되는 하부 반도체 칩 및 복수의 도전성 연결 구조물, 하부 반도체 칩 및 복수의 도전성 연결 구조물 상에 상부 재배선 도전 구조물을 가지는 상부 재배선층, 및 하부 반도체 칩의 활성면과 대향하는 활성면을 가지고 상부 재배선층 상에 배치되어 상부 재배선 도전 구조물과 전기적으로 연결되는 상부 반도체 칩을 포함하며, 하부 반도체 칩은 서로 반대되는 제1 면과 제2 면을 가지는 반도체 기판, 반도체 기판의 제1 면 상에 배치되며 상부 재배선 도전 구조물과 전기적으로 연결되는 상부 배선 구조체, 반도체 기판의 제1 면으로부터 제2 면을 향하여 연장되는 매몰 레일 홀의 일부분을 채우는 매몰 전력 레일, 및 반도체 기판의 제2 면으로부터 제1 면을 향하여 연장되는 관통 홀을 채우며 매몰 전력 레일과 하부 재배선 도전 구조물을 전기적으로 연결하는 관통 전극을 포함한다.

Description

반도체 패키지{Semiconductor packages}
본 발명은 반도체 패키지에 관한 것으로, 특히 복수의 반도체 칩을 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화 되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자의 고집적화가 요구되고 있다. 또한 모바일용 제품들이 발전함에 따라서 소형화 및 다기능화를 함께 요구되고 있다.
이에 따라 다기능을 제공할 수 있도록, 복수의 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
본 발명의 기술적 과제는 동작 속도가 및 동작 신뢰성이 향상되는 반도체 패키지를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는, 하부 재배선 도전 구조물을 가지는 하부 재배선층; 상기 하부 재배선층 상에 부착되는 하부 반도체 칩; 및 복수의 도전성 연결 구조물; 상기 하부 반도체 칩 및 복수의 도전성 연결 구조물 상에, 상부 재배선 도전 구조물을 가지는 상부 재배선층; 및 상기 하부 반도체 칩의 활성면과 대향하는 활성면을 가지고, 상기 상부 재배선층 상에 배치되어 상기 상부 재배선 도전 구조물과 전기적으로 연결되는 상부 반도체 칩;을 포함하며, 상기 하부 반도체 칩은, 서로 반대되는 제1 면과 제2 면을 가지는 반도체 기판; 상기 반도체 기판의 상기 제1 면 상에 배치되며 상기 상부 재배선 도전 구조물과 전기적으로 연결되는 상부 배선 구조체; 상기 반도체 기판의 상기 제1 면으로부터 상기 제2 면을 향하여 연장되는 매몰 레일 홀의 일부분을 채우는 매몰 전력 레일; 및 상기 반도체 기판의 상기 제2 면으로부터 상기 제1 면을 향하여 연장되는 관통 홀을 채우며, 상기 매몰 전력 레일과 상기 하부 재배선 도전 구조물을 전기적으로 연결하는 관통 전극;을 포함한다.
본 발명에 따른 반도체 패키지는, 하부 재배선 도전 구조물을 가지는 하부 재배선층; 상기 하부 재배선층 상에 부착되는 하부 반도체 칩, 및 복수의 도전성 연결 구조물; 상기 하부 반도체 칩 및 복수의 도전성 연결 구조물 상에, 상부 재배선 도전 구조물을 가지는 상부 재배선층; 및 상기 상부 재배선층 상에 배치되어 상기 상부 재배선 도전 구조물과 전기적으로 연결되는 상부 반도체 칩;을 포함하며, 상기 하부 반도체 칩은, 서로 반대되는 제1 면과 제2 면을 가지는 반도체 기판; 상기 반도체 기판의 상기 제1 면으로부터 상기 제2 면을 향하여 연장되는 매몰 전력 레일; 및 상기 반도체 기판의 상기 제2 면으로부터 상기 제1 면을 향하여 연장되며 상기 매몰 전력 레일과 상기 하부 재배선 도전 구조물을 전기적으로 연결하는 관통 전극;을 포함하고, 상기 하부 반도체 칩은, 상기 하부 재배선 도전 구조물로부터 상기 관통 전극 및 상기 매몰 전력 레일을 따라서 생성되는 하부 전력 경로를 통하여 전력을 제공받고, 상기 하부 반도체 칩과 상기 상부 반도체 칩은, 상기 상부 재배선 도전 구조물을 따라서 생성되는 내부 신호 경로를 통하여 전력을 제외한 신호를 서로 주고받는다.
본 발명에 따른 반도체 패키지는, 하부 재배선 도전 구조물을 가지는 하부 재배선층; 상기 하부 재배선층 하단에 배치되는 복수의 외부 연결 패드에 부착되는 복수의 외부 연결 단자; 상기 하부 재배선층 상에 부착되는 하부 반도체 칩, 및 복수의 도전성 연결 구조물; 상기 하부 재배선층 상에서, 상기 하부 반도체 칩 및 상기 복수의 도전성 연결 구조물을 감싸는 몰딩 부재; 상기 하부 반도체 칩, 복수의 도전성 연결 구조물, 및 상기 몰딩 부재 상에, 상부 재배선 도전 구조물을 가지고, 상기 하부 재배선층의 두께보다 작은 값의 두께를 가지는 상부 재배선층; 및 상기 하부 반도체 칩의 활성면과 대향하는 활성면을 가지고, 상기 상부 재배선층 상에 배치되어 상기 상부 재배선 도전 구조물과 전기적으로 연결되는 상부 반도체 칩;을 포함하며, 상기 하부 반도체 칩은, 서로 반대되는 제1 면과 제2 면을 가지는 반도체 기판; 상기 반도체 기판의 상기 제1 면으로부터 상측으로 돌출된 복수의 핀형 활성 영역; 상기 복수의 핀형 활성 영역과 교차하는 방향으로 연장되는 게이트 라인; 상기 게이트 라인 상에 배치되며, 상기 상부 재배선 도전 구조물과 전기적으로 연결되는 상부 배선 구조체; 상기 상부 배선 구조체 상을 덮는 패시베이션층; 상기 반도체 기판의 상기 제2 면을 덮으며, 상기 하부 재배선 도전 구조물과 전기적으로 연결되는 하부 배선 구조체; 상기 반도체 기판의 상기 제1 면으로부터 상기 제2 면을 향하여 연장되는 매몰 레일 홀의 일부분을 채우는 매몰 전력 레일; 및 상기 반도체 기판의 상기 제2 면으로부터 상기 제1 면을 향하여 연장되며 상기 매몰 레일 홀과 연통되는 관통 홀을 채우며, 상기 매몰 전력 레일과 상기 하부 재배선 도전 구조물을 전기적으로 연결하는 관통 전극;을 포함한다.
본 발명에 따른 반도체 패키지는, 하부 반도체 칩이 상면을 통하여 활성면들이 서로 대향하는 상부 반도체 칩과 신호를 주고받고, 하면으로 연장되는 매몰 전력 레일 및 관통 전극을 가져서 하면을 통하여 전력을 외부로부터 제공받을 수 있어, 하부 반도체 칩과 상부 반도체 칩 사이의 신호 전달 경로를 단축될 수 있고, 전력 손실을 줄일 수 있다. 따라서 하부 반도체 칩과 상부 반도체 칩이 빠른 속도 및 넓은 대역폭을 가지며 신호를 서로 전달할 수 있어, 반도체 패키지의 동작 속도가 향상될 수 있다.
또한, 반도체 패키지 내에서 신호 전달 경로와 전력 전달 경로가 서로 분리되어 전력에 의한 신호 간섭을 방지할 수 있고 전력 손실이 감소되어, 반도체 패키지의 동작 신뢰성이 향상될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지가 가지는 하부 반도체 칩을 나타내는 단면도이다.
도 2a 내지 도 2m은 본 발명의 예시적인 실시예들에 따른 반도체 패키지가 가지는 하부 반도체 칩의 제조 방법을 나타내는 단면도들이다.
도 3a 내지 도 3f는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지가 가지는 하부 반도체 칩을 나타내는 단면도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 동작을 설명하는 단면도이다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지가 가지는 하부 반도체 칩을 나타내는 단면도이다.
도 1을 참조하면, 하부 반도체 칩(100)은 서로 반대되는 제1 면(110a)과 제2 면(110b)을 가지는 제1 반도체 기판(110), 제1 반도체 기판(110)의 제1 면(110a)으로부터 상측으로 돌출된 복수의 핀형(fin-type) 활성 영역(FA)을 포함한다. 제1 반도체 기판(110)의 제1 면(110a)은 제1 반도체 기판(110)의 주면(main surface)이라 호칭할 수 있다. 제1 반도체 기판(110)의 제1 면(110a) 및 제2 면(110b) 각각은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 연장될 수 있다.
복수의 핀형 활성 영역(FA)은 제1 반도체 기판(110)의 주면, 즉 제1 면(110a)으로부터 상측으로 수직 방향(Z 방향)으로 돌출될 수 있다. 제1 반도체 기판(110)은 Si 또는 Ge와 같은 반도체 물질, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체 물질을 포함할 수 있다. 제1 반도체 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 일부 실시 예에서, 복수의 핀형 활성 영역(FA)은 제1 수평 방향(X 방향)을 따라서 일정한 피치로 배열되며 상호 평행하게 제2 수평 방향(Y 방향)을 따라 연장될 수 있다.
복수의 핀형 활성 영역(FA) 각각의 사이에는, 복수의 핀형 활성 영역(FA)의 하단부의 양 측벽을 덮는 소자 분리막(120)이 형성될 수 있다. 복수의 핀형 활성 영역(FA)은 소자 분리막(120) 위로 핀(fin) 형상으로 돌출될 수 있다. 소자 분리막(120)은 예를 들면, 산화물, 질화물 또는 산질화물로 이루어질 수 있다.
제1 반도체 기판(110) 상에는 복수의 게이트 라인(140)이 복수의 핀형 활성 영역(FA)과 교차하는 방향으로 연장될 수 있다. 일부 실시 예에서, 복수의 게이트 라인(140)은 제1 수평 방향(X 방향)으로 연장될 수 있다. 게이트 라인(140)과 핀형 활성 영역(FA) 사이에는 게이트 절연막(142)이 개재될 수 있다. 층간 절연층(145)은 소자 분리막(120) 및 복수의 게이트 라인(140)을 덮을 수 있다.
게이트 절연막(142)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 상기 인터페이스막은 산화막, 질화막, 또는 산화질화막으로 이루어질 수 있다.
게이트 라인(140)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필(gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 상기 금속층은 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 게이트 라인(140)은 각각 일함수 금속 함유층을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일부 실시예들에서, 게이트 라인(140)은 각각 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
일부 실시 예에서 하부 반도체 칩(100)은 로직 반도체 칩일 수 있다. 예를 들면 하부 반도체 칩(100)은 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다. 복수의 핀형 활성 영역(FA), 및 복수의 게이트 라인(140)은 제1 반도체 기판(110)의 활성면, 또는 제1 면(110a)에서 중앙 처리 장치, 그래픽 처리 장치, 또는 어플리케이션 프로세서로 기능하는 제1 반도체 소자를 구성할 수 있다.
본 명세서에서, 로직 반도체 칩이란, 메모리 반도체 칩이 아니며 논리적인 연산을 수행하는 반도체 칩을 의미한다. 예를 들면, 로직 반도체 칩은 로직 셀을 포함할 수 있다. 상기 로직 셀은 트랜지스터, 레지스터 등과 같은 복수의 회로 소자(circuit elements)를 포함하여, 다양하게 구성될 수 있다. 상기 로직 셀은 예를 들면, AND, NAND, OR, NOR, XOR(exclusive OR), XNOR(exclusive NOR), INV(inverter), ADD(adder), BUF(buffer), DLY(delay), FIL(filter), 멀티플렉서(MXT/MXIT). OAI(OR/AND/INVERTER), AO(AND/OR), AOI(AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있으며, 상기 로직 셀은 카운터(counter), 버퍼(buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀(standard cells)을 구성할 수 있다.
층간 절연층(145) 상에는 상부 배선 구조체(SBEOL)가 배치될 수 있다. 상부 배선 구조체(SBEOL)는 복수의 상부 배선 라인(152), 복수의 상부 배선 비아(154), 복수의 연결 비아(156), 및 복수의 상부 배선 라인(152)과 복수의 상부 배선 비아(154)를 감싸는 상부 배선간 절연층(158)을 포함할 수 있다. 복수의 상부 배선 비아(154)는 복수의 상부 배선 라인(152) 중 서로 다른 수직 레벨에 위치하는 상부 배선 라인(152)들, 즉 서로 다른 배선 레이어에 배치되는 상부 배선 라인(152)들을 전기적으로 연결할 수 있다. 복수의 연결 비아(156)는 복수의 상부 배선 라인(152)과 복수의 게이트 라인(140)을 전기적으로 연결할 수 있다.
일부 실시 예에서, 복수의 상부 배선 라인(152) 중 일부개는 복수의 하부 칩 연결 패드의 기능을 수행할 수 있다.
복수의 상부 배선 라인(152), 복수의 상부 배선 비아(154), 및 복수의 연결 비아(156)는 예를 들면, 구리(Cu), 알루미늄(Al), 및 텅스텐(W)과 같은 금속 물질을 포함할 수 있다. 상부 배선간 절연층(158)은 HDP(High Density Plasma) 산화막, TEOS 산화막, TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 또는 저유전막(low-k dielectric layer) 등을 포함할 수 있다.
패시베이션층(160)은 상부 배선 구조체(SBEOL)를 덮을 수 있다. 패시베이션층(160)은 하부 반도체 칩(100)을 포함하는 반도체 패키지를 제조하는 과정에서, 식각 정지막으로 사용될 수 있다. 패시베이션층(160)은 예를 들면, 실리콘 질화물로 이루어질 수 있다.
도 1에는 복수의 상부 배선 라인(152)의 상면이 상부 배선간 절연층(158) 및 패시베이션층(160)에 의하여 모두 덮여있는 것으로 도시되었으나, 이는 예시적으로 이에 한정되지 않는다. 예를 들면, 상부 배선간 절연층(158) 및 패시베이션층(160)의 일부분이 제거되어, 복수의 상부 배선 라인(152) 중 일부개의 상면의 일부분이 노출될 수 있다.
복수의 매몰 레일 홀(BPRH)은 소자 분리막(120)을 관통하여 제1 반도체 기판(110) 내로 연장될 수 있다. 복수의 매몰 레일 홀(BPRH)은 복수의 핀형 활성 영역(FA)과 이격되도록 배치될 수 있다. 복수의 매몰 레일 홀(BPRH)은 복수의 게이트 라인(140)과 복수의 관통 전극(174) 사이에서 연장될 수 있다. 복수의 매몰 레일 홀(BPRH) 내에는 복수의 매몰 전력 레일(BPR)이 배치될 수 있다. 매몰 레일 절연층(132)은 매몰 전력 레일(BPR)과 제1 반도체 기판(110)의 사이에 개재될 수 있다.
매몰 레일 절연층(132)은 매몰 레일 홀(BPRH)의 내측면을 컨포멀(conformal)하게 덮을 수 있다. 매몰 레일 절연층(132)은 매몰 레일 홀(BPRH)의 내측면, 및 매몰 레일 홀(BPRH)의 저면의 일부분을 함께 컨포멀하게 덮을 수 있다. 예를 들면, 매몰 레일 절연층(132)은 매몰 전력 레일(BPR)과 제1 반도체 기판(110)의 사이로부터 매몰 전력 레일(BPR)과 소자 분리막(120) 사이로 연장될 수 있다. 매몰 레일 절연층(132)의 상단은 게이트 라인(140)의 하면과 접하거나, 게이트 라인(140)의 하면 및 층간 절연층(145)의 하면과 접할 수 있다. 매몰 레일 절연층(132)은 질화물로 이루어질 수 있다. 예를 들면, 매몰 레일 절연층(132)은 실리콘 질화물로 이루어질 수 있다.
매몰 전력 레일(BPR)은 금속과 같은 도전성 물질로 이루어질 수 있다. 매몰 전력 레일(BPR)은, 매몰 레일 홀(BPRH)의 내측면의 적어도 일부분과 저면의 적어도 일부분을 덮는 레일 배리어막 및 상기 레일 배리어막을 덮으며 매몰 레일 홀(BPRH)의 적어도 일부분을 채우는 레일 충전층으로 이루어질 수 있다. 예를 들면, 상기 레일 배리어막은 TiN을 포함할 수 있고, 상기 레일 충전층은 W 또는 Ru을 포함할 수 있다.
일부 실시 예에서, 매몰 전력 레일(BPR)은 매몰 레일 홀(BPRH)의 하측 부분만을 채울 수 있고, 매몰 레일 홀(BPRH)의 상측 부분은 매몰 절연층(134)이 채울 수 있다. 매몰 레일 절연층(132)은 매몰 전력 레일(BPR)과 제1 반도체 기판(110)의 사이로부터 매몰 전력 레일(BPR)과 소자 분리막(120) 사이를 거쳐, 매몰 절연층(134)과 소자 분리막(120) 사이로 연장될 수 있다. 매몰 절연층(134)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다.
매몰 전력 레일(BPR)과 게이트 라인(140) 사이에는 매몰 절연층(134)을 관통하는 전력 비아(136)가 개재되어, 매몰 전력 레일(BPR)과 게이트 라인(140)을 전기적으로 연결할 수 있다. 일부 실시 예에서, 전력 비아(136)는 매몰 절연층(134)을 관통하여 저면에 매몰 전력 레일(BPR)이 노출되는 전력 비아홀을 형성한 후, 복수의 게이트 라인(140)을 형성하기 위한 도전 물질이 상기 전력 비아홀을 채우도록 하여, 전력 비아(136)가 복수의 게이트 라인(140) 중 어느 하나와 일체를 이루도록 형성할 수 있다.
관통 홀(TSH)은 제1 반도체 기판(110)의 제2 면(110b)으로부터 제1 반도체 기판(110) 내로 연장될 수 있다. 관통 홀(TSH)은 매몰 레일 홀(BPRH)과 연통될 수 있다. 일부 실시 예에서, 관통 홀(TSH)은 제1 반도체 기판(110)의 제2 면(110b)으로부터 제1 반도체 기판(110) 내로 연장되면서 수평 폭이 감소하는, 즉, 제1 반도체 기판(110)의 제2 면(110b)을 향하여 연장되며 수평 폭이 증가하는 테이퍼드(tapered)한 형상을 가질 수 있다.
관통 홀(TSH)은 관통 전극(174) 및 제1 반도체 기판(110)과 관통 전극(174) 사이에 개재되는 비아 절연막(172)에 의하여 채워질 수 있다.
비아 절연막(172)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 비아 절연막(172)을 형성하기 위하여 CVD 공정을 이용할 수 있다. 비아 절연막(172)은 저압 CVD(sub-atmospheric CVD) 공정에 의해 형성된 O3/TEOS(ozone/tetra-ethyl ortho-silicate) 기반의 HARP(high aspect ratio process) 산화막으로 이루어질 수 있다.
관통 홀(TSH)은 제1 반도체 기판(110)의 제2 면(110b)으로부터 매몰 전력 레일(BPR)까지 수평 폭이 감소하는 테이퍼드한 형상을 가질 수 있다. 관통 전극(174)은 매몰 전력 레일(BPR)과 접하며 제1 반도체 기판(110)의 제2 면(110b)까지 연장되는 도전성 플러그와, 상기 도전성 플러그를 포위하는 도전성 배리어막을 포함할 수 있다. 상기 도전성 플러그는 Cu 또는 W를 포함할 수 있다. 예를 들면 상기 도전성 플러그는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 예컨대, 상기 도전성 플러그는 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있고, 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 상기 도전성 배리어막은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 상기 도전성 플러그 및 상기 도전성 배리어막은 PVD(physical vapor deposition) 공정 또는 CVD(chemical vapor deposition) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 반도체 기판(110)의 제2 면(110b) 상에는 하부 배선 구조체(PBEOL)가 배치될 수 있다. 하부 배선 구조체(PBEOL)는 복수의 하부 배선 라인(182), 복수의 하부 배선 비아(184), 및 복수의 하부 배선 라인(182)과 복수의 하부 배선 비아(184)를 감싸는 하부 배선간 절연층(186)을 포함할 수 있다. 복수의 하부 배선 비아(184)는 복수의 하부 배선 라인(182)과 복수의 관통 전극(174)을 전기적으로 연결할 수 있다. 일부 실시 예에서, 복수의 하부 배선 라인(182)이 2개 이상의 배선 레이어를 가지는 경우, 복수의 하부 배선 비아(184) 중 일부개는 복수의 하부 배선 라인(182) 중 서로 다른 수직 레벨에 위치하는 하부 배선 라인(182)들, 즉 서로 다른 배선 레이어에 배치되는 하부 배선 라인(182)들을 전기적으로 연결할 수 있다.
배선 레이어란, 동일한 수직 레벨에서 평면상으로 연장되는 전기적 경로를 의미한다. 상부 배선 구조체(SBEOL)는 하부 배선 구조체(PBEOL)보다 더 많은 배선 레이어를 가질 수 있다. 예를 들면, 상부 배선 구조체(SBEOL)는 적어도 2개의 배선 레이어를 가질 수 있고, 하부 배선 구조체(PBEOL)는 적어도 1개의 배선 레이어를 가질 수 있다. 수직 방향(Z 방향)으로 상부 배선 구조체(SBEOL)의 두께는 하부 배선 구조체(PBEOL)의 두께보다 큰 값을 가질 수 있다.
하부 반도체 칩(100)은, 상부 배선 구조체(SBEOL)를 통하여 데이터 신호 및 제어 신호와 같은 전력을 제외한 신호를 외부와 주고받을 수 있고, 하부 배선 구조체(PBEOL)를 통하여 전력을 외부로부터 제공받을 수 있다. 따라서 상부 배선 구조체(SBEOL)를 신호 배선 구조체라 호칭할 수 있고, 하부 배선 구조체(PBEOL)를 전력 배선 구조체라 호칭할 수 있다. 일부 실시 예에서, 하부 반도체 칩(100)은 하부 배선 구조체(PBEOL)를 통하여 전력 및 그라운드를 함께 외부로부터 제공받을 수 있다.
본 발명에 따른 하부 반도체 칩(100)은 제1 반도체 기판(110)의 제1 면(110a) 상에 배치되는 상부 배선 구조체(SBEOL)를 통하여 데이터 신호 및 제어 신호와 같은 전력을 제외한 신호를 외부와 주고받을 수 있고, 제1 반도체 기판(110)의 제2 면(110b) 상에 배치되는 하부 배선 구조체(PBEOL)를 통하여 전력을 외부로부터 제공받을 수 있다. 따라서 하부 반도체 칩(100)은, 신호와 전력이 각각 상부와 하부를 통하여 전달되므로 서로간의 간섭이 최소화될 수 있고, 복수의 핀형 활성 영역(FA)의 폭이 감소되는 등 하부 반도체 칩(100)의 집적도가 증가하여도, 신호와 전력이 하부 반도체 칩(100)에 안정적으로 전달될 수 있다.
도 2a 내지 도 2m은 본 발명의 예시적인 실시예들에 따른 반도체 패키지가 가지는 하부 반도체 칩의 제조 방법을 나타내는 단면도들이다.
도 2a를 참조하면, 제1 반도체 기판(110) 상에 버퍼층(112) 및 복수의 하드마스크 패턴(114)을 형성한 후, 복수의 하드마스크 패턴(114)을 식각 마스크로 제1 반도체 기판(110)의 일부분을 제거하여, 복수의 핀형(fin-type) 활성 영역(FA)을 형성한다. 복수의 핀형 활성 영역(FA)을 형성하는 과정에서, 버퍼층(112)도 패터닝되어, 복수개로 분리될 수 있다.
제1 반도체 기판(110)은 복수의 하부 반도체 칩을 만들 수 있는 웨이퍼 기판(WF)일 수 있다. 복수의 핀형(fin-type) 활성 영역(FA)은 제1 반도체 기판(110)의 제1 면(110a)으로부터 상측으로 돌출되도록 형성할 수 있다.
예를 들면, 버퍼층(112)은 산화물, 질화물, 또는 산질화물로 이루어질 수 있다. 일부 실시 예에서, 복수의 하드마스크 패턴(114)은 DPT 또는 QPT와 같은 스페이서를 이용하는 패턴 밀도 증가 기술을 사용하여 형성할 수 있다. 복수의 하드마스크 패턴(114)은 산화물, 질화물, 산질화물, 폴리실리콘, 탄소 함유막을 포함하는 절연물질 중 서로 다른 물질로 이루어지는 적어도 2개의 층의 적층 구조를 가질 수 있다. 상기 탄소 함유막은 SOH(spin-on hardmask) 재료를 포함할 수 있다. 상기 SOH 재료는 탄소 함량이 상기 SOH 재료의 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어질 수 있다.
도 2b를 참조하면, 복수의 핀형(fin-type) 활성 영역(FA) 각각의 사이를 채우는 예비 소자 분리층(120P)을 형성한다. 예비 소자 분리층(120P)은 예를 들면, 복수의 핀형(fin-type) 활성 영역(FA), 복수개로 패터닝된 버퍼층(112) 및 복수의 하드마스크 패턴(114) 각각의 양 측벽을 덮을 수 있다. 일부 실시 예에서, 예비 소자 분리층(120P)은, 복수의 하드 마스크 패턴(114)의 상면을 덮도록 형성한 후, 상측 일부분을 제거하여, 복수의 하드마스크 패턴(114)의 상면이 노출되도록 할 수 있다.
도 2c를 참조하면, 예비 소자 분리층(120P)을 관통하여 제1 반도체 기판(110) 내로 연장되는 복수의 매몰 레일 홀(BPRH)을 형성한다. 복수의 매몰 레일 홀(BPRH)은 예비 소자 분리층(120P)을 관통하여, 제1 반도체 기판(110)의 제1 면(110a)으로부터 제2 면(110b)을 향하여 연장되되, 제2 면(110b)까지 연장되지는 않도록 형성할 수 있다. 복수의 매몰 레일 홀(BPRH)은 복수의 핀형 활성 영역(FA)과 이격되도록 형성될 수 있다.
도 2d를 참조하면, 복수의 매몰 레일 홀(BPRH)의 내면, 즉 측면과 저면, 그리고 예비 소자 분리층(120P)의 상면을 덮는 커버 절연층(132P)을 형성한다. 커버 절연층(132P)은 복수의 매몰 레일 홀(BPRH)의 측면과 저면, 그리고 예비 소자 분리층(120P)의 상면을 컨포멀하게 덮도록 형성될 수 있다. 예를 들면, 커버 절연층(132P)은 약 5㎚ 내지 약 9㎚의 두께를 가지도록 형성할 수 있다. 커버 절연층(132P)은 질화물로 이루어질 수 있다.
커버 절연층(132P)을 덮으며, 복수의 매몰 레일 홀(BPRH)을 채우는 레일 물질층을 형성한 후, 상기 레일 물질층의 상측 일부분을 제거하여, 복수의 매몰 레일 홀(BPRH)의 하측 일부분을 채우는 복수의 매몰 전력 레일(BPR)을 형성할 수 있다.
매몰 전력 레일(BPR)은 금속과 같은 도전성 물질로 이루어질 수 있다. 매몰 전력 레일(BPR)은, 매몰 레일 홀(BPRH)의 내측면의 하측 일부분과 저면을 컨포멀하게 덮는 레일 배리어막 및 상기 레일 배리어막을 덮으며 매몰 레일 홀(BPRH)의 하측 일부분을 채우는 레일 충전층으로 이루어지도록 형성할 수 있다. 예를 들면, 상기 레일 배리어막은 TiN을 포함할 수 있고, 상기 레일 충전층은 W 또는 Ru을 포함할 수 있다. 일부 실시 예에서 상기 레일 배리어막은, 상기 커버 절연층보다 얇은 두께를 가지도록 형성할 수 있다. 예를 들면, 상기 레일 배리어막은 약 2㎚ 내지 약 6㎚의 두께를 가지도록 형성할 수 있다.
매몰 전력 레일(BPR)을 형성한 후, 매몰 레일 홀(BPRH)의 상측 부분을 채우는 매몰 절연층(134)을 형성할 수 있다. 매몰 절연층(134)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어지도록 형성할 수 있다.
도 2d 및 도 2e를 함께 참조하면, 커버 절연층(132P)의 일부분, 및 예비 소자 분리층(120P)의 일부분을 제거하여, 매몰 레일 절연층(132), 및 소자 분리막(120)을 형성한다. 복수의 핀형 활성 영역(FA)은 소자 분리막(120) 위로 핀(fin) 형상으로 돌출될 수 있다.
구체적으로 예비 소자 분리층(120P)의 상면을 덮는 커버 절연층(132P)의 부분, 예비 소자 분리층(120P)의 상측 부분, 및 예비 소자 분리층(120P)의 상측 부분의 측면, 즉 복수의 매몰 레일 홀(BPRH)의 측면의 상측 부분을 덮는 커버 절연층(132P)의 부분을 제거하여, 매몰 레일 절연층(132), 및 소자 분리막(120)을 형성할 수 있다. 매몰 레일 절연층(132), 및 소자 분리막(120)을 형성하는 과정에서, 복수의 매몰 레일 홀(BPRH)의 상측 부분을 채우는 매몰 절연층(134)의 상측 부분도 함께 제거될 수 있다.
도 2f를 참조하면, 복수의 핀형 활성 영역(FA)과 교차하며 연장되는 복수의 게이트 라인(140), 및 복수의 핀형 활성 영역(FA)과 복수의 게이트 라인(140) 사이에 개재되는 복수의 게이트 절연막(142)을 형성한다.
일부 실시 예에서, 복수의 게이트 절연막(142) 및 복수의 게이트 라인(140)은, 먼저 복수의 더미 게이트 절연막 및 복수의 더미 게이트 라인을 형성한 후, 상기 복수의 더미 게이트 절연막 및 상기 복수의 더미 게이트 라인을 제거하고 복수의 게이트 절연막(142) 및 복수의 게이트 라인(140)을 형성하는 리플레이스먼트 게이트 공정에 의하여 형성될 수 있다.
매몰 전력 레일(BPR)과 게이트 라인(140) 사이에는 매몰 절연층(134)을 관통하는 전력 비아(136)가 형성될 수 있다.
일부 실시 예에서, 전력 비아(136)는 매몰 절연층(134)을 관통하여 저면에 매몰 전력 레일(BPR)이 노출되는 전력 비아홀을 형성한 후, 복수의 게이트 라인(140)을 형성하기 위한 도전 물질이 상기 전력 비아홀을 채우도록 하여, 전력 비아(136)가 복수의 게이트 라인(140) 중 어느 하나와 일체를 이루도록 형성할 수 있다.
다른 일부 실시 예에서, 전력 비아(136)는 상기 전력 비아홀을 채우는 도전 물질을 채워서 형성할 수 있고, 이후에 전력 비아(136)와 접하는 게이트 라인(140)을 별도로 형성할 수 있다.
도 2g를 참조하면, 소자 분리막(120) 및 복수의 게이트 라인(140)을 덮는 층간 절연층(145)을 형성하고, 층간 절연층(145) 상에 상부 배선 구조체(SBEOL)를 형성한다. 상부 배선 구조체(SBEOL)는 복수의 상부 배선 라인(152), 복수의 상부 배선 비아(154), 복수의 연결 비아(156), 및 복수의 상부 배선 라인(152)과 복수의 상부 배선 비아(154)를 감싸는 상부 배선간 절연층(158)으로 이루어지도록 형성할 수 있다. 복수의 상부 배선 비아(154)는 상부 배선간 절연층(158)의 적어도 일부분을 관통하여, 서로 다른 배선 레이어에 배치되는 상부 배선 라인(152)들 사이를 연결하도록 형성할 수 있다. 복수의 연결 비아(156)는 복수의 상부 배선 라인(152)과 복수의 게이트 라인(140)을 연결하도록 형성할 수 있다. 일부 실시 예에서, 복수의 연결 비아(156)는 층간 절연층(145)을 관통하여 복수의 상부 배선 라인(152)과 복수의 게이트 라인(140)을 연결할 수 있다. 다른 일부 실시 예에서, 복수의 연결 비아(156)는 상부 배선간 절연층(158)의 하측 일부분, 및 층간 절연층(145)을 관통하여 복수의 상부 배선 라인(152)과 복수의 게이트 라인(140)을 연결할 수 있다.
패시베이션층(160)은 상부 배선 구조체(SBEOL)를 덮도록 형성할 수 있다. 패시베이션층(160)은 상부 배선간 절연층(158)과는 다른 식각 특성을 가지는 물질로 이루어질 수 있다. 예를 들면, 상부 배선간 절연층(158)은 실리콘 산화물로 이루어지고, 패시베이션층(160)은 실리콘 질화물로 이루어질 수 있다.
도 2h를 참조하면, 도 2g의 결과물을 상하로 뒤집어서, 패시베이션층(160)이 제1 지지 기판(10)을 향하도록 하며, 제1 지지 기판(10) 상에 부착한다. 제1 지지 기판(10)과 패시베이션층(160) 사이에는 이형 필름(20)이 개재될 수 있다.
도 2i를 참조하면, 제1 반도체 기판(110)의 제2 면(110b)으로부터 제1 반도체 기판(110) 내로 연장되는 복수의 관통 홀(TSH)을 형성한다. 복수의 관통 홀(TSH)은 제1 반도체 기판(110)의 제2 면(110b)으로부터 복수의 매몰 전력 레일(BPR)까지 연장될 수 있다. 일부 실시 예에서, 관통 홀(TSH)은 제1 반도체 기판(110)의 제2 면(110b)으로부터 제1 반도체 기판(110) 내로 연장되면서 수평 폭이 감소하는 테이퍼드한 형상을 가지도록 형성할 수 있다.
복수의 관통 홀(TSH)의 측면을 덮는 복수의 비아 절연막(172) 및, 복수의 비아 절연막(172)의 덮으며 복수의 관통 홀(TSH)을 채우는 복수의 관통 전극(174)을 형성한다. 복수의 비아 절연막(172)은 복수의 관통 홀(TSH)의 측면을 컨포멀하게 덮을 수 있다. 복수의 관통 전극(174)은 복수의 매몰 전력 레일(BPR)과 접하도록 형성할 수 있다.
도 2j를 참조하면, 제1 반도체 기판(110)의 제2 면(110b) 상에는 하부 배선 구조체(PBEOL)를 형성한다. 하부 배선 구조체(PBEOL)는 복수의 하부 배선 라인(182), 복수의 하부 배선 비아(184), 및 복수의 하부 배선 라인(182)과 복수의 하부 배선 비아(184)를 감싸는 하부 배선간 절연층(186)을 포함할 수 있다. 복수의 하부 배선 비아(184)는 하부 배선간 절연층(186)을 관통하여 복수의 하부 배선 라인(182)과 복수의 관통 전극(174) 사이를 연결하도록 형성할 수 있다.
도 2k를 참조하면, 도 2j의 결과물을 상하로 뒤집어서, 하부 배선 구조체(PBEOL)가 다이싱 필름(30)을 향하도록 하며, 다이싱 필름(30) 상에 부착한다.
도 2k 및 도 2l을 함께 참조하면, 이형 필름(20)이 부착된 제1 지지 기판(10)을 패시베이션층(160)으로부터 제거한다.
도 2m을 참조하면, 도 2l의 결과물을 절단하여 복수의 하부 반도체 칩(100)을 형성한다. 복수의 하부 반도체 칩(100) 사이에는 절단 영역(CR)이 형성될 수 있다. 절단 영역(CR)은 블레이드(blade) 다이싱, 플라즈마 다이싱, 또는 레이저 다이싱에 의하여 형성될 수 있다. 이후 다이싱 필름(30)으로부터 개별 하부 반도체 칩(100)을 분리할 수 있다.
도 3a 내지 도 3f는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3a를 참조하면, 제2 지지 기판(40) 상에 하부 재배선층(200)을 형성한다. 하부 재배선층(200)은 복수의 하부 재배선 절연층(210) 및 하부 재배선 도전 구조물(220)을 포함할 수 있다. 하부 재배선 도전 구조물(220)은, 복수의 하부 재배선 절연층(210) 각각의 상면 및 하면 중 적어도 일면에 배치되는 복수의 하부 재배선 라인 패턴(222), 및 복수의 하부 재배선 절연층(210) 중 적어도 하나의 하부 재배선 절연층(210)을 관통하여 복수의 하부 재배선 라인 패턴(222) 중 일부와 각각 접하여 연결되는 복수의 하부 재배선 비아(224)를 포함할 수 있다.
복수의 하부 재배선 절연층(210) 각각은 예를 들어, 유기 화합물로 구성된 물질막으로부터 형성될 수 있다. 일부 실시 예에서 있어서, 복수의 하부 재배선 절연층(210)은 유기 고분자 물질로 구성된 물질막으로부터 형성될 수 있다. 예를 들면, 복수의 하부 재배선 절연층(210) 각각은 PID(photo imageable dielectric), ABF(Ajinomoto Build-up Film), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다.
복수의 하부 재배선 라인 패턴(222) 및 복수의 하부 재배선 비아(224)는 금속 또는 이들의 합금으로 이루어질 수 있다. 일부 실시 예에서, 복수의 하부 재배선 비아(224)는 상측으로부터 하측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가지도록 형성할 수 있다. 복수의 하부 재배선 라인 패턴(222) 중 적어도 일부는 복수의 하부 재배선 비아(224) 중 일부와 함께 형성되어 일체를 이룰 수 있다. 일부 실시 예에서, 복수의 하부 재배선 라인 패턴(222) 중 일부는, 복수의 하부 재배선 라인 패턴(222) 중 일부의 하측과 접하는 복수의 하부 재배선 비아(224)의 일부와 일체를 이루도록 함께 형성될 수 있다. 다른 일부 실시 예에서, 복수의 하부 재배선 라인 패턴(222) 중 일부는, 복수의 하부 재배선 라인 패턴(222) 중 일부의 상측과 접하는 복수의 하부 재배선 비아(224)의 일부와 일체를 이루도록 함께 형성될 수 있다.
복수의 하부 재배선 라인 패턴(222)과 복수의 하부 재배선 절연층(210)의 사이 및 복수의 하부 재배선 비아(224)와 복수의 재배선 절연층(210)의 사이에는 하부 재배선 씨드층(226)이 개재될 수 있다. 일부 실시 예에서, 하부 재배선 씨드층(226)은 복수의 하부 재배선 라인 패턴(222) 및 복수의 하부 재배선 비아(224) 각각의 하면과 복수의 하부 재배선 절연층(210) 중 어느 하나와의 사이, 및 복수의 하부 재배선 비아(224)의 측면과 복수의 하부 재배선 절연층(210) 중 어느 하나와의 사이에 개재되도록 형성할 수 있다.
예를 들면, 하부 재배선 씨드층(226)은 물리 기상 증착을 수행하여 형성할 수 있고, 복수의 하부 재배선 라인 패턴(222) 및 복수의 하부 재배선 비아(224)는 하부 재배선 씨드층(226)을 씨드로 사용하는 전해 도금 또는 무전해 도금을 수행하여 형성할 수 있다. 하부 재배선 씨드층(226)은, 예를 들면, 구리(Cu), 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al) 등으로 구성되는 군으로부터 선택될 수 있다.
일부 실시 예에서, 하부 재배선층(200)은 하단에 배치되는 복수의 외부 연결 패드(242)를 더 포함할 수 있다. 예를 들면, 제2 지지 기판(40) 상에 복수의 외부 연결 패드(242)를 먼저 형성한 후, 복수의 하부 재배선 절연층(210) 및 하부 재배선 도전 구조물(220)을 형성할 수 있다. 복수의 외부 연결 패드(242)는 하부 재배선 도전 구조물(220)과 전기적으로 연결되도록 형성할 수 있다.
다른 일부 실시 예에서, 하부 재배선층(200)은 복수의 외부 연결 패드(242)를 포함하지 않고, 복수의 하부 재배선 라인 패턴(222) 및 복수의 하부 재배선 비아(224) 중 일부분들이 복수의 외부 연결 패드의 기능을 수행하도록 할 수 있다.
일부 실시 예에서, 하부 재배선층(200)은 상단에 배치되는 복수의 하부 연결 패드(244)를 더 포함할 수 있다. 있다. 일부 실시 예에서, 복수의 외부 연결 패드(242) 및 복수의 하부 연결 패드(244)는 하부 재배선 라인 패턴(222)과 동일하거나 유사한 물질로 이루어질 수 있다. 예를 들면, 복수의 하부 재배선 절연층(210) 및 하부 재배선 도전 구조물(220) 상에 하부 재배선 도전 구조물(220)과 전기적으로 연결되는 복수의 하부 연결 패드(244)를 형성할 수 있다.
다른 일부 실시 예에서, 하부 재배선층(200)은 복수의 하부 연결 패드(244)를 포함하지 않고, 복수의 하부 재배선 라인 패턴(222) 중 일부분들이 복수의 하부 연결 패드의 기능을 수행하도록 할 수 있다.
도 3b를 참조하면, 하부 재배선층(200) 상에 복수의 도전성 연결 구조물(310), 및 하부 반도체 칩(100)을 부착한다. 복수의 도전성 연결 구조물(310)은 복수의 하부 연결 패드(244) 중 일부개 상에 부착될 수 있다. 하부 반도체 칩(100)은 복수의 하부 연결 패드(244) 중 다른 일부개 상에 부착될 수 있다. 복수의 도전성 연결 구조물(310)의 상면은 하부 반도체 칩(100)의 상면, 즉 패시베이션층(160)의 상면보다 높은 수직 레벨에 위치할 수 있다.
일부 실시 예에서, 복수의 도전성 연결 구조물(310)은 복수의 하부 연결 패드(244) 중 일부개 상에 직접 부착할 수 있다. 예를 들면, 복수의 도전성 연결 구조물(310) 각각은, TMV(Through Mold Via), 도전성 솔더, 도전성 필라, 또는 적어도 하나의 도전성 범프로 이루어질 수 있다. 일부 실시 예에서, 복수의 도전성 연결 구조물(310) 각각은 구리 포스트(Cu post)일 수 있다.
하부 반도체 칩(100)과 복수의 하부 연결 패드(244) 사이에는 복수개의 제1 칩 연결 단자(190)가 개재될 수 있다. 복수의 제1 칩 연결 단자(190)는 하부 반도체 칩(100)의 복수의 하부 배선 라인(182) 중 일부분들과 복수의 하부 연결 패드(244)를 연결할 수 있다. 예를 들면, 복수의 제1 칩 연결 단자(190)는 범프 또는 솔더볼일 수 있다.
도 3c를 참조하면, 하부 재배선층(200) 상에 복수의 도전성 연결 구조물(310), 및 하부 반도체 칩(100)을 덮는 제1 몰딩 부재(320)를 형성한다. 제1 몰딩 부재(320)는 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.일부 실시 예에서, 제1 몰딩 부재(320)는 하부 재배선층(200)과 하부 반도체 칩(100) 사이를 채우며, 복수의 칩 연결 단자(130)를 감싸도록 형성할 수 있다.
다른 일부 실시 예에서, 하부 재배선층(200)과 하부 반도체 칩(100) 사이에 복수의 칩 연결 단자(130)를 감싸는 언더필층을 먼저 형성한 후, 제1 몰딩 부재(320)를 형성할 수 있다. 상기 언더필층은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로부터 형성될 수 있다. 또는 상기 언더필층은 비전도성 필름(NCF, Non Conductive Film)으로부터 형성될 수 있다.
도 3d를 참조하면, 하부 반도체 칩(100)의 패시베이션층(160)이 노출될 때까지 평탄화 공정을 수행하여, 제1 몰딩 부재(320) 및 복수의 칩 연결 단자(130)의 상측 일부분을 제거한다. 제1 몰딩 부재(320)의 상면, 복수의 칩 연결 단자(130)의 상면, 및 하부 반도체 칩(100)의 상면은 동일 수직 레벨에 위치하여, 동일 평면을 이룰(coplanar) 수 있다. 예를 들면, 제1 몰딩 부재(320)의 상면, 복수의 칩 연결 단자(130)의 상면, 및 패시베이션층(160)의 상면은 동일 수직 레벨에 위치하여, 동일 평면을 이룰 수 있다.
도 3e를 참조하면, 제1 몰딩 부재(320) 상에 상부 재배선층(400)을 형성한다. 상부 재배선층(400)은 및 적어도 하나의 상부 재배선 절연층(410) 및 상부 재배선 도전 구조물(420)을 포함할 수 있다. 상부 재배선 도전 구조물(420)은, 적어도 하나의 상부 재배선 절연층(410) 각각의 상면 및 하면 중 적어도 일면에 배치되는 복수의 상부 재배선 라인 패턴(422), 및 복수의 상부 재배선 라인 패턴(422) 중 일부와 각각 접하여 연결되며 하나의 상부 재배선 절연층(410)을 관통하는 복수의 상부 재배선 비아(424)를 포함할 수 있다. 복수의 상부 재배선 라인 패턴(422) 중 적어도 일부는 복수의 상부 재배선 비아(424) 중 일부와 함께 형성되어 일체를 이루도록 형성할 수 있다.
일부 실시 예에서, 복수의 상부 재배선 비아(424)는 상측으로부터 하측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가지도록 형성 수 있다. 즉, 복수의 상부 재배선 비아(424)는 하부 반도체 칩(100)으로부터 멀어지면서 수평 폭이 넓어질 수 있다.
복수의 상부 재배선 라인 패턴(422)과 적어도 하나의 상부 재배선 절연층(410)의 사이 및 복수의 상부 재배선 비아(424)와 적어도 하나의 상부 재배선 절연층(410)의 사이에는 상부 재배선 씨드층(426)이 개재될 수 있다.
복수의 상부 재배선 비아(424) 중 일부개는 패시베이션층(160)을 관통하여 상부 배선 구조체(SBEOL)와 연결되도록 형성할 수 있다. 예를 들면, 복수의 상부 재배선 비아(424) 중 일부개는 복수의 상부 배선 라인(152) 중 일부개와 연결되도록 형성할 수 있다.
상부 재배선 절연층(410), 상부 재배선 라인 패턴(422), 상부 재배선 비아(424), 및 상부 재배선 씨드층(426) 각각은 하부 재배선 절연층(210), 하부 재배선 라인 패턴(222), 하부 재배선 비아(224), 및 하부 재배선 씨드층(226) 각각과 동일하거나 유사한 물질로 이루어질 수 있고, 대체로 유사한 형상을 가질 수 있는 바, 자세한 설명은 생략하도록 한다.
일부 실시 예에서, 상부 재배선층(400)이 가지는 상부 재배선 절연층(410)의 적층 개수는 하부 재배선층(200)이 가지는 하부 재배선 절연층(210)의 적층 개수보다 적도록 형성할 수 있다. 일부 실시 예에서, 상부 재배선층(400)은 하부 재배선층(200)보다 더 적은 배선 레이어를 가지도록 형성할 수 있다. 일부 실시 예에서, 상부 재배선층(400)의 두께는 하부 재배선층(200)의 두께보다 작은 값을 가지도록 형성할 수 있다.
하부 재배선층(200), 상부 재배선층(400), 그리고 하부 재배선층(200)과 상부 재배선층(400) 사이에 개재되는 하부 반도체 칩(100), 복수의 도전성 연결 구조물(310), 및 제1 몰딩 부재(320)를 함께 하부 패키지(LP)라 호칭할 수 있다.
도 3f를 참조하면, 하부 패키지(LP) 상에 상부 패키지(UP)를 부착한다. 상부 패키지(UP)는 적어도 하나의 상부 반도체 칩(500)을 포함할 수 있다. 일부 실시 예에서, 상부 패키지(UP)는 적어도 하나의 상부 반도체 칩(500)을 감싸는 제2 몰딩 부재(580)를 더 포함할 수 있다.
상부 반도체 칩(500)은 활성면에 상부 반도체 소자(512)가 배치되는 제2 반도체 기판(510), 및 제2 반도체 기판(510)의 활성면에 배치되는 복수의 상부 칩 연결 패드(520)를 포함할 수 있다. 상부 패키지(UP)는 상부 반도체 소자(512)가 배치되는 상부 반도체 칩(500)의 활성면이 하부 반도체 패키지(LP)를 향하도록, 하부 패키지(LP 상에 부착될 수 있다. 상부 반도체 칩(500)과 하부 반도체 칩(100)은 활성면이 서로 대향할 수 있다.
제2 반도체 기판(510)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 제2 반도체 기판(510)은 도전 영역, 예를 들면 불순물이 도핑된 웰, 또는 불순물이 도핑된 구조물을 포함할 수 있다.
일부 실시 예에서, 상부 반도체 칩(500)은 로직 반도체 칩일 수 있다. 예를 들면 상부 반도체 칩(500)은 중앙 처리 장치 칩, 그래픽 처리 장치 칩, 또는 어플리케이션 프로세서 칩일 수 있고, 제2 반도체 소자(512)는 중앙 처리 장치, 그래픽 처리 장치, 또는 어플리케이션 프로세서로 기능할 수 있다.
다른 일부 실시 예에서, 상부 반도체 칩(500)은 메모리 반도체 칩일 수 있다. 예를 들면, 상부 반도체 칩(500)은 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다.
또 다른 일부 실시 예에서, 상부 패키지(UP)가 복수개의 상부 반도체 칩(500)을 가지는 경우, 복수개의 상부 반도체 칩(500) 중 일부개는 중앙 처리 장치 칩, 그래픽 처리 장치 칩, 또는 어플리케이션 프로세서 칩이고, 다른 일부개는 메모리 반도체 칩일 수 있다.
일부 실시 예에서, 상부 반도체 칩(500)과 커버 배선 구조물(200) 사이에는 복수개의 제2 칩 연결 단자(550)가 개재될 수 있다. 복수개의 제2 칩 연결 단자(550)는 복수의 상부 재배선 라인 패턴(422) 중 일부개들과 복수의 상부 칩 연결 패드(520)를 연결할 수 있다.
도 3f에는 제2 몰딩 부재(580)가 커버 배선 구조물(200)의 상면을 직접 덮는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 상부 패키지(UP)는 패키지 기판, 상기 패키지 기판 상에 부착되는 상부 반도체 칩(500) 및 상기 패키지 기판의 상면을 덮고 상부 반도체 칩(500)을 감싸는 제2 몰딩 부재(580)로 이루어질 수 있으며, 복수개의 제2 칩 연결 단자(550)는 상기 패키지 기판과 커버 배선 구조물(200) 사이에 개재될 수 있다.
다른 일부 실시 예에서, 복수의 상부 재배선 라인 패턴(422) 중 일부개들과 복수의 상부 칩 연결 패드(520)는 집적 접촉하여 전기적으로 연결될 수 있다. 예를 들면, 복수의 상부 재배선 라인 패턴(422) 중 일부개들과 복수의 상부 칩 연결 패드(520)는 열에 의하여 확장(expansion)하여 서로 접한 후, 포함하는 금속 원자들의 확산을 통하여 일체를 이루도록 확산 본딩(diffusion bonding)된 복수의 결합 패드가 될 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 3f 및 도 4를 함께 참조하면, 하부 재배선층(200)으로부터 제2 지지 기판(40)을 제거하여 복수의 외부 연결 패드(242)가 노출되도록 한다. 복수의 외부 연결 패드(242)에 복수의 외부 연결 단자(600)를 부착하여 반도체 패키지(1)를 형성한다.
반도체 패키지(1)는 하부 패키지(LP) 상에 상부 패키지(UP)가 부착된 패키지 온 패키지(PoP, Package-on-Package)일 수 있다. 하부 패키지(LP)는 하부 재배선층(200) 상에 부착된 하부 반도체 칩(100), 복수의 도전성 연결 구조물(310), 하부 반도체 칩(100) 및 복수의 도전성 연결 구조물(310)을 감싸는 제1 몰딩 부재(320), 및 상부 재배선층(400)을 포함할 수 있다. 하부 패키지(LP)는 팬 아웃 웨이퍼 레벨 패키지(FOWLP, Fan Out Wafer Level Package)일 수 있다. 상부 반도체 패키지(UP)는 상부 반도체 칩(500) 및 상부 반도체 칩(500)을 감싸는 제2 몰딩 부재(580)를 포함할 수 있다. 상부 패키지(UP)는 상부 반도체 칩(500)의 활성면이 하부 반도체 칩(100)의 활성면을 향하도록 하부 패키지(LP) 상에 부착될 수 있다.
하부 반도체 칩(100)과 상부 반도체 칩(500)은 활성면이 서로 마주보며, 상부 재배선층(400)의 상부 재배선 도전 구조물(420)을 통하여 데이터 신호 및 제어 신호와 같은 전력을 제외한 신호를 서로 주고받을 수 있다. 따라서 하부 반도체 칩(100)과 상부 반도체 칩(500)은 빠른 속도 및 넓은 대역폭을 가지며 신호를 서로 주고받을 수 있다.
하부 반도체 칩(100)은 복수의 매몰 전력 레일(BPR), 복수의 관통 전극(174), 및 하부 재배선층(200)의 하부 재배선 도전 구조물(220)을 통하여 전력을 외부로부터 제공받을 수 있다. 일부 실시 예에서, 하부 반도체 칩(100)은 복수의 매몰 전력 레일(BPR), 복수의 관통 전극(174), 하부 배선 구조체(PBEOL), 및 하부 재배선층(200)의 하부 재배선 도전 구조물(220)을 통하여 전력을 외부로부터 제공받을 수 있다. 상부 반도체 칩(500)은 상부 재배선층(400)의 상부 재배선 도전 구조물(420), 복수의 도전성 연결 구조물(310) 중 일부개 및 하부 재배선층(200)의 하부 재배선 도전 구조물(220)을 통하여 전력을 외부로부터 제공받을 수 있다.
하부 반도체 칩(100) 및 상부 반도체 칩(500) 중 적어도 하나의 반도체 칩은 상부 재배선층(400)의 상부 재배선 도전 구조물(420), 복수의 도전성 연결 구조물(310) 중 다른 일부개 및 하부 재배선층(200)의 하부 재배선 도전 구조물(220)을 통하여 외부와 신호를 주고받을 수 있다.
본 발명에 따른 반도체 패키지(1)는 하부 반도체 칩(100)이 상면을 통하여 상부 반도체 칩(500)과 신호를 주고받고, 하면을 통하여 전력을 외부로부터 제공받을 수 있어, 하부 반도체 칩(100)과 상부 반도체 칩(500) 사이의 신호 전달 경로를 단축될 수 있고, 전력 손실을 줄일 수 있다. 따라서 하부 반도체 칩(100)과 상부 반도체 칩(500)이 빠른 속도 및 넓은 대역폭을 가지며 신호를 서로 전달할 수 있어, 반도체 패키지(1)의 동작 속도가 향상될 수 있다. 또한, 반도체 패키지(1) 내에서 신호 전달 경로와 전력 전달 경로가 서로 분리되어 전력에 의한 신호 간섭을 방지할 수 있고 전력 손실이 감소되어, 반도체 패키지(1)의 동작 신뢰성이 향상될 수 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 구체적으로, 도 5에서, 도 1 내지 도 4와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 5를 참조하면, 반도체 패키지(2)는 하부 패키지(LPa) 상에 상부 패키지(UP)가 부착된 패키지 온 패키지일 수 있다. 하부 패키지(LPa)는 하부 재배선층(200) 상에 부착되며 실장 공간(360G)을 가지는 확장층(300), 실장 공간(360G) 내에 수용되어 하부 재배선층(200) 상에 부착되는 하부 반도체 칩(100), 하부 반도체 칩(100)을 감싸며 실장 공간(360G)을 채우는 제1 몰딩 부재(380), 및 , 상부 재배선층(400)을 포함할 수 있다. 하부 패키지(LPa)는 팬 아웃 패널 레벨 패키지(FOPLP, Fan Out Panel Level Package)일 수 있다. 상부 반도체 패키지(UP)는 상부 반도체 칩(500) 및 상부 반도체 칩(500)을 감싸는 제2 몰딩 부재(580)를 포함할 수 있다. 상부 패키지(UP)는 상부 반도체 칩(500)의 활성면이 하부 반도체 칩(100)의 활성면을 향하도록 하부 패키지(LPa) 상에 부착될 수 있다.
확장층(300)은 적어도 하나의 반도체 칩(100)의 주위를 포위할 수 있다. 일부 실시 예에서, 확장층(300)은 패널 보드(panel board)일 수 있다. 실장 공간(360G)의 수평 폭 및 수평 면적은 하부 반도체 칩(100)의 수평 폭 및 수평 면적보다 큰 값을 가질 수 있다. 하부 반도체 칩(100)의 측면은 실장 공간(360G)의 내측면과 이격될 수 있다.
확장층(300)은 예를 들면, 인쇄회로기판(printed circuit board, PCB), 세라믹 기판, 패키지 제조용 웨이퍼, 또는 인터포저(interposer)일 수 있다. 일부 실시 예에서, 확장층(300)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 실장 공간(360G)은 확장층(300)에 개구부 또는 캐비티(cavity)로 형성될 수 있다. 실장 공간(360G)은 확장층(300)의 일부 영역, 예를 들어, 중심 영역에 형성될 수 있다. 실장 공간(360G)은 확장층(300)의 상면으로부터 소정의 깊이까지 리세스되거나, 오픈되어 형성될 수 있다. 확장층(300)을 리세스 또는 오픈하기 위하여, 건식 식각, 습식 식각, 스크린 프린트, 드릴 비트(drill bit), 또는 레이저 드릴링 공정 등이 이용될 수 있다.
일부 실시 예에서, 확장층(300)은 기판 베이스(360) 및 기판 베이스(360)를 관통하는 복수의 도전성 연결 구조물(370)을 포함할 수 있다.
기판 베이스(360)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 기판 베이스(360)는 예를 들면, FR-4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
복수의 도전성 연결 구조물(370) 각각은 수평 방향(X 방향 및/또는 Y 방향)으로 연장되는 복수의 배선 패턴(372) 및 수직 방향(Z 방향)으로 연장되는 복수의 도전 비아(374)로 이루어질 수 있다. 복수의 도전성 연결 구조물(370)은 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다.
일부 실시 예에서, 확장층(300)은 기판 베이스(360)가 복수의 층으로 이루어지는 멀티 레이어 기판일 수 있다. 복수의 배선 패턴(372)은 확장층(300)은 기판 베이스(360)가 이루는 상기 복수의 층 각각의 사이 및, 기판 베이스(360)가 이루는 상기 복수의 층의 상면과 하면 중 적어도 일부에 배치될 수 있다.
복수의 도전 비아(374)는 확장층(300)에서 서로 다른 배선 레이어에 배치되는 배선 패턴(372)들을 전기적으로 연결하도록, 기판 베이스(360)의 적어도 일부분을 관통할 수 있다.
제1 몰딩 부재(380)는 하부 반도체 칩(100)과 확장층(300) 사이의 공간을 충전할 수 있다. 예를 들면, 제1 몰딩 부재(380)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기 필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT 등으로부터 형성될 수 있다. 또는 제1 몰딩 부재(380)는 EMC와 같은 몰딩 물질이나 PIE(photoimagable encapsulant)와 같은 감광성 재료로부터 형성될 수 있다. 일부 실시 예에서, 제1 몰딩 부재(380)는 확장층(300)의 상면을 덮도록 형성될 수 있다.
일부 실시 예에서, 제1 몰딩 부재(380)는 실리콘 산화물을 소정의 두께로 증착한 후, 폴리이미드(Polyimide)와 같은 폴리머를 실리콘 산화물에 의하여 채워지지 않은 실장 공간(360G)의 부분을 채우도록 하여 형성할 수 있다.
다른 일부 실시 예에서, 제1 몰딩 부재(380)는 폴리이미드와 같은 폴리머가 하부 반도체 칩(100) 및 확장층(300)의 상면을 덮어서, 제1 몰딩 부재(380)가 반도체 칩(100)의 측면 및 상면을 감싸도록 형성할 수 있다.
또 다른 일부 실시 예에서, 제1 몰딩 부재(380)는 폴리이미드와 같은 폴리머가 실장 공간(360G)을 채우도록 형성한 후, 절연성 물질이 상기 폴리머 및 확장층(300)을 덮도록 하여 형성할 수 있다. 상기 절연성 물질은 예를 들면, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막일 수 있다.
상부 재배선층(400)은 제1 몰딩 부재(380) 상에 배치될 수 있다. 상부 재배선층(400)은 및 적어도 하나의 상부 재배선 절연층(410) 및 상부 재배선 도전 구조물(420)을 포함할 수 있다. 상부 재배선 도전 구조물(420)은, 적어도 하나의 상부 재배선 절연층(410) 각각의 상면 및 하면 중 적어도 일면에 배치되는 복수의 상부 재배선 라인 패턴(422), 및 복수의 상부 재배선 라인 패턴(422) 중 일부와 각각 접하여 연결되며 하나의 상부 재배선 절연층(410)을 관통하는 복수의 상부 재배선 비아(424)를 포함할 수 있다. 일부 실시 예에서, 복수의 상부 재배선 비아(424)는 상측으로부터 하측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가지도록 형성 수 있다.
복수의 상부 재배선 라인 패턴(422)과 적어도 하나의 상부 재배선 절연층(410)의 사이 및 복수의 상부 재배선 비아(424)와 적어도 하나의 상부 재배선 절연층(410)의 사이에는 상부 재배선 씨드층(426)이 개재될 수 있다.
복수의 상부 재배선 비아(424) 중 일부개는 제1 몰딩 부재(380) 및 패시베이션층(160)을 관통하여 상부 배선 구조체(SBEOL)와 연결되도록 형성할 수 있다.
하부 반도체 칩(100)과 상부 반도체 칩(500)은 활성면이 서로 마주보며, 상부 재배선층(400)의 상부 재배선 도전 구조물(420)을 통하여 데이터 신호 및 제어 신호와 같은 전력을 제외한 신호를 서로 주고받을 수 있다. 따라서 하부 반도체 칩(100)과 상부 반도체 칩(500)은 빠른 속도 및 넓은 대역폭을 가지며 신호를 서로 주고받을 수 있다.
하부 반도체 칩(100)은 복수의 매몰 전력 레일(BPR), 복수의 관통 전극(174), 및 하부 재배선층(200)의 하부 재배선 도전 구조물(220)을 통하여 전력을 외부로부터 제공받을 수 있다. 일부 실시 예에서, 하부 반도체 칩(100)은 복수의 매몰 전력 레일(BPR), 복수의 관통 전극(174), 하부 배선 구조체(PBEOL), 및 하부 재배선층(200)의 하부 재배선 도전 구조물(220)을 통하여 전력을 외부로부터 제공받을 수 있다. 상부 반도체 칩(500)은 상부 재배선층(400)의 상부 재배선 도전 구조물(420), 복수의 도전성 연결 구조물(380) 중 일부개 및 하부 재배선층(200)의 하부 재배선 도전 구조물(220)을 통하여 전력을 외부로부터 제공받을 수 있다.
하부 반도체 칩(100) 및 상부 반도체 칩(500) 중 적어도 하나의 반도체 칩은 상부 재배선층(400)의 상부 재배선 도전 구조물(420), 복수의 도전성 연결 구조물(380) 중 다른 일부개 및 하부 재배선층(200)의 하부 재배선 도전 구조물(220)을 통하여 외부와 신호를 주고받을 수 있다.
본 발명에 따른 반도체 패키지(2)는 하부 반도체 칩(100)이 상면을 통하여 상부 반도체 칩(500)과 신호를 주고받고, 하면을 통하여 전력을 외부로부터 제공받을 수 있어, 하부 반도체 칩(100)과 상부 반도체 칩(500) 사이의 신호 전달 경로를 단축될 수 있다. 따라서 하부 반도체 칩(100)과 상부 반도체 칩(500)이 빠른 속도 및 넓은 대역폭을 가지며 신호를 서로 전달할 수 있어, 반도체 패키지(2)의 동작 속도가 향상될 수 있다. 또한, 반도체 패키지(2) 내에서 신호 전달 경로와 전력 전달 경로가 서로 분리되어 전력에 의한 신호 간섭을 방지할 수 있어, 반도체 패키지(2)의 동작 신뢰성이 향상될 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지가 가지는 하부 반도체 칩을 나타내는 단면도이다. 도 6에서, 도 1과 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 6을 참조하면, 하부 반도체 칩(100a)은 서로 반대되는 제1 면(110a)과 제2 면(110b)을 가지는 제1 반도체 기판(110), 제1 반도체 기판(110)의 제1 면(110a)으로부터 상측으로 돌출된 복수의 핀형 활성 영역(FA)을 포함한다.
복수의 핀형 활성 영역(FA)은 제1 반도체 기판(110)의 주면, 즉 제1 면(110a)으로부터 상측으로 수직 방향(Z 방향)으로 돌출될 수 있다. 복수의 핀형 활성 영역(FA) 각각의 사이에는, 복수의 핀형 활성 영역(FA)의 하단부의 양 측벽을 덮는 소자 분리막(120)이 형성될 수 있다. 복수의 핀형 활성 영역(FA)은 소자 분리막(120) 위로 핀 형상으로 돌출될 수 있다.
제1 반도체 기판(110) 상에는 복수의 게이트 라인(140)이 복수의 핀형 활성 영역(FA)과 교차하는 방향으로 연장될 수 있다. 게이트 라인(140)과 핀형 활성 영역(FA) 사이에는 게이트 절연막(142)이 개재될 수 있다. 층간 절연층(145)은 소자 분리막(120) 및 복수의 게이트 라인(140)을 덮을 수 있다.
일부 실시 예에서 하부 반도체 칩(100a)은 로직 반도체 칩일 수 있다. 예를 들면 하부 반도체 칩(100a)은 중앙 처리 장치 칩, 그래픽 처리 장치 칩, 또는 어플리케이션 프로세서 칩일 수 있다.
층간 절연층(145) 상에는 상부 배선 구조체(SBEOL)가 배치될 수 있다. 상부 배선 구조체(SBEOL)는 복수의 상부 배선 라인(152), 복수의 상부 배선 비아(154), 복수의 연결 비아(156), 및 복수의 상부 배선 라인(152)과 복수의 상부 배선 비아(154)를 감싸는 상부 배선간 절연층(158)을 포함할 수 있다. 복수의 연결 비아(156)는 복수의 상부 배선 라인(152)과 복수의 게이트 라인(140)을 전기적으로 연결할 수 있다.
패시베이션층(160)은 상부 배선 구조체(SBEOL)를 덮을 수 있다.
복수의 매몰 레일 홀(BPRH)은 소자 분리막(120)을 관통하여 제1 반도체 기판(110) 내로 연장되어, 복수의 게이트 라인(140)과 복수의 관통 전극(174) 사이에서 연장될 수 있다. 복수의 매몰 레일 홀(BPRH)은 복수의 핀형 활성 영역(FA)과 이격되도록 배치될 수 있다. 복수의 매몰 레일 홀(BPRH) 내에는 복수의 매몰 전력 레일(BPR)이 배치될 수 있고, 매몰 전력 레일(BPR)과 제1 반도체 기판(110)의 사이에는 매몰 레일 절연층(132)은 개재될 수 있다.
일부 실시 예에서, 매몰 전력 레일(BPR)은 매몰 레일 홀(BPRH)의 하측 부분만을 채울 수 있고, 매몰 레일 홀(BPRH)의 상측 부분은 매몰 절연층(134)이 채울 수 있다. 매몰 전력 레일(BPR)과 게이트 라인(140) 사이에는 매몰 절연층(134)을 관통하는 전력 비아(136)가 개재되어, 매몰 전력 레일(BPR)과 게이트 라인(140)을 전기적으로 연결할 수 있다.
관통 홀(TSH)은 제1 반도체 기판(110)의 제2 면(110b)으로부터 제1 반도체 기판(110) 내로 연장되어, 매몰 레일 홀(BPRH)과 연통될 수 있다. 일부 실시 예에서, 관통 홀(TSH)은 제1 반도체 기판(110)의 제2 면(110b)으로부터 제1 반도체 기판(110) 내로 연장되어 매몰 전력 레일(BPR)까지 수평 폭이 감소하는 테이퍼드한 형상을 가질 수 있다. 관통 홀(TSH)은 관통 전극(174) 및 제1 반도체 기판(110)과 관통 전극(174) 사이에 개재되는 비아 절연막(172)에 의하여 채워질 수 있다.
제1 반도체 기판(110)의 제2 면(110b) 상에는 복수의 하부 배선 패드(188)가 배치될 수 있다. 복수의 하부 배선 패드(188)는 복수의 관통 전극(174)과 연결될 수 있다. 일부 실시 예에서, 복수의 하부 배선 패드(188)는 복수의 관통 전극(174)의 하면을 덮을 수 있다.
하부 반도체 칩(100a)은 도 1에 보인 하부 반도체 칩(100)이 가지는 하부 배선 구조체(PBEOL)를 가지지 않고, 복수의 하부 배선 패드(188)를 가질 수 있다.
하부 반도체 칩(100)은, 상부 배선 구조체(SBEOL)를 통하여 데이터 신호 및 제어 신호와 같은 전력을 제외한 신호를 외부와 주고받을 수 있고, 복수의 하부 배선 패드(188)를 통하여 전력을 외부로부터 제공받을 수 있다.
본 발명에 따른 하부 반도체 칩(100a)은 제1 반도체 기판(110)의 제1 면(110a) 상에 배치되는 상부 배선 구조체(SBEOL)를 통하여 데이터 신호 및 제어 신호와 같은 전력을 제외한 신호를 외부와 주고받을 수 있고, 제1 반도체 기판(110)의 제2 면(110b) 상에 배치되는 복수의 하부 배선 패드(188)를 통하여 전력을 외부로부터 제공받을 수 있다. 따라서 하부 반도체 칩(100a)은, 신호와 전력이 각각 상부와 하부를 통하여 전달되므로 서로간의 간섭이 최소화될 수 있고, 복수의 핀형 활성 영역(FA)의 폭이 감소되는 등 하부 반도체 칩(100a)의 집적도가 증가하여도, 신호와 전력이 하부 반도체 칩(100)에 안정적으로 전달될 수 있다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 7에서, 도 4 및 도 6과 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 7을 참조하면, 반도체 패키지(3)는 하부 패키지(LPb) 상에 상부 패키지(UP)가 부착된 패키지 온 패키지일 수 있다. 하부 패키지(LPb)는 하부 재배선층(200) 상에 부착된 하부 반도체 칩(100a), 복수의 도전성 연결 구조물(310), 및 하부 반도체 칩(100a), 복수의 도전성 연결 구조물(310)을 감싸는 제1 몰딩 부재(320), 및 상부 재배선층(400)을 포함할 수 있다. 상부 반도체 패키지(UP)는 상부 반도체 칩(500) 및 상부 반도체 칩(500)을 감싸는 제2 몰딩 부재(580)를 포함할 수 있다. 상부 패키지(UP)는 상부 반도체 칩(500)의 활성면이 하부 반도체 칩(100)의 활성면을 향하도록 하부 패키지(LP) 상에 부착될 수 있다.
하부 반도체 칩(100a)은 복수의 하부 연결 패드(244) 중 다른 일부개 상에 부착될 수 있다. 하부 반도체 칩(100a)과 복수의 하부 연결 패드(244) 사이에는 복수개의 제1 칩 연결 단자(190)가 개재될 수 있다. 복수의 제1 칩 연결 단자(190)는 하부 반도체 칩(100a)의 복수의 하부 배선 패드(188)와 복수의 하부 연결 패드(244)를 연결할 수 있다.
하부 반도체 칩(100a)과 상부 반도체 칩(500)은 활성면이 서로 마주보며, 상부 재배선층(400)의 상부 재배선 도전 구조물(420)을 통하여 데이터 신호 및 제어 신호와 같은 전력을 제외한 신호를 서로 주고받을 수 있다. 따라서 하부 반도체 칩(100a)과 상부 반도체 칩(500)은 빠른 속도 및 넓은 대역폭을 가지며 신호를 서로 주고받을 수 있다.
하부 반도체 칩(100a)은 복수의 매몰 전력 레일(BPR), 복수의 관통 전극(174), 및 하부 재배선층(200)의 하부 재배선 도전 구조물(220)을 통하여 전력을 외부로부터 제공받을 수 있다. 일부 실시 예에서, 하부 반도체 칩(100a)은 복수의 매몰 전력 레일(BPR), 복수의 관통 전극(174), 하부 배선 구조체(PBEOL), 및 하부 재배선층(200)의 하부 재배선 도전 구조물(220)을 통하여 전력을 외부로부터 제공받을 수 있다. 상부 반도체 칩(500)은 상부 재배선층(400)의 상부 재배선 도전 구조물(420), 복수의 도전성 연결 구조물(310) 중 일부개 및 하부 재배선층(200)의 하부 재배선 도전 구조물(220)을 통하여 전력을 외부로부터 제공받을 수 있다.
하부 반도체 칩(100a) 및 상부 반도체 칩(500) 중 적어도 하나의 반도체 칩은 상부 재배선층(400)의 상부 재배선 도전 구조물(420), 복수의 도전성 연결 구조물(310) 중 다른 일부개 및 하부 재배선층(200)의 하부 재배선 도전 구조물(220)을 통하여 외부와 신호를 주고받을 수 있다.
본 발명에 따른 반도체 패키지(3)는 하부 반도체 칩(100a)이 상면을 통하여 상부 반도체 칩(500)과 신호를 주고받고, 하면을 통하여 전력을 외부로부터 제공받을 수 있어, 하부 반도체 칩(100a)과 상부 반도체 칩(500) 사이의 신호 전달 경로를 단축될 수 있다. 따라서 하부 반도체 칩(100a)과 상부 반도체 칩(500)이 빠른 속도 및 넓은 대역폭을 가지며 신호를 서로 전달할 수 있어, 반도체 패키지(3)의 동작 속도가 향상될 수 있다. 또한, 반도체 패키지(3) 내에서 신호 전달 경로와 전력 전달 경로가 서로 분리되어 전력에 의한 신호 간섭을 방지할 수 있어, 반도체 패키지(3)의 동작 신뢰성이 향상될 수 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 구체적으로, 도 8에서, 도 5 내지 도 7과 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 8을 참조하면, 반도체 패키지(4)는 하부 패키지(LPc) 상에 상부 패키지(UP)가 부착된 패키지 온 패키지일 수 있다. 하부 패키지(LPc)는 하부 재배선층(200) 상에 부착되며 실장 공간(360G)을 가지는 확장층(300), 실장 공간(360G) 내에 수용되어 하부 재배선층(200) 상에 부착되는 하부 반도체 칩(100a), 하부 반도체 칩(100a)을 감싸며 실장 공간(360G)을 채우는 제1 몰딩 부재(380), 및 , 상부 재배선층(400)을 포함할 수 있다. 하부 패키지(LPc)는 팬 아웃 패널 레벨 패키지일 수 있다. 상부 반도체 패키지(UP)는 상부 반도체 칩(500) 및 상부 반도체 칩(500)을 감싸는 제2 몰딩 부재(580)를 포함할 수 있다. 상부 패키지(UP)는 상부 반도체 칩(500)의 활성면이 하부 반도체 칩(100)의 활성면을 향하도록 하부 패키지(LPc) 상에 부착될 수 있다.
확장층(300)은 적어도 하나의 반도체 칩(100a)의 주위를 포위할 수 있다. 실장 공간(360G)의 수평 폭 및 수평 면적은 하부 반도체 칩(100a)의 수평 폭 및 수평 면적보다 큰 값을 가질 수 있다. 하부 반도체 칩(100a)의 측면은 실장 공간(360G)의 내측면과 이격될 수 있다.
상부 재배선층(400)은 제1 몰딩 부재(380) 상에 배치될 수 있다. 상부 재배선층(400)은 및 적어도 하나의 상부 재배선 절연층(410) 및 상부 재배선 도전 구조물(420)을 포함할 수 있다.
하부 반도체 칩(100a)과 상부 반도체 칩(500)은 활성면이 서로 마주보며, 상부 재배선층(400)의 상부 재배선 도전 구조물(420)을 통하여 데이터 신호 및 제어 신호와 같은 전력을 제외한 신호를 서로 주고받을 수 있다. 따라서 하부 반도체 칩(100a)과 상부 반도체 칩(500)은 빠른 속도 및 넓은 대역폭을 가지며 신호를 서로 주고받을 수 있다.
하부 반도체 칩(100a)은 복수의 매몰 전력 레일(BPR), 복수의 관통 전극(174), 및 하부 재배선층(200)의 하부 재배선 도전 구조물(220)을 통하여 전력을 외부로부터 제공받을 수 있다. 일부 실시 예에서, 하부 반도체 칩(100a)은 복수의 매몰 전력 레일(BPR), 복수의 관통 전극(174), 복수의 하부 배선 패드(188), 및 하부 재배선층(200)의 하부 재배선 도전 구조물(220)을 통하여 전력을 외부로부터 제공받을 수 있다. 상부 반도체 칩(500)은 상부 재배선층(400)의 상부 재배선 도전 구조물(420), 복수의 도전성 연결 구조물(380) 중 일부개 및 하부 재배선층(200)의 하부 재배선 도전 구조물(220)을 통하여 전력을 외부로부터 제공받을 수 있다.
하부 반도체 칩(100a) 및 상부 반도체 칩(500) 중 적어도 하나의 반도체 칩은 상부 재배선층(400)의 상부 재배선 도전 구조물(420), 복수의 도전성 연결 구조물(380) 중 다른 일부개 및 하부 재배선층(200)의 하부 재배선 도전 구조물(220)을 통하여 외부와 신호를 주고받을 수 있다.
본 발명에 따른 반도체 패키지(4)는 하부 반도체 칩(100a)이 상면을 통하여 상부 반도체 칩(500)과 신호를 주고받고, 하면을 통하여 전력을 외부로부터 제공받을 수 있어, 하부 반도체 칩(100a)과 상부 반도체 칩(500) 사이의 신호 전달 경로를 단축될 수 있다. 따라서 하부 반도체 칩(100)과 상부 반도체 칩(500)이 빠른 속도 및 넓은 대역폭을 가지며 신호를 서로 전달할 수 있어, 반도체 패키지(4)의 동작 속도가 향상될 수 있다. 또한, 반도체 패키지(4) 내에서 신호 전달 경로와 전력 전달 경로가 서로 분리되어 전력에 의한 신호 간섭을 방지할 수 있어, 반도체 패키지(4)의 동작 신뢰성이 향상될 수 있다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 동작을 설명하는 단면도이다. 구체적으로 도 9는 도 4에 보인 반도체 패키지(1)의 동작을 설명하는 단면도로, 도 4와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 9를 참조하면, 반도체 패키지(1)는 하부 패키지(LP) 상에 상부 패키지(UP)가 부착된 패키지 온 패키지일 수 있다. 하부 패키지(LP)는 하부 재배선층(200) 상에 부착된 하부 반도체 칩(100), 복수의 도전성 연결 구조물(310), 하부 반도체 칩(100) 및 복수의 도전성 연결 구조물(310)을 감싸는 제1 몰딩 부재(320), 및 상부 재배선층(400)을 포함할 수 있다. 상부 반도체 패키지(UP)는 상부 반도체 칩(500) 및 상부 반도체 칩(500)을 감싸는 제2 몰딩 부재(580)를 포함할 수 있다. 상부 패키지(UP)는 상부 반도체 칩(500)의 활성면이 하부 반도체 칩(100)의 활성면을 향하도록 하부 패키지(LP) 상에 부착될 수 있다.
반도체 패키지(1)가 동작할 때, 하부 전력 경로(LPP), 상부 전력 경로(UPP), 내부 신호 경로(ISP), 및 외부 신호 경로(OSP)가 생성될 수 있다. 하부 반도체 칩(100)은 하부 전력 경로(LPP)를 통하여 외부로부터 전력을 제공받을 수 있다. 상부 반도체 칩(500)은 상부 전력 경로(UPP)를 통하여 외부로부터 전력을 제공받을 수 있다. 하부 반도체 칩(100)과 상부 반도체 칩(500)은 내부 신호 경로(ISP)를 통하여 신호를 서로 주고받을 수 있다. 하부 반도체 칩(100) 및 상부 반도체 칩(500) 중 적어도 하나의 반도체 칩은 외부 신호 경로(OSP)를 통하여 외부와 신호를 주고받을 수 있다.
하부 전력 경로(LPP)는 외부 연결 단자(600), 복수의 외부 연결 패드(242), 하부 재배선층(200)의 하부 재배선 도전 구조물(220), 복수의 하부 연결 패드(244), 복수개의 제1 칩 연결 단자(190), 하부 배선 구조체(PBEOL), 복수의 관통 전극(174), 및 복수의 매몰 전력 레일(BPR)을 따라서 생성될 수 있다.
일부 실시 예에서, 상부 전력 경로(UPP)는 외부 연결 단자(600), 복수의 외부 연결 패드(242), 하부 재배선층(200)의 하부 재배선 도전 구조물(220), 복수의 하부 연결 패드(244), 복수의 도전성 연결 구조물(310) 중 일부개, 상부 재배선층(400)의 상부 재배선 도전 구조물(420), 및 복수개의 제2 칩 연결 단자(550)를 따라서 생성될 수 있다.
일부 실시 예에서, 내부 신호 경로(ISP)는 상부 배선 구조체(SBEOL), 상부 재배선층(400)의 상부 재배선 도전 구조물(420), 복수개의 제2 칩 연결 단자(550), 및 복수의 상부 칩 연결 패드(520)를 따라서 생성될 수 있다.
다른 일부 실시 예에서, 반도체 패키지(1)가 복수개의 제2 칩 연결 단자(550)를 가지지 않는 경우, 상부 전력 경로(UPP)는 외부 연결 단자(600), 복수의 외부 연결 패드(242), 하부 재배선층(200)의 하부 재배선 도전 구조물(220), 복수의 하부 연결 패드(244), 복수의 도전성 연결 구조물(310) 중 일부개, 및 상부 재배선층(400)의 상부 재배선 도전 구조물(420)을 따라서 생성될 수 있고, 내부 신호 경로(ISP)는 상부 배선 구조체(SBEOL), 상부 재배선층(400)의 상부 재배선 도전 구조물(420), 및 복수의 상부 칩 연결 패드(520)를 따라서 생성될 수 있다.
외부 신호 경로(OSP)는 외부 연결 단자(600), 복수의 외부 연결 패드(242), 하부 재배선층(200)의 하부 재배선 도전 구조물(220), 복수의 하부 연결 패드(244), 복수의 도전성 연결 구조물(310) 중 일부개, 및 상부 재배선층(400)의 상부 재배선 도전 구조물(420)을 따라서 생성될 수 있다.
외부 신호 경로(OSP)가 하부 반도체 칩(100)과 외부 사이에 신호를 주고받는 경우, 외부 신호 경로(OSP)는 외부 연결 단자(600), 복수의 외부 연결 패드(242), 하부 재배선층(200)의 하부 재배선 도전 구조물(220), 복수의 하부 연결 패드(244), 복수의 도전성 연결 구조물(310) 중 일부개, 상부 재배선층(400)의 상부 재배선 도전 구조물(420), 및 상부 배선 구조체(SBEOL)를 따라서 생성될 수 있다. 외부 신호 경로(OSP)가 상부 반도체 칩(500)과 외부 사이에 신호를 주고받는 경우, 외부 신호 경로(OSP)는 외부 연결 단자(600), 복수의 외부 연결 패드(242), 하부 재배선층(200)의 하부 재배선 도전 구조물(220), 복수의 하부 연결 패드(244), 복수의 도전성 연결 구조물(310) 중 일부개, 상부 재배선층(400)의 상부 재배선 도전 구조물(420), 및 복수개의 제2 칩 연결 단자(550)를 따라서 생성될 수 있다.
반도체 패키지(1)는 내부 신호 경로(ISP)를 통하여 주고받는 신호의 양이, 외부 신호 경로(OSP)를 통하여 주고받는 신호의 양보다 많을 수 있다. 외부 신호 경로(OSP)의 연장 길이는 내부 신호 경로(ISP)의 연장 길이보다 큰 값을 가질 수 있다. 내부 신호 경로(ISP)의 대역폭은 외부 신호 경로(OSP)의 대역폭보다 넓을 수 있다.
반도체 패키지(1)는, 상대적으로 신호의 양이 더 많은 내부 신호 경로(ISP)의 연장 길이가 짧고 대역폭이 넓으므로, 동작 속도가 향상될 수 있다. 또한, 반도체 패키지(1) 내에서 신호 전달 경로와 전력 전달 경로가 서로 분리되어 전력에 의한 신호 간섭을 방지할 수 있어, 반도체 패키지(1)의 동작 신뢰성이 향상될 수 있다.
도 5, 도 7, 및 도 8에 보인 반도체 패키지(2, 3, 4)의 동작 또한 도 9를 통하여 설명한 반도체 패키지(1)와 대체로 유사한 바, 자세한 설명은 생략하도록 한다.
도 5에 보인 반도체 패키지(2)는, 도 9에 보인 반도체 패키지(1)의 복수의 도전성 연결 구조물(310) 대신에 복수의 도전성 연결 구조물(370)을 통하여 외부 신호 경로(OSP) 및 상부 전력 경로(UPP)가 생성될 수 있다.
도 7에 보인 반도체 패키지(3)는 도 9에 보인 반도체 패키지(1)의 하부 배선 구조체(PBEOL) 대신에, 복수의 하부 배선 패드(188)를 통하여 하부 전력 경로(LPP)가 생성될 수 있다.
도 8에 보인 반도체 패키지(4)는 도 9에 보인 반도체 패키지(1)의 복수의 도전성 연결 구조물(310) 대신에 복수의 도전성 연결 구조물(370)을 통하여 외부 신호 경로(OSP) 및 상부 전력 경로(UPP)가 생성될 수 있고, 도 9에 보인 반도체 패키지(1)의 하부 배선 구조체(PBEOL) 대신에, 복수의 하부 배선 패드(188)를 통하여 하부 전력 경로(LPP)가 생성될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2, 3, 4 : 반도체 패키지, 100, 100a : 하부 반도체 칩, PBEOL : 하부 배선 구조체, 110 : 반도체 기판, BPR : 매몰 레일 홀, 140 : 게이트 라인, SBEOL : 상부 배선 구조체, 160 : 패시베이션층, 174 : 관통 전극, 200 : 하부 재배선층, 220 : 하부 재배선 도전 구조물, 310, 370 : 도전성 연결 구조물, 320, 380 : 제1 몰딩 부재, 400 : 상부 재배선층, 420 : 상부 재배선 도전 구조물, 500 : 상부 반도체 칩

Claims (20)

  1. 하부 재배선 도전 구조물을 가지는 하부 재배선층;
    상기 하부 재배선층 상에 부착되는 하부 반도체 칩, 및 복수의 도전성 연결 구조물;
    상기 하부 반도체 칩 및 복수의 도전성 연결 구조물 상에, 상부 재배선 도전 구조물을 가지는 상부 재배선층; 및
    상기 하부 반도체 칩의 활성면과 대향하는 활성면을 가지고, 상기 상부 재배선층 상에 배치되어 상기 상부 재배선 도전 구조물과 전기적으로 연결되는 상부 반도체 칩;을 포함하며,
    상기 하부 반도체 칩은,
    서로 반대되는 제1 면과 제2 면을 가지는 반도체 기판;
    상기 반도체 기판의 상기 제1 면 상에 배치되며 상기 상부 재배선 도전 구조물과 전기적으로 연결되는 상부 배선 구조체;
    상기 반도체 기판의 상기 제1 면으로부터 상기 제2 면을 향하여 연장되는 매몰 레일 홀의 일부분을 채우는 매몰 전력 레일; 및
    상기 반도체 기판의 상기 제2 면으로부터 상기 제1 면을 향하여 연장되는 관통 홀을 채우며, 상기 매몰 전력 레일과 상기 하부 재배선 도전 구조물을 전기적으로 연결하는 관통 전극;을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 하부 반도체 칩의 상면 및 상기 복수의 도전성 연결 구조물의 상면은 동일 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 하부 재배선층 상에서, 상기 하부 반도체 칩 및 상기 복수의 도전성 연결 구조물을 감싸는 몰딩 부재;를 더 포함하며,
    상기 하부 반도체 칩의 상면, 상기 복수의 도전성 연결 구조물의 상면, 및 상기 몰딩 부재의 상면은 동일 평면을 이루는 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 하부 반도체 칩은, 상기 상부 배선 구조체를 덮는 패시베이션층을 더 포함하고, 상기 패시베이션층의 상면, 상기 복수의 도전성 연결 구조물의 상면, 및 상기 몰딩 부재의 상면 각각은 동일 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 하부 재배선층의 두께는 상기 상부 재배선층의 두께보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 하부 반도체 칩, 및 상기 상부 반도체 칩 각각은 로직 반도체 칩인 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 하부 반도체 칩은, 상기 반도체 기판의 상기 제1 면으로부터 상측으로 돌출된 복수의 핀형 활성 영역; 및 상기 복수의 핀형 활성 영역과 교차하는 방향으로 연장되는 게이트 라인;을 더 포함하며,
    상기 매몰 레일 홀은, 상기 복수의 핀형 활성 영역과 이격되며 배치되며 상기 게이트 라인과 상기 관통 전극 사이에서 연장되는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 하부 재배선층 상에서, 상기 하부 반도체 칩이 수용되는 실장 공간을 가지는 기판 베이스; 및
    상기 실장 공간을 채우는 몰딩 부재;를 더 포함하며,
    상기 복수의 도전성 연결 구조물은 상기 기판 베이스를 관통하는 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 하부 반도체 칩은, 상기 반도체 기판의 상기 제2 면을 덮으며, 하부 배선 라인, 하부 배선 비아, 및 상기 하부 배선 라인과 상기 하부 배선 비아를 감싸는 하부 배선간 절연층을 포함하는 하부 배선 구조체;를 더 포함하며,
    상기 관통 전극과 상기 하부 재배선 도전 구조물은, 상기 하부 배선 라인, 상기 하부 배선 비아는, 및 상기 하부 배선 구조체와 상기 하부 재배선 도전 구조물 사이에 개재되는 칩 연결 단자를 통하여 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 하부 반도체 칩은, 상기 관통 전극의 하면을 덮는 하부 배선 패드;를 더 포함하고,
    상기 관통 전극과 상기 하부 재배선 도전 구조물은, 상기 하부 배선 패드, 및 상기 하부 배선 패드와 상기 하부 재배선 도전 구조물 사이에 개재되는 칩 연결 단자를 통하여 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  11. 제1 항에 있어서,
    상기 관통 홀은, 상기 반도체 기판의 상기 제2 면으로부터 상기 매몰 전력 레일을 향하여 연장되면서 수평 폭이 감소하는 테이퍼드한 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  12. 하부 재배선 도전 구조물을 가지는 하부 재배선층;
    상기 하부 재배선층 상에 부착되는 하부 반도체 칩, 및 복수의 도전성 연결 구조물;
    상기 하부 반도체 칩 및 복수의 도전성 연결 구조물 상에, 상부 재배선 도전 구조물을 가지는 상부 재배선층; 및
    상기 상부 재배선층 상에 배치되어 상기 상부 재배선 도전 구조물과 전기적으로 연결되는 상부 반도체 칩;을 포함하며,
    상기 하부 반도체 칩은, 서로 반대되는 제1 면과 제2 면을 가지는 반도체 기판; 상기 반도체 기판의 상기 제1 면으로부터 상기 제2 면을 향하여 연장되는 매몰 전력 레일; 및 상기 반도체 기판의 상기 제2 면으로부터 상기 제1 면을 향하여 연장되며 상기 매몰 전력 레일과 상기 하부 재배선 도전 구조물을 전기적으로 연결하는 관통 전극;을 포함하고,
    상기 하부 반도체 칩은, 상기 하부 재배선 도전 구조물로부터 상기 관통 전극 및 상기 매몰 전력 레일을 따라서 생성되는 하부 전력 경로를 통하여 전력을 제공받고,
    상기 하부 반도체 칩과 상기 상부 반도체 칩은, 상기 상부 재배선 도전 구조물을 따라서 생성되는 내부 신호 경로를 통하여 전력을 제외한 신호를 서로 주고받는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 상부 반도체 칩은, 상기 하부 재배선 도전 구조물로부터 복수의 도전성 연결 구조물 중 일부개, 및 상부 재배선 도전 구조물을 따라서 생성되는 상부 전력 경로를 통하여 전력을 제공받는 것을 특징으로 하는 반도체 패키지.
  14. 제13 항에 있어서,
    상기 상부 반도체 칩과 상기 하부 반도체 칩 중 적어도 하나는, 상기 하부 재배선 도전 구조물, 복수의 도전성 연결 구조물 중 다른 일부개, 및 상부 재배선 도전 구조물을 따라서 생성되는 외부 신호 경로를 통하여 외부와 신호를 서로 주고받는 것을 특징으로 하는 반도체 패키지.
  15. 제14 항에 있어서,
    상기 외부 신호 경로의 연장 길이는 상기 내부 신호 경로의 연장 길이보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  16. 제12 항에 있어서,
    상기 하부 반도체 칩은, 상기 반도체 기판의 상기 제1 면 상에 배치되며 상기 상부 재배선 도전 구조물과 전기적으로 연결되는 상부 배선 구조체; 및 상기 상부 배선 구조체를 덮는 패시베이션층;을 더 포함하고,
    상기 패시베이션층의 상면과 상기 복수의 도전성 연결 구조물의 상면은 동일 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  17. 제16 항에 있어서,
    상기 하부 재배선층 상에서, 상기 하부 반도체 칩 및 상기 복수의 도전성 연결 구조물을 감싸고, 상기 패시베이션층의 상면과 상기 복수의 도전성 연결 구조물의 상면은 동일 수직 레벨에 위치하는 상면을 가지는 몰딩 부재;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 하부 재배선 도전 구조물을 가지는 하부 재배선층;
    상기 하부 재배선층 하단에 배치되는 복수의 외부 연결 패드에 부착되는 복수의 외부 연결 단자;
    상기 하부 재배선층 상에 부착되는 하부 반도체 칩, 및 복수의 도전성 연결 구조물;
    상기 하부 재배선층 상에서, 상기 하부 반도체 칩 및 상기 복수의 도전성 연결 구조물을 감싸는 몰딩 부재;
    상기 하부 반도체 칩, 복수의 도전성 연결 구조물, 및 상기 몰딩 부재 상에, 상부 재배선 도전 구조물을 가지고, 상기 하부 재배선층의 두께보다 작은 값의 두께를 가지는 상부 재배선층; 및
    상기 하부 반도체 칩의 활성면과 대향하는 활성면을 가지고, 상기 상부 재배선층 상에 배치되어 상기 상부 재배선 도전 구조물과 전기적으로 연결되는 상부 반도체 칩;을 포함하며,
    상기 하부 반도체 칩은,
    서로 반대되는 제1 면과 제2 면을 가지는 반도체 기판;
    상기 반도체 기판의 상기 제1 면으로부터 상측으로 돌출된 복수의 핀형 활성 영역;
    상기 복수의 핀형 활성 영역과 교차하는 방향으로 연장되는 게이트 라인;
    상기 게이트 라인 상에 배치되며, 상기 상부 재배선 도전 구조물과 전기적으로 연결되는 상부 배선 구조체;
    상기 상부 배선 구조체 상을 덮는 패시베이션층;
    상기 반도체 기판의 상기 제2 면을 덮으며, 상기 하부 재배선 도전 구조물과 전기적으로 연결되는 하부 배선 구조체;
    상기 반도체 기판의 상기 제1 면으로부터 상기 제2 면을 향하여 연장되는 매몰 레일 홀의 일부분을 채우는 매몰 전력 레일; 및
    상기 반도체 기판의 상기 제2 면으로부터 상기 제1 면을 향하여 연장되며 상기 매몰 레일 홀과 연통되는 관통 홀을 채우며, 상기 매몰 전력 레일과 상기 하부 재배선 도전 구조물을 전기적으로 연결하는 관통 전극;을 포함하는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 매몰 레일 홀은, 상기 게이트 라인과 상기 관통 전극 사이에서 연장되고,
    상기 관통 홀은, 상기 매몰 전력 레일로부터 상기 반도체 기판의 상기 제2 면까지 연장되며 수평 폭이 증가하는 테이퍼드한 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  20. 제18 항에 있어서,
    상기 복수의 도전성 연결 구조물의 상면, 상기 패시베이션층의 상면, 및 상기 몰딩 부재의 상면은 동일 수직 레벨에 위치하여 동일 평면을 이루는 것을 특징으로 하는 반도체 패키지.
KR1020210055052A 2021-04-28 2021-04-28 반도체 패키지 KR20220147922A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210055052A KR20220147922A (ko) 2021-04-28 2021-04-28 반도체 패키지
US17/648,549 US20220352128A1 (en) 2021-04-28 2022-01-21 Semiconductor package including a plurality of semiconductor chips
CN202210119737.XA CN115249676A (zh) 2021-04-28 2022-02-08 包括多个半导体芯片的半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210055052A KR20220147922A (ko) 2021-04-28 2021-04-28 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20220147922A true KR20220147922A (ko) 2022-11-04

Family

ID=83698543

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210055052A KR20220147922A (ko) 2021-04-28 2021-04-28 반도체 패키지

Country Status (3)

Country Link
US (1) US20220352128A1 (ko)
KR (1) KR20220147922A (ko)
CN (1) CN115249676A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163802B2 (en) * 2016-11-29 2018-12-25 Taiwan Semicondcutor Manufacturing Company, Ltd. Fan-out package having a main die and a dummy die, and method of forming

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11410928B2 (en) * 2018-06-07 2022-08-09 Intel Corporation Device layer interconnects
KR20200133630A (ko) * 2019-05-20 2020-11-30 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR20210012084A (ko) * 2019-07-23 2021-02-03 삼성전자주식회사 반도체 장치
KR20210018650A (ko) * 2019-08-07 2021-02-18 삼성전자주식회사 반도체 장치
US11664374B2 (en) * 2020-05-29 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Backside interconnect structures for semiconductor devices and methods of forming the same
KR20210148543A (ko) * 2020-05-29 2021-12-08 삼성전자주식회사 반도체 장치
US11742292B2 (en) * 2020-09-09 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated chip having a buried power rail
US11830821B2 (en) * 2020-10-19 2023-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
US11594460B2 (en) * 2021-03-11 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of fabricating the same
US11605607B2 (en) * 2021-03-19 2023-03-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and methods of manufacture
US20230013764A1 (en) * 2021-07-16 2023-01-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Devices Including Backside Capacitors and Methods of Manufacture
KR20230118276A (ko) * 2022-02-04 2023-08-11 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
CN115249676A (zh) 2022-10-28
US20220352128A1 (en) 2022-11-03

Similar Documents

Publication Publication Date Title
TWI752339B (zh) 半導體結構及其製造方法
KR102649180B1 (ko) 깊은 트렌치 커패시터를 이용한 깊은 파티션 전력 전달
US20220352128A1 (en) Semiconductor package including a plurality of semiconductor chips
KR20220083438A (ko) 반도체 패키지
KR20220058682A (ko) 반도체 장치
US20230138813A1 (en) Semiconductor package
US20230133322A1 (en) Semiconductor package and method of manufacturing the same
US20220367320A1 (en) Integrated circuit device and semiconductor package including the same
KR20240028184A (ko) 반도체 패키지
US11935760B2 (en) Package structure having thermal dissipation structure therein and manufacturing method thereof
US11631660B2 (en) Semiconductor package
TWI796643B (zh) 封裝體及其製造方法
US11721604B2 (en) Semiconductor package
CN115312450A (zh) 围绕tsv的虚设堆叠结构及其形成方法
US20220392843A1 (en) Semiconductor package
US20240038740A1 (en) Semiconductor package
US20240021591A1 (en) Semiconductor package
US20230420415A1 (en) Semiconductor package
US20240006272A1 (en) Semiconductor package and method of manufacturing the same
US20240014086A1 (en) Semiconductor package and method for manufacturing the semiconductor package
KR20220151485A (ko) 반도체 패키지 및 이를 포함하는 패키지 온 패키지 형태의 반도체 패키지
KR20240048624A (ko) 반도체 패키지
KR20210122000A (ko) 반도체 패키지
KR20230142280A (ko) 반도체 패키지
KR20230022704A (ko) 반도체 패키지, 및 이를 가지는 패키지 온 패키지