CN115249676A - 包括多个半导体芯片的半导体封装 - Google Patents

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CN115249676A CN202210119737.XA CN202210119737A CN115249676A CN 115249676 A CN115249676 A CN 115249676A CN 202210119737 A CN202210119737 A CN 202210119737A CN 115249676 A CN115249676 A CN 115249676A
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CN
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semiconductor chip
redistribution
semiconductor
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redistribution layer
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李满浩
宋垠锡
吴琼硕
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体封装包括下重分布层、下半导体芯片、以及附接到下重分布层的多个导电连接结构。上重分布层设置在下半导体芯片和多个导电连接结构上。上半导体芯片具有与下半导体芯片的有源面相对应的有源面，并设置在上重分布层上。下半导体芯片包括半导体衬底，该半导体衬底具有第一表面和与第一表面相对的第二表面。上布线结构设置在半导体衬底的第一表面上。掩埋电力轨道填充从第一表面朝向第二表面延伸的掩埋轨道孔的一部分。贯通电极填充从第二表面朝向第一表面延伸的通孔。

Description

包括多个半导体芯片的半导体封装
相关申请的交叉引用
本申请基于并要求于2021年4月28日向韩国知识产权局提交的韩国专利申请No.10-2021-0055052的优先权，该申请的公开通过全文引用合并于此。
技术领域
本公开涉及半导体封装，更具体地，涉及包括多个半导体芯片的半导体封装。
背景技术
随着电子工业的进步，电子设备变得越来越小且重量越来越轻。这至少部分地通过更高集成度的半导体器件来实现。此外，随着移动产品的激增和发展，电子设备变得更加小型化和多功能化。
发明内容
一种半导体封装包括具有下重分布导电结构的下重分布层。下半导体芯片和多个导电连接结构附接到下重分布层。上重分布层具有设置在下半导体芯片和多个导电连接结构上的上重分布导电结构。具有与下半导体芯片的有源面相对应的有源面的上半导体芯片设置在上重分布层上。上半导体芯片电连接到上重分布导电结构。下半导体芯片包括具有彼此相对的第一表面和第二表面的半导体衬底。上布线结构设置在半导体衬底的第一表面上，并电连接到上重分布导电结构。填充掩埋轨道孔的一部分的掩埋电力轨道从半导体衬底的第一表面向其第二表面延伸。填充通孔的贯通电极从半导体衬底的第二表面朝向第一表面延伸。贯通电极将掩埋电力轨道电连接到下重分布导电结构。
一种半导体封装包括具有下重分布导电结构的下重分布层。下半导体芯片和多个导电连接结构附接到下重分布层。上重分布层具有设置在下半导体芯片和多个导电连接结构上的上重分布导电结构。上半导体芯片设置在上重分布层上并电连接到上重分布导电结构。下半导体芯片包括具有彼此相对的第一表面和第二表面的半导体衬底。掩埋电力轨道从半导体衬底的第一表面向第二表面延伸。贯通电极从半导体衬底的第二表面朝向其第一表面延伸，并将掩埋电力轨道电连接到下重分布导电结构。下半导体芯片通过下电力路径提供电力，所述下电力路径通过下重分布导电结构、贯通电极和掩埋电力轨道来产生。
下半导体芯片和上半导体芯片通过沿上重分布导电结构产生的内部信号路径来彼此发送和接收信号，而不是电力。
一种半导体封装包括具有下重分布导电结构的下重分布层。多个外部连接端子附接到在下重分布层的底部设置的多个外部连接焊盘。下半导体芯片和多个导电连接结构附接到下重分布层。模制件在下重分布层上围绕下半导体芯片和多个导电连接结构。上重分布层包括设置在下半导体芯片、多个导电连接结构和模制件上的上重分布导电结构，所述上重分布层的厚度小于下重分布层的厚度。上半导体芯片具有与下半导体芯片的有源面相对应的有源面并设置在上重分布层上，上半导体芯片电连接到上重分布导电结构。下半导体芯片包括：具有彼此相对的第一表面和第二表面的半导体衬底、从半导体衬底的第一表面向上突出的多个鳍型有源区、沿与多个鳍型有源区交叉的方向延伸的栅极线、设置在栅极线上并电连接到上重分布导电结构的上布线结构、覆盖上布线结构的钝化层、覆盖半导体衬底的第二表面并电连接到下重分布导电结构的下布线结构、填充从半导体衬底的第一表面朝向第二表面延伸的掩埋轨道孔的一部分的掩埋电力轨道、以及从半导体衬底的第二表面延伸到第一表面并填充与掩埋轨道孔连通的通孔的贯通电极，该贯通电极将掩埋电力轨道电连接到下重分布导电结构。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是示出了根据本发明构思的示例实施例的半导体封装的下半导体芯片的横截面图；
图2A至图2M是示出了根据本发明构思的示例实施例的制造半导体封装的下半导体芯片的方法的横截面图；
图3A至图3F是示出了根据本发明构思的示例实施例的制造半导体封装的方法的横截面图；
图4是示出了根据本发明构思的示例实施例的半导体封装的横截面图；
图5是示出了根据本发明构思的示例实施例的半导体封装的横截面图；
图6是示出了根据本发明构思的示例实施例的半导体封装的下半导体芯片的横截面图；
图7是示出了根据本发明构思的示例实施例的半导体封装的横截面图；
图8是示出了根据本发明构思的示例实施例的半导体封装的横截面图；以及
图9是示出了根据本发明构思的示例实施例的半导体封装件的操作的横截面图。
具体实施方式
在描述附图中示出的本公开的实施例时，为了清楚起见采用了特定术语。然而，本公开不旨在限于如此选择的特定术语，并且应理解，每个特定元件包括以类似方式操作的所有技术等同物。
图1是示出了根据本发明构思的示例实施例的半导体封装的下半导体芯片的横截面图。
参考图1，下半导体芯片100可以包括具有第一表面110a和与第一表面110a相对的第二表面110b的第一半导体衬底110，以及从第一半导体衬底110的第一表面110a向上突出的多个鳍型有源区FA。第一半导体衬底110的第一表面110a可以被称为第一半导体衬底110的主表面。第一半导体衬底110的第一表面110a和第二表面110b可以在沿第一水平方向(X方向)和第二水平方向(Y方向)延伸。
多个鳍型有源区FA可以沿竖直方向(Z方向)从主表面(例如，第一半导体衬底110的第一表面110a)向上突出。第一半导体衬底110可以包括诸如Si或Ge的半导体材料，或者诸如SiGe、SiC、GaAs、InAs或InP的化合物半导体材料。第一半导体衬底110可以包括导电区，例如掺杂有杂质的阱或掺杂有杂质的结构。在一些实施例中，多个鳍型有源区FA可以在第一水平方向(X方向)上以某个间距布置，并且可以沿第二水平方向(Y方向)彼此平行地延伸。
覆盖多个鳍型有源区FA的下端的部分的侧壁的器件隔离膜120可以分别形成在多个鳍型有源区FA之间。多个鳍型有源区FA可以以鳍形形状从器件隔离膜120向上突出。器件隔离膜120可以包括例如氧化物、氮化物或氧氮化物。
在第一半导体衬底110上，多个栅极线140可以沿与多个鳍型有源区FA交叉的方向延伸。在一些实施例中，多个栅极线140可以沿第一水平方向(X方向)延伸。栅极绝缘膜142可以设置在栅极线140与鳍型有源区FA之间。层间绝缘层145可以覆盖器件隔离膜120和多个栅极线140。
栅极绝缘膜142可以包括氧化硅膜、高k介电膜或其组合。高k介电膜可以包括介电常数大于氧化硅膜的材料。高k介电膜可以包括金属氧化物或金属氧氮化物。界面膜可以设置在栅极绝缘膜142与鳍型有源区FA之间。界面膜可以包括氧化物膜、氮化物膜或氧氮化物膜。
栅极线140可以具有依次堆叠的金属氮化物层、金属层、导电封盖层和间隙填充金属膜的结构。金属氮化物层和金属层可以包括Ti、Ta、W、Ru、Nb、Mo和/或Hf。间隙填充金属膜可以包括W膜或Al膜。栅极线140可以分别包括含有功函数金属的层。含有功函数金属的层可以包括Ti、W、Ru、Nb、Mo、Hf、Ni、CO、Pt、Yb、Tb、Dy、Er和/或Pd。在一些实施例中，栅极线140可以分别包括TiAlC/TiN/W的堆叠结构、TiN/TaN/TiAlC/TiN/的堆叠结构或TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构，但是本发明不必限于此。
在一些实施例中，下半导体芯片100可以是逻辑半导体芯片。例如，下半导体芯片100可以包括中央处理单元(CPU)芯片、图形处理单元(GPU)芯片或应用处理器(AP)芯片。多个鳍型有源区FA和多个栅极线140可以在第一半导体衬底110的有源面中或在其第一表面110a中构成用作CPU、GPU或AP的第一半导体器件。
在本文中，逻辑半导体芯片不是存储器半导体芯片，而是指用于执行逻辑运算的半导体芯片。例如，逻辑半导体芯片可以包括逻辑单元。逻辑单元可以被不同地被配置为包括多个电路元件，其包括晶体管、寄存器等。逻辑单元可以构成例如AND(与)、NAND(与非)、OR(或)、NOR(或非)、XOR(异或)、XNOR(异或非)、反相器(INV)、加法器(ADD)、缓冲器(BUF)、延迟器(DLY)、滤波器(FIL)、复用器(MXT/MXIT)、OAI(或/与/反相器)、AO(与/或)、AOI(与/或/反相器)、D触发器、复位触发器、主从触发器、锁存器等，并且逻辑单元还可以构成执行期望逻辑功能的标准单元，例如计数器、缓冲器等。
上布线结构SBEOL可以设置在层间绝缘层145上。上布线结构SBEOL可以包括多个上布线线路152、多个上布线通孔154、多个连接通孔156、以及至少部分地围绕多个上布线线路152和多个上布线通孔154的上布线间绝缘层158。多个上布线通孔154可以将在多个上布线线路152中处于不同竖直高度(例如布置在不同的布线层中)的上布线线路152彼此电连接。多个连接通孔156可以将多个上布线线路152电连接到多个栅极线140。
在一些实施例中，多个上布线线路152中的一部分可以用作多个下芯片连接焊盘。
多个上布线线路152、多个上布线通孔154和多个连接通孔156可以包括诸如铜(Cu)、铝(Al)和钨(W)的金属材料。上布线间绝缘层158可以包括例如高密度等离子体(HDP)氧化膜、四乙基硅酸盐(TEOS)氧化膜、东燃硅氮烷(TOSZ)膜、旋涂玻璃(SOG)膜、以及未掺杂的石英玻璃(USG)膜的绝缘材料和低k介电层。
钝化层160可以覆盖上布线结构SBEOL。在制造包括下半导体芯片100的半导体封装期间，钝化层160可以用作蚀刻停止膜。钝化层160可以包括例如氮化硅。
图1示出了多个上布线线路152的顶表面完全被上布线间绝缘层158和钝化层160覆盖，但是本发明不必限于此。例如，可以去除上布线间绝缘层158和钝化层160的部分，并且可以暴露多个上布线线路152中的一部分上布线的顶表面的一部分。
多个掩埋轨道孔BPRH可以贯穿器件隔离膜120并延伸到第一半导体衬底110中。多个掩埋轨道孔BPRH可以与多个鳍型有源区FA间隔开。多个掩埋轨道孔BPRH可以在多个栅极线140与多个贯通电极174之间延伸。多个掩埋电力轨道BPR可以设置在多个掩埋轨道孔BPRH中。掩埋轨道绝缘层132可以设置在掩埋电力轨道BPR与第一半导体衬底110之间。
掩埋轨道绝缘层132可以共形地覆盖掩埋轨道孔BPRH的内侧面。掩埋轨道绝缘层132可以共形地覆盖掩埋轨道孔BPRH的内侧面以及掩埋轨道孔BPRH的底表面的一部分。例如，掩埋轨道绝缘层132可以从掩埋电力轨道BPR与第一半导体衬底110之间延伸到掩埋电力轨道BPR与器件隔离膜120之间。掩埋轨道绝缘层132的顶端可以接触栅极线140的下表面，或者接触栅极线140的下表面和层间绝缘层145的下表面。掩埋轨道绝缘层132可以包括氮化物。例如，掩埋轨道绝缘层132可以包括氮化硅。
掩埋电力轨道BPR可以包括诸如金属的导电材料。掩埋电力轨道BPR可以包括覆盖掩埋轨道孔BPRH的内侧面和底表面的至少一部分的轨道阻挡膜，以及覆盖轨道阻挡膜并填充掩埋轨道孔BPRH的至少一部分的轨道填充层。例如，轨道阻挡膜可以包括TiN，且轨道填充层可以包括W或Ru。
在一些实施例中，掩埋电力轨道BPR可以仅填充掩埋轨道孔BPRH的下部，且掩埋绝缘层134可以填充掩埋轨道孔BPRH的上部。掩埋轨道绝缘层132可以从掩埋电力轨道BPR与第一半导体衬底110之间延伸通过掩埋电力轨道BPR与器件隔离膜120之间，并到达掩埋绝缘层134与器件隔离膜120之间。掩埋绝缘层134可以包括氧化硅、氮化硅或其组合。
贯穿掩埋绝缘层134的电力通孔136可以设置在掩埋电力轨道BPR与栅极线140之间，从而将掩埋电力轨道BPR电连接到栅极线140。在一些实施例中，在形成贯穿掩埋绝缘层134并在其底表面暴露掩埋电力轨道BPR的电力通孔，然后在用用于形成多个栅极线140的导电材料填充电力通孔之后，电力通孔136然后可以与多个栅极线140中的任何一条栅极线整体形成。
贯通孔TSH可以从第一半导体衬底110的第二表面110b延伸到第一半导体衬底110中。贯通孔TSH可以与掩埋轨道孔BPRH连通。在一些实施例中，贯通孔TSH可以具有锥形形状，其中随着贯通孔TSH从第一半导体衬底110的第二表面110b延伸到第一半导体衬底110中，其水平宽度减小，例如，水平宽度随着贯通孔TSH朝向第一半导体衬底110的第二表面110b延伸而增大。
贯通孔TSH可以由贯通电极174以及第一半导体衬底110与贯通电极174之间的通孔绝缘膜172填充。
通孔绝缘膜172可以包括氧化物膜、氮化物膜、碳化物膜、聚合物膜或其组合。在一些实施例中，通孔绝缘膜172可以使用CVD工艺形成。通孔绝缘膜172可以包括通过亚大气压CVD工艺形成的基于臭氧/原硅酸四乙酯(O3/TEOS)的高纵横比工艺(HARP)氧化物。
贯通孔TSH可以具有锥形形状，其中其水平宽度从第一半导体衬底110的第二表面110b向掩埋电力轨道BPR减小。贯通电极174可以包括与掩埋电力轨道BPR接触并延伸到第一半导体衬底110的第二表面110b的导电插塞，以及至少部分地围绕导电插塞的导电阻挡膜。导电插塞可以包括铜或钨。例如，导电插塞可以包括Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、W或W合金，但是本发明不必限于此。例如，导电插塞可以包括Al、Au、Be、Bi、Co、Cu、Hf、In、Mn、Mo、Ni、Pb、Pd、Pt、Rh、Re、Ru、Ta、Te、Ti、W、Zn、Zr，或者可以包括上述材料中的两种或更多种的堆叠结构。导电阻挡膜可以在单层或多层中包括W、WN、WC、Ti、TiN、Ta、TaN、Ru、Ru、Co、Mn、WN、Ni和/或NiB，但本发明不必限于此。导电插塞和导电阻挡膜可以通过物理气相沉积(PVD)工艺或化学气相沉积(CVD)工艺形成，但是本发明不必限于此。
下布线结构PBEOL可以设置在第一半导体衬底110的第二表面110b上。下布线结构PBEOL可以包括多个下布线线路182、多个下布线通孔184、以及至少部分地围绕多个下布线线路182和下布线通孔184的下布线间绝缘层186。多个下布线通孔184可以将多个下布线线路182电连接到多个贯通电极174。在一些实施例中，当多个下布线线路182具有两个或更多个布线层时，多个下布线通孔184中的一部分可以将位于不同竖直高度的多个下布线线路182电连接，例如下布线线路182可以布置在彼此不同的布线层中。
布线层是指在处于相同竖直高度的平面上延伸的电路径。上布线结构SBEOL可以具有比下布线结构PBEOL更多的布线层。例如，上布线结构SBEOL可以具有至少两个布线层，且下布线结构PBEOL可以具有至少一个布线层。上布线结构SBEOL在竖直方向(Z方向)上的厚度可以大于下布线结构PBEOL的厚度。
下半导体芯片100可以通过上布线结构SBEOL向外部源发送并从外部源接收除了电力之外的诸如数据信号和控制信号的信号，并且可以通过下布线结构PBEOL被提供外部电力。因此，上布线结构SBEOL可以被称为信号布线结构，且下布线结构PBEOL可以被称为电力布线结构。在一些实施例中，下半导体芯片100可以通过下布线结构PBEOL被提供一同来自外部源的电力和地。
根据本发明构思的示例，下半导体芯片100可以通过设置在第一半导体衬底110的第一表面110a上的上布线结构SBEOL发送和接收除了电力之外的诸如数据信号和控制信号的信号，并且可以通过设置在第一半导体衬底110的第二表面110b上的下布线结构PBEOL被提供外部电力。因此，在下半导体芯片100中，可以分别通过上部和下部单独地提供信号和电力，并且因此可以使信号与电力之间的干扰最小化。此外，即使当下半导体芯片100的集成度增加时(例如，当多个鳍型有源区FA的宽度减小时)，也可以向下半导体芯片100稳定地提供信号和电力。
图2A至图2M是示出了根据本发明构思的示例实施例的制造半导体封装的下半导体芯片的方法的横截面图。
参考图2A，在第一半导体衬底110上形成缓冲层112和多个硬掩模图案114之后，可以使用多个硬掩模图案114去除第一半导体衬底110的一部分以形成多个鳍型有源区FA。在形成多个鳍型有源区FA的工艺中，缓冲层112也可以被图案化并被分成多个。
第一半导体衬底110可以是晶片衬底WF，经由该晶片衬底WF可以产生多个下半导体芯片。多个鳍型有源区FA可以从第一半导体衬底110的第一表面110a向上突出。
例如，缓冲层112可以包括氧化物、氮化物或氧氮化物。在一些实施例中，多个硬掩模图案114可以通过使用利用间隔物的图案密度增加技术形成，例如双重图案化技术(DPT)或四重图案化技术(QPT)。多个硬掩模图案114可以包括具有至少两层的堆叠结构，该至少两层包括不同的绝缘材料，该绝缘材料包括氧化物、氮化物、氮氧化物、多晶硅和/或含碳膜。含碳膜可以包括旋涂硬掩模(SOH)材料。SOH材料可以包括碳氢化合物或其衍生物，其中SOH材料具有基于SOH材料总重量的约85％至约99％重量的相对较高的碳含量。
参考图2B，初步器件隔离层120P可以填充多个鳍型有源区FA之间的空间。初步器件隔离层120P可以覆盖例如多个鳍型有源区FA、多个图案化缓冲层112和多个硬掩模图案114的侧壁。在一些实施例中，初步器件隔离层120P可以覆盖多个硬掩模图案114的上表面，并且然后可以去除多个硬掩模图案114的顶表面上的初步器件隔离层120P的部分，从而暴露多个硬掩模图案114的顶表面。
参考图2C，多个掩埋轨道孔BPRH可以通过初步器件隔离层120P延伸到第一半导体衬底110中。多个掩埋轨道孔BPRH可以贯穿初步器件隔离层120P，并且从第一半导体衬底110的第一表面110a朝向其第二表面110b延伸，但不延伸到其第二表面110b。多个掩埋轨道孔BPRH可以与多个鳍型有源区FA间隔开。
参考图2D，可以形成覆盖多个掩埋轨道孔BPRH的内表面(例如，其侧面和底表面)以及初步器件隔离层120P的顶表面的覆盖绝缘层132P。覆盖绝缘层132P可以共形地覆盖多个掩埋轨道孔BPRH的侧面和底表面以及初步器件隔离层120P的顶表面。例如，覆盖绝缘层132P可以具有约5nm至约9nm的厚度。覆盖绝缘层132P可以包括氮化物。
在形成覆盖该覆盖绝缘层132P并填充多个掩埋轨道孔BPRH的轨道材料层之后，通过去除多个掩埋轨道孔BPRH中的轨道材料层的上部的一部分，可以形成填充多个掩埋轨道孔BPRH的下部的一部分的多个掩埋电力轨道BPR。
掩埋电力轨道BPR可以包括诸如金属的导电材料。掩埋电力轨道BPR可以包括覆盖掩埋轨道孔BPRH的内侧面和底表面的下部的一部分的轨道阻挡膜，以及覆盖轨道阻挡膜并填充掩埋轨道孔BPRH的下部的一部分的轨道填充层。例如，轨道阻挡膜可以包括TiN，且轨道填充层可以包括W或Ru。在一些实施例中，轨道阻挡膜的厚度可以小于覆盖绝缘层的厚度。例如，轨道阻挡膜可以具有约2nm至约6nm的厚度。
在形成掩埋电力轨道BPR之后，可以形成填充掩埋轨道孔BPRH的上部的掩埋绝缘层134。掩埋绝缘层134可以包括氧化硅、氮化硅或其组合。
一起参考图2D和图2E，覆盖绝缘层132P和初步器件隔离层120P的部分可以形成掩埋轨道绝缘层132和器件隔离膜120。多个鳍型有源区FA可以以鳍形形状从器件隔离膜120向上突出。
例如，覆盖绝缘层132P的覆盖初步器件隔离层120P的顶表面的部分、初步器件隔离层120P的上部的一部分、以及覆盖绝缘层132P的覆盖初步器件隔离层120P的上部的侧面(例如覆盖掩埋轨道孔BPRH的侧表面的上部)的一部分可以被去除，以形成掩埋轨道绝缘层132和器件隔离膜120。在形成掩埋轨道绝缘层132和器件隔离膜120的工艺中，可以一起去除填充多个掩埋轨道孔BPRH的上部的掩埋绝缘层134的上部的一部分。
参考图2F，可以形成在与多个鳍型有源区FA交叉的同时沿X方向延伸的多个栅极线140以及在多个鳍型有源区FA与多个栅极线140之间的多个栅极绝缘膜142。
在一些实施例中，可以使用替代栅极工艺来形成多个栅极绝缘膜142和多个栅极线140，其中首先形成多个虚设栅极绝缘膜和多个虚设栅极线，可以在已执行一些后续工艺之后去除多个虚设栅极绝缘膜和多个虚设栅极线，并且然后可以形成多个栅极绝缘膜142和多个栅极线140。
贯穿掩埋绝缘层134的电力通孔136可以形成在掩埋电力轨道BPR和栅极线140之间。
在一些实施例中，在形成贯穿掩埋绝缘层134并在其底表面暴露掩埋电力轨道BPR的电力通孔，然后用用于形成多个栅极线140的导电材料填充电力通孔之后，电力通孔136然后可以与多个栅极线140中的任何一条栅极线整体形成。
在一些实施例中，可以通过在电力通路孔中填充导电材料来形成电力通孔136，然后可以单独形成与电力通孔136接触的栅极线140。
参考图2G，可以形成覆盖器件隔离膜120和多个栅极线140的层间绝缘层145，并且然后可以将上布线结构SBEOL形成在层间绝缘层145上。上布线结构SBEOL可以包括多个上布线线路152、多个上布线通孔154、多个连接通孔156、以及至少部分地围绕多个上布线线路152和多个上布线通孔154的上布线间绝缘层158。多个上布线通孔154可以贯穿上布线间绝缘层158的至少一部分，并且可以将设置在不同布线层上的上布线线路152彼此连接。多个连接通孔156可以将多个上布线线路152连接到多个栅极线140。在一些实施例中，多个连接通孔156可以贯穿层间绝缘层145，并将多个上布线线路152连接到多个栅极线140。在一些实施例中，多个连接通孔156可以贯穿上布线间绝缘层158的下部的一部分和层间绝缘层145，并且将多个上布线线路152连接到多个栅极线140。
钝化层160可以覆盖上布线结构SBEOL。钝化层160可以包括具有与上布线间绝缘层158的蚀刻特性不同的蚀刻特性的材料。例如，上布线间绝缘层158可以包括氧化硅，且钝化层160可以包括氮化硅。
参考图2H，可以反转图2G的所得结构，使得钝化层160面对第一支撑衬底10，然后钝化层160可以附接到第一支撑衬底10。离型膜20可以设置在第一支撑衬底10和钝化层160之间。
参考图2I，可以形成从第一半导体衬底110的第二表面110b延伸到第一半导体衬底110中的多个贯通孔TSH。多个贯通孔TSH可以从第一半导体衬底110的第二表面110b延伸到多个掩埋电力轨道BPR。在一些实施例中，贯通孔TSH可以具有锥形形状，其中贯通孔TSH的水平宽度随着贯通孔TSH从第一半导体衬底110的第二表面110b延伸到第一半导体衬底110中而减小。
可以形成覆盖多个贯通孔TSH的侧表面的多个通孔绝缘膜172以及覆盖多个通孔绝缘膜172并填充多个贯通孔TSH的多个贯通电极174。多个通孔绝缘膜172可以共形地覆盖多个贯通孔TSH的侧表面。多个贯通电极174可以接触多个掩埋电力轨道BPR。
参考图2J，下布线结构PBEOL可以形成在第一半导体衬底110的第二表面110b上。下布线结构PBEOL可以包括多个下布线线路182、多个下布线通孔184、以及至少部分地围绕多个下布线线路182和下布线通孔184的下布线间绝缘层186。多个下布线通孔184可以贯穿下布线间绝缘层186，并且可以将多个下布线线路182连接到多个贯通电极174。
参考图2K，可以反转图2J的所得结构，使得下布线结构PBEOL面对切割膜(dicingfilm)30，并且然后可以将下布线结构PBEOL附接到切割膜30。
一起参考图2K和图2L，可以从钝化层160去除与离型膜20附接的第一支撑衬底10。
参考图2M，可以通过切割图2L的所得结构来形成多个下半导体芯片100。切割区CR可以形成在多个下半导体芯片100之间。可以使用刀片切割、等离子体切割或激光切割来形成切割区CR。单独的下半导体芯片100可以与切割膜30分开。
图3A至图3F是示出了根据本发明构思的示例实施例的制造半导体封装的方法的横截面图。
参考图3A，下重分布层200可以形成在第二支撑衬底40上。下重分布层200可以包括多个下重分布绝缘层210和下重分布导电结构220。下重分布导电结构220可以包括多个下重分布线图案222以及多个下重分布通孔224，其中多个下重分布线图案222可以设置在多个下重分布绝缘层210中的每个下重分布绝缘层的顶表面和底表面的至少一个表面上，并且多个下重分布通孔224可以贯穿多个下重分布绝缘层210中的至少一个下重分布绝缘层，以分别与多个下重分布线图案222中的一部分接触并与之连接。
多个下重分布绝缘层210中的每一个可以包括包含例如有机化合物的材料膜。在一些实施例中，多个下重分布绝缘层210可以包括包含有机聚合物材料的材料膜。例如，多个下重分布绝缘层210中的每一个可以包括可光成像电介质(PID)、味之素增层膜(ABF)或光敏聚酰亚胺(PSPI)。
多个下重分布线图案222和多个下重分布通孔224可以包括金属或其合金。在一些实施例中，多个下重分布通孔224可以具有锥形形状，其中其水平宽度从其顶侧向底侧减小。多个下重分布线图案222中的至少一部分可以与多个下重分布通孔224中的一部分整体形成在一起。在一些实施例中，多个下重分布线图案222中的一部分可以与多个下重分布通孔224中的一部分整体形成在一起，其中所述部分的下重分布通孔覆盖多个下重分布线图案222的一部分的下侧。在一些实施例中，多个下重分布线图案222中的一部分可以与多个下重分布通孔224中的一部分整体形成在一起，其中所述部分的下重分布通孔覆盖多个下重分布线图案222的一部分的上侧。
下重分布种子层226可以设置在多个下重分布线图案222与多个下重分布绝缘层210之间以及在多个下重分布通孔224和多个下重分布绝缘层210之间。在一些实施例中，下重分布种子层226可以设置在多个下重分布线图案222和多个下重分布通孔224的每个底表面与多个下重分布绝缘层210的任一下重分布绝缘层之间，以及在多个下重分布通孔224的侧表面和多个下重分布绝缘层210的任一下重分布绝缘层之间。
例如，下重分布种子层226可以通过执行PVD形成，并且多个下重分布线图案222和多个下重分布通孔224可以通过使用下重分布种子层226作为种子执行电镀或无电镀覆来形成。下重分布种子层226可以是例如铜(Cu)、钛(Ti)、钛钨(TiW)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、铬(Cr)、和/或铝(Al)等。
在一些实施例中，下重分布层200还可以包括设置在下重分布层200的下部的多个外部连接焊盘242。例如，首先多个外部连接焊盘242可以形成在第二支撑衬底40上，并且然后可以形成多个下重分布绝缘层210和下重分布导电结构220。多个外部连接焊盘242可以电连接到下重分布导电结构220。
在一些实施例中，下重分布层200可以不包括多个外部连接焊盘242，并且多个下重分布线图案222和多个下重分布通孔224的一部分可以用作多个外部连接焊盘。
在一些实施例中，下重分布层200还可以包括设置在下重分布层200的上部处的多个下连接焊盘244。在一些实施例中，多个外部连接焊盘242和多个下连接焊盘244可以包括与下重分布线图案222相同或相似的材料。例如，电连接到下重分布导电结构220的多个下连接焊盘244可以形成在多个下重分布绝缘层210和下重分布导电结构220上。
在一些实施例中，下重分布层200可以不包括多个下连接焊盘244，并且多个下重分布线图案222的一部分可以用作多个下连接焊盘。
参考图3B，多个导电连接结构310和下半导体芯片100可以附接到下重分布层200。多个导电连接结构310可以附接到多个下连接焊盘244中的一部分下连接焊盘。下半导体芯片100可以附接到多个下连接焊盘244中的一些其他下连接焊盘上。多个导电连接结构310的顶表面可以位于比下半导体芯片100的顶表面(例如，钝化层160的顶表面)更高的竖直高度处。
在一些实施例中，多个导电连接结构310可以直接附接到多个下连接焊盘244中的一部分下连接焊盘。例如，多个导电连接结构310中的每一个可以包括穿模通孔(TMV)、导电焊料、导电柱或至少一个导电凸块。在一些实施例中，多个导电连接结构310中的每一个可以包括铜柱。
多个第一芯片连接端子190可以设置在下半导体芯片100与多个下连接焊盘244之间。多个第一芯片连接端子190可以将下半导体芯片100的多个下布线线路182中的一部分下布线线路连接到多个下连接焊盘244。例如，多个第一芯片连接端子190可以包括凸块或焊球。
参考图3C，覆盖多个导电连接结构310和下半导体芯片100的第一模制件320可以形成在下重分布层200上。第一模制件320可以包括例如环氧树脂模制化合物(EMC)。在一些实施例中，第一模制件320可以填充下重分布层200与下半导体芯片100之间的空间，并且可以包裹多个第一芯片连接端子190。
在一些实施例中，可以首先形成包裹在下重分布层200与下半导体芯片100之间的多个第一芯片连接端子190的底部填充层，并且然后可以形成第一模制件320。底部填充层可以包括例如通过毛细管底部填充方法形成的环氧树脂。备选地，底部填充层可以包括非导电膜(NCF)。
参考图3D，可以执行平坦化工艺直到暴露下半导体芯片100的钝化层160为止，并且作为结果，可以移除第一模制件320和多个导电连接结构310的上部的部分。第一模制件320的顶表面、多个导电连接结构310的顶表面和下半导体芯片100的顶表面可以位于相同的竖直高度处以共面。例如，第一模制件320的顶表面、多个导电连接结构310的顶表面和钝化层160的顶表面可以位于相同的竖直高度处以共面。
参考图3E，上重分布层400可以形成在第一模制件320上。上重分布层400可以包括至少一个上重分布绝缘层410和上重分布导电结构420。上重分布导电结构420可以包括多个上重分布线图案422以及多个上重分布通孔424，其中多个上重分布线图案422可以设置在多个上重分布绝缘层410中的每个上重分布绝缘层的顶表面和底表面的至少一个表面上，并且多个上重分布通孔424可以贯穿至少一个上重分布绝缘层410，以分别与多个上重分布线图案422中的一部分接触并与之连接。多个上重分布线图案422中的至少一部分可以与多个上重分布通孔424中的一部分整体形成在一起。
在一些实施例中，多个上重分布通孔424可以具有锥形形状，其中其水平宽度从其顶侧到底侧减小，例如，多个上重分布通孔424的水平宽度可以随着通孔424远离下半导体芯片100移动而增加。
上重分布种子层426可以设置在多个上重分布线图案422与至少一个上重分布绝缘层410之间以及在多个上重分布通孔424和至少一个上重分布绝缘层410之间。
多个上重分布通孔424中的一部分可以通过钝化层160连接到上布线结构SBEOL。例如，多个上重分布通孔424中的一部分可以连接到多个上布线线路152中的一部分。
上重分布绝缘层410、上重分布线图案422、上重分布通孔424和上重分布种子层426中的每一个可以由与下重分布绝缘层210、下重分布线图案222、下重分布通孔224和下重分布种子层226的每一个相同或相似的材料制成，并且可以具有大体相似的形状，相似程度使得可以省略对其详细描述，可以理解的是，本文中未描述的元件至少与本说明书中其他地方描述的相应元件相似。
在一些实施例中，上重分布层400中的上重分布绝缘层410的堆叠数量可以少于下重分布层200中的下重分布绝缘层210的堆叠数量。在一些实施例中，上重分布层400可以相比于下重分布层200具有较少的布线层。在一些实施例中，上重分布层400的厚度可以小于下重分布层200的厚度。
下重分布层200、上重分布层400、下重分布层200与上重分布层400之间的下半导体芯片100、多个导电连接结构310和第一模制件320可以统称为下封装LP。
参考图3F，上封装UP可以附接到下封装LP。上封装UP可以包括至少一个上半导体芯片500。在一些实施例中，上封装UP还可以包括至少部分地围绕至少一个上半导体芯片500的第二模制件580。
上半导体芯片500可以包括第二半导体衬底510和多个上芯片连接焊盘520，其中上半导体器件512设置在第二半导体衬底510的有源面上，且多个上芯片连接焊盘520设置在第二半导体衬底510的有源面上。上封装UP可以附接到下封装LP，其中其上设置有上半导体器件512的上半导体芯片500的有源面面向下封装LP。上半导体芯片500和下半导体芯片100的有源面可以彼此面对。
第二半导体衬底510可以包括诸如Si或Ge的半导体材料，或者诸如SiGe、SiC、GaAs、InAs或InP的化合物半导体材料。第二半导体衬底510可以包括导电区，例如掺杂有杂质的阱或掺杂有杂质的结构。
在一些实施例中，上半导体芯片500可以是逻辑半导体芯片。例如，上半导体芯片500可以包括CPU芯片、GPU芯片或AP芯片，并且第二半导体元件512可以用作CPU、GPU或AP。
在一些实施例中，上半导体芯片500可以是存储器半导体芯片。例如，上半导体芯片500可以包括动态随机存取存储器(DRAM)芯片、静态随机存取存储器(SRAM)芯片、闪存芯片、电可擦除可编程只读存储器(EEPROM)芯片、相变随机存取存储器(PRAM)芯片、磁随机存取存储器(MRAM)芯片或者电阻性随机存取存储器(RRAM)芯片。
在一些实施例中，当上封装UP具有多个上半导体芯片500时，多个上半导体芯片500中的一部分可以是CPU芯片、GPU芯片或AP芯片，且芯片500中的其他一些可以是存储器半导体芯片。
在一些实施例中，多个第二芯片连接端子550可以设置在上半导体芯片500和上重分布层400之间。多个第二芯片连接端子550可以将多个上重分布线图案422中的一部分连接到多个上芯片连接焊盘520。
图3F示出了第二模制件580直接覆盖上重分布层400的顶表面，但是本发明不限于此。在一些实施例中，上封装UP可以包括封装衬底、附接到封装衬底的上半导体芯片500、覆盖封装衬底并包裹上半导体芯片500的第二模制件580、以及设置在封装衬底与上重分布层400之间的多个第二芯片连接端子550。
在一些实施例中，多个上重分布线图案422中的一部分可以直接接触并电连接到多个上芯片连接焊盘520。例如，多个上重分布线图案422中的一部分上重分布线图案和多个上芯片连接焊盘520可以通过热膨胀彼此接触，并且然后可以形成多个耦合焊盘，该多个耦合焊盘通过扩散接合而形成，在该扩散接合中，其中的金属原子扩散为一个整体。
图4是示出了根据本发明构思的示例实施例的半导体封装的横截面图。
一起参考图3F和图4，可以通过从下重分布层200去除第二支撑衬底40来暴露多个外部连接焊盘242。多个外部连接端子600可以附接到多个外部连接焊盘242以形成半导体封装1。
半导体封装1可以是层叠封装(PoP)，其中上封装UP附接到下封装LP。下封装LP可以包括附接到下重分布层200的下半导体芯片100、多个导电连接结构310、至少部分地围绕多个导电连接结构310和下半导体芯片100的第一模制件320、以及上重分布层400。下封装LP可以是扇出晶片级封装(FOWLP)。上半导体封装UP可以包括上半导体芯片500和至少部分地围绕上半导体芯片500的第二模制件580。上封装UP可以附接到下封装LP，使得上半导体芯片500的有源面面向下半导体芯片100的有源面。
下半导体芯片100和上半导体芯片500可以形成为使得它们的有源面彼此面对，并且可以通过上重分布层400的上重分布导电结构420彼此发送及接收除了电力之外的诸如数据信号和控制信号的信号。因此，下半导体芯片100和上半导体芯片500可以以较快速度和较宽带宽彼此发送和接收信号。
下半导体芯片100可以从外部源经由多个掩埋电力轨道BPR、多个贯通电极174和下重分布层200的下重分布导电结构220被提供电力。在一些实施例中，下半导体芯片100可以从外部源经由多个掩埋电力轨道BPR、多个贯通电极174、下布线结构PBEOL和下重分布层200的下重分布导电结构220被提供电力。上半导体芯片500可以从外部源经由上重分布层400的上重分布导电结构420、多个导电连接结构310中的一部分和下重分布层200的下重分布导电结构220被提供电力。
下半导体芯片100和上半导体芯片500中的至少一个半导体芯片可以经由上重分布层400的上重分布导电结构420、多个导电连接结构310中的一些其他导电连接结构、以及下重分布层200的下重分布导电结构220向外部源发送并从外部源接收信号。
在半导体封装件1中，根据本发明构思，下半导体芯片100可以经由其顶表面向上半导体芯片500发送并从上半导体芯片500接收信号，并且可以经由其底表面被提供外部电力，从而缩短下半导体芯片100与上半导体芯片500之间的信号传输路径并减少电力损耗。因此，下半导体芯片100和上半导体芯片500可以以较快速度和较宽带宽彼此发送和接收信号，并且从而可以提高半导体封装1的操作速度。此外，在半导体封装1中，信号传输路径和电力传输路径可以彼此分开，以避免由于电力引起的信号干扰并减少电力损耗，因此，可以增加半导体封装1的操作可靠性。
图5是示出了根据本发明构思的示例实施例的半导体封装的横截面图。例如，在图5中，与图1至图4相同的附图标记可以表示相同或相似的组件，并且可以省略重复的描述。
参考图5，半导体封装2可以是层叠封装，其中上封装UP位于下封装LPa上。下封装LPa可以包括附接到下重分布层200并具有安装空间360G的扩展层300、容纳在安装空间360G中并附接到下重分布层200的下半导体芯片100、至少部分地围绕下半导体芯片100并填充安装空间360G的第一模制件380、以及上重分布层400。下封装LPa可以是扇出面板级封装(FOPLP)。上半导体封装UP可以包括上半导体芯片500和至少部分地围绕上半导体芯片500的第二模制件580。上封装UP可以附接到下封装LPa，使得上半导体芯片500的有源面面向下半导体芯片100的有源面。
扩展层300可以至少部分地围绕至少一个半导体芯片100的外围。在一些实施例中，扩展层300可以是面板。安装空间360G的水平宽度和水平面积可以分别大于下半导体芯片100的水平宽度和水平面积。下半导体芯片100的侧面可以与安装空间360G的内侧面间隔开。
扩展层(300)可以包括例如印刷电路板(PCB)、陶瓷衬底、用于制造封装的晶片、或中介层。在一些实施例中，扩展层300可以包括多层印刷电路板。安装空间360G可以以开口或腔体的形式形成在扩展层300中。安装空间360G可以形成在扩展层300的一部分中，例如，在中心区域中。安装空间360G可以从扩展层300的顶表面凹陷或敞开至预定深度。为了使扩展层300凹陷或敞开，可以使用干法蚀刻、湿法蚀刻、丝网印刷、钻头或激光钻孔工艺等。
在一些实施例中，扩展层300可以包括衬底基底360和贯穿衬底基底360的多个导电连接结构370。
衬底基底360可以包括酚醛树脂、环氧树脂和/或聚酰亚胺。衬底基底360可以例如包括阻燃剂4(FR-4)、四官能环氧树脂、聚苯醚、环氧树脂/聚亚苯基氧化物、双马来酰亚胺三嗪(BT)、热固性树脂、氰酸酯、聚酰亚胺和/或液晶聚合物。
多个导电连接结构370中的每一个可以包括沿水平方向(X方向和/或Y方向)延伸的多个布线图案372以及沿竖直方向(Z方向)延伸的多个导电通孔374。多个导电连接结构370可以包括铜、镍、不锈钢或铍铜。
在一些实施例中，扩展层300可以是多层衬底，其中衬底基底360以多层的形式形成。扩展层300中的多个布线图案372可以设置在形成衬底基底360的多个层的顶表面和底面中的至少一部分上。
扩展层300中的多个导电通孔374可以贯穿衬底基底360的至少一部分以将布置在不同布线层中的布线图案372彼此电连接。
第一模制件380可以填充下半导体芯片100与扩展层300之间的空间。例如，第一模制件380可以包括诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、或包含诸如无机填料的增强材料的树脂，并且例如可以包括味之素积层膜(ABF)、FR-4和BT等。此外，第一模制件380可以包括诸如环氧树脂模塑化合物(EMC)的模制材料或诸如可光成像密封剂(PIE)的感光材料。在一些实施例中，第一模制件380可以覆盖扩展层300的顶表面。
在一些实施例中，可以通过在安装空间360G内的被暴露部分上沉积预定厚度的氧化硅并且然后用诸如聚酰亚胺的聚合物填充安装空间360G的未被氧化硅填充的部分，来形成第一模制件380。
在一些实施例中，由于诸如聚酰亚胺的聚合物覆盖下半导体芯片100和扩展层300的顶表面，因此第一模制件380可以至少部分地围绕下半导体芯片100的侧表面和顶表面。
在一些实施例中，在诸如聚酰亚胺的聚合物填充安装空间360G之后，绝缘材料然后可以覆盖聚合物和扩展层300，以形成第一模制件380。绝缘材料可以包括例如氧化硅膜、氮化硅膜或氧氮化硅膜。
上重分布层400可以设置在第一模制件380上。上重分布层400可以包括至少一个上重分布绝缘层410和上重分布导电结构420。上重分布导电结构420可以包括多个上重分布线图案422以及多个上重分布通孔424，其中多个上重分布线图案422可以设置在多个上重分布绝缘层410中的每个上重分布绝缘层的顶表面和底表面的至少一个表面上，并且多个上重分布通孔424可以贯穿至少一个上重分布绝缘层410，以分别与多个上重分布线图案422中的一部分接触并与之连接。在一些实施例中，多个上重分布通孔424可以具有锥形形状，其中其水平宽度从顶侧到底侧减小。
上重分布种子层426可以设置在多个上重分布线图案422与至少一个上重分布绝缘层410之间以及在多个上重分布通孔424和至少一个上重分布绝缘层410之间。
多个上重分布通孔424中的一部分可以通过贯穿第一模制件380和钝化层160来连接到上布线结构SBEOL。
下半导体芯片100和上半导体芯片500可以形成为使得它们的有源面彼此面对，并且可以通过上重分布层400的上重分布导电结构420彼此发送及接收除了电力之外的诸如数据信号和控制信号的信号。因此，下半导体芯片100和上半导体芯片500可以以较快速度和较宽带宽彼此发送和接收信号。
下半导体芯片100可以从外部源经由多个掩埋电力轨道BPR、多个贯通电极174和下重分布层200的下重分布导电结构220被提供电力。在一些实施例中，下半导体芯片100可以从外部源经由多个掩埋电力轨道BPR、多个贯通电极174、下布线结构PBEOL和下重分布层200的下重分布导电结构220被提供电力。上半导体芯片500可以从外部源经由上重分布层400的上重分布导电结构420、多个导电连接结构370中的一部分和下重分布层200的下重分布导电结构220接收电力。
下半导体芯片100和上半导体芯片500中的至少一个半导体芯片可以经由上重分布层400的上重分布导电结构420、多个导电连接结构370中的一些其他导电连接结构、以及下重分布层200的下重分布导电结构220向外部源发送并从外部源接收信号。
在半导体封装件2中，根据本发明构思，下半导体芯片100可以经由其顶表面向上半导体芯片500发送并从上半导体芯片500接收信号，并且可以经由其底表面被提供外部电力，从而缩短下半导体芯片100与上半导体芯片500之间的信号传输路径。因此，下半导体芯片100和上半导体芯片500可以以较快速度和较宽带宽彼此发送和接收信号，并且从而可以提高半导体封装2的操作速度。此外，在半导体封装2中，信号传输路径和电力传输路径可以彼此分开，以避免由于电力引起的信号干扰，因此，可以增加半导体封装2的操作可靠性。
图6是示出了根据本发明构思的示例实施例的半导体封装的下半导体芯片的横截面图。在图6中，与图1所示相同的附图标记可以表示相同或相似的组件，并且可以省略重复的描述。
参考图6，下半导体芯片100a可以包括具有彼此相对的第一表面110a和第二表面110b的第一半导体衬底110，以及从第一半导体衬底110的第一表面110a向上突出的多个鳍型有源区FA。
多个鳍型有源区FA可以沿竖直方向(Z方向)从主表面(例如，第一半导体衬底110的第一表面110a)向上突出。覆盖多个鳍型有源区FA的下端的部分的侧壁的器件隔离膜120可以分别形成在多个鳍型有源区FA之间。多个鳍型有源区FA可以以鳍形形状从器件隔离膜120向上突出。
在第一半导体衬底110上，多个栅极线140可以沿与多个鳍型有源区FA交叉的方向延伸。栅极绝缘膜142可以设置在栅极线140与鳍型有源区FA之间。层间绝缘层145可以覆盖器件隔离膜120和多个栅极线140。
在一些实施例中，下半导体芯片100a可以是逻辑半导体芯片。例如，下半导体芯片100a可以是中央处理器件芯片、图形处理装置芯片或应用处理器芯片。
上布线结构SBEOL可以设置在层间绝缘层145上。上布线结构SBEOL可以包括多个上布线线路152、多个上布线通孔154、多个连接通孔156、以及至少部分地围绕多个上布线线路152和多个上布线通孔154的上布线间绝缘层158。多个连接通孔156可以将多个上布线线路152电连接到多个栅极线140。
钝化层160可以覆盖上布线结构SBEOL。
多个掩埋轨道孔BPRH可以通过贯穿器件隔离膜120并且然后延伸到第一半导体衬底110中，来在多个栅极线140与多个贯通电极174之间延伸。多个掩埋轨道孔BPRH可以与多个鳍型有源区FA间隔开。多个掩埋电力轨道BPR可以设置在多个掩埋轨道孔BPRH中，且掩埋轨道绝缘层132可以设置在掩埋电力轨道BPR与第一半导体衬底110之间。
在一些实施例中，掩埋电力轨道BPR可以仅填充掩埋轨道孔BPRH的下部，且掩埋绝缘层134可以填充掩埋轨道孔BPRH的上部。贯穿掩埋绝缘层134的电力通孔136可以设置在掩埋电力轨道BPR与栅极线140之间，从而将掩埋电力轨道BPR电连接到栅极线140。
贯通孔TSH可以从第一半导体衬底110的第二表面110b延伸到第一半导体衬底110中，并且可以与掩埋轨道孔BPRH连通。在一些实施例中，贯通孔TSH可以具有锥形形状，其中贯通孔TSH的水平宽度在从第一半导体衬底110的第二表面110b延伸到第一半导体衬底110中并延伸到掩埋电力轨道BPR的同时减小。贯通孔TSH可以由贯通电极174以及第一半导体衬底110与贯通电极174之间的通孔绝缘膜172填充。
多个下布线焊盘188可以设置在第一半导体衬底110的第二表面110b上。多个下布线焊盘188可以连接到多个贯通电极174。在一些实施例中，多个下布线焊盘188可以覆盖多个贯通电极174的底表面。
下半导体芯片100a可以具有多个下布线焊盘188，而没有图1所示的包括在下半导体芯片100中的下布线结构PBEOL。
下半导体芯片100a可以通过上布线结构SBEOL向外部源发送并从外部源接收除了电力之外的诸如数据信号和控制信号的信号，并且可以通过多个下布线焊盘188被提供外部电力。
根据本发明构思，下半导体芯片100a可以通过设置在第一半导体衬底110的第一表面110a上的上布线结构SBEOL发送和接收除了电力之外的诸如数据信号和控制信号的信号，并且可以通过设置在第一半导体衬底110的第二表面110b上的多个下布线焊盘188被提供外部电力。因此，在下半导体芯片100a中，可以分别通过上部和下部单独地提供信号和电力，并且因此可以使信号与电力之间的干扰最小化。此外，即使当下半导体芯片100a的集成度增加时(例如，当多个鳍型有源区FA的宽度减小时)，也可以向下半导体芯片100a稳定地提供信号和电力。
图7是示出了根据本发明构思的示例实施例的半导体封装的横截面图。在图7中，与图4和图6中所示相同的附图标记可以表示相同或相似的组件，并且可以省略重复的描述。
参考图7，半导体封装3可以是层叠封装，其中上封装UP位于下封装LPb上。下封装LPb可以包括附接到下重分布层200的下半导体芯片100a、多个导电连接结构310、至少部分地围绕多个导电连接结构310和下半导体芯片100a的第一模制件320、以及上重分布层400。上半导体封装UP可以包括上半导体芯片500和至少部分地围绕上半导体芯片500的第二模制件580。上封装UP可以附接到下封装LPb，使得上半导体芯片500的有源面面向下半导体芯片100的有源面。
下半导体芯片100a可以附接到多个下连接焊盘244中的一些其他下连接焊盘上。多个第一芯片连接端子190可以设置在下半导体芯片100与多个下连接焊盘244之间。多个第一芯片连接端子190可以将下半导体芯片100a的多个下布线焊盘188连接到多个下连接焊盘244。
下半导体芯片100a和上半导体芯片500可以形成为使得它们的有源面彼此面对，并且可以通过上重分布层400的上重分布导电结构420彼此发送及接收除了电力之外的诸如数据信号和控制信号的信号。因此，下半导体芯片100a和上半导体芯片500可以以较快速度和较宽带宽彼此发送和接收信号。
下半导体芯片100a可以从外部源经由多个掩埋电力轨道BPR、多个贯通电极174和下重分布层200的下重分布导电结构220被提供电力。在一些实施例中，下半导体芯片100a可以从外部源经由多个掩埋电力轨道BPR、多个贯通电极174、下布线结构PBEOL和下重分布层200的下重分布导电结构220被提供电力。上半导体芯片500可以从外部源经由上重分布层400的上重分布导电结构420、多个导电连接结构310中的一部分和下重分布层200的下重分布导电结构220被提供电力。
下半导体芯片100a和上半导体芯片500中的至少一个半导体芯片可以经由上重分布层400的上重分布导电结构420、多个导电连接结构310中的一些其他导电连接结构、以及下重分布层200的下重分布导电结构220向外部源发送并从外部源接收信号。
在半导体封装件3中，根据本发明构思，下半导体芯片100a可以经由其顶表面向上半导体芯片500发送并从上半导体芯片500接收信号，并且可以经由其底表面接收外部电力，从而缩短下半导体芯片100a与上半导体芯片500之间的信号传输路径。因此，下半导体芯片100a和上半导体芯片500可以以较快速度和较宽带宽彼此发送和接收信号，并且从而可以提高半导体封装3的操作速度。此外，在半导体封装3中，信号传输路径和电力传输路径可以彼此分开，以避免由于电力引起的信号干扰，因此，可以增加半导体封装3的操作可靠性。
图8是示出了根据本发明构思的示例实施例的半导体封装的横截面图。例如，在图8中，与图5至图7相同的附图标记可以表示相同或相似的组件，并且可以省略重复的描述。
参考图8，半导体封装4可以是层叠封装，其中上封装UP位于下封装LPc上。下封装LPc可以包括附接到下重分布层200并具有安装空间360G的扩展层300、容纳在安装空间360G中并附接到下重分布层200的下半导体芯片100a、至少部分地围绕下半导体芯片100a并填充安装空间360G的第一模制件380、以及上重分布层400。下封装LPc可以是扇出面板级封装。上半导体封装UP可以包括上半导体芯片500和至少部分地围绕上半导体芯片500的第二模制件580。上封装UP可以附接到下封装LPc，使得上半导体芯片500的有源面面向下半导体芯片100a的有源面。
扩展层300可以至少部分地围绕至少一个半导体芯片100a的外围。安装空间360G的水平宽度和水平面积可以大于下半导体芯片100a的水平宽度和水平面积。下半导体芯片100a的侧面可以与安装空间360G的内侧面间隔开。
上重分布层400可以设置在第一模制件380上。上重分布层400可以包括至少一个上重分布绝缘层410和上重分布导电结构420。
下半导体芯片100a和上半导体芯片500可以形成为使得它们的有源面彼此面对，并且可以通过上重分布层400的上重分布导电结构420彼此发送及接收除了电力之外的诸如数据信号和控制信号的信号。因此，下半导体芯片100a和上半导体芯片500可以以较快速度和较宽带宽彼此发送和接收信号。
下半导体芯片100a可以从外部源经由多个掩埋电力轨道BPR、多个贯通电极174和下重分布层200的下重分布导电结构220被提供电力。在一些实施例中，下半导体芯片100a可以从外部源经由多个掩埋电力轨道BPR、多个贯通电极174、多个下布线焊盘188和下重分布层200的下重分布导电结构220被提供电力。上半导体芯片500可以从外部源经由上重分布层400的上重分布导电结构420、多个导电连接结构370中的一部分和下重分布层200的下重分布导电结构220被提供电力。
下半导体芯片100a和上半导体芯片500中的至少一个半导体芯片可以经由上重分布层400的上重分布导电结构420、多个导电连接结构310中的一些其他导电连接结构、以及下重分布层200的下重分布导电结构220向外部源发送并从外部源接收信号。
在半导体封装件4中，根据本发明构思，下半导体芯片100a可以经由其顶表面向上半导体芯片500发送并从上半导体芯片500接收信号，并且可以经由其底表面接收外部电力，从而缩短下半导体芯片100a与上半导体芯片500之间的信号传输路径。因此，下半导体芯片100和上半导体芯片500可以以较快速度和较宽带宽彼此发送和接收信号，并且从而可以提高半导体封装4的操作速度。此外，在半导体封装4中，信号传输路径和电力传输路径可以彼此分开，以避免由于电力引起的信号干扰，因此，可以增加半导体封装4的操作可靠性。
图9是示出了根据本发明构思的示例实施例的半导体封装件的操作的横截面图。例如，图9是示出了图4所示的半导体封装1的操作的横截面图，并且与图4相同的附图标记可以表示相同或相似的组件，以及省略重复的描述。
参考图9，半导体封装1可以是层叠封装，其中上封装UP位于下封装LP上。下封装LP可以包括附接到下重分布层200的下半导体芯片100、多个导电连接结构310、至少部分地围绕多个导电连接结构310和下半导体芯片100的第一模制件320、以及上重分布层400。上半导体封装UP可以包括上半导体芯片500和至少部分地围绕上半导体芯片500的第二模制件580。上封装UP可以附接到下封装LPb，使得上半导体芯片500的有源面面向下半导体芯片100的有源面。
当半导体封装1工作时，可以产生下电力路径LPP、上电力路径UPP、内部信号路径ISP和外部信号路径OSP。下半导体芯片100可以经由下电力路径LPP被提供外部电力。上半导体芯片500可以经由上电力路径UPP被提供外部电力。因此，下半导体芯片100和上半导体芯片500可以经由内部信号路径ISP彼此发送和接收信号。下半导体芯片100和上半导体芯片500中的至少一个半导体芯片可以经由外部信号路径OSP向外部源发送并从外部源接收信号。
下电力路径LPP可以沿外部连接端子600、多个外部连接焊盘242、下重分布层200的下重分布导电结构220、多个下连接焊盘244、多个第一芯片连接端子190、下布线结构PBEOL、多个贯通电极174和多个掩埋电力轨道BPR产生。
在一些实施例中，上电力路径UPP可以沿外部连接端子600、多个外部连接焊盘242、下重分布层200的下重分布导电结构220、多个下连接焊盘244、多个导电连接结构310中的一些导电连接结构、上重分布层400的上重布导电结构420、以及多个第二芯片连接端子550产生。
在一些实施例中，内部信号路径ISP可以沿上布线结构SBEOL、上重分布层400的上重分布导电结构420、多个第二芯片连接端子550和多个上芯片连接焊盘520产生。
在一些实施例中，当半导体封装1不具有多个第二芯片连接端子550时，上电力路径UPP可以沿外部连接端子600、多个外部连接焊盘242、下重分布层200的下重分布导电结构220、多个下连接焊盘244、多个导电连接结构310中的一些导电连接结构、以及上重分布层400的上重布导电结构420产生，并且内部信号路径ISP可以沿着上布线结构SBEOL、上重分布层400的上重布导电结构420、以及多个上芯片连接焊盘520产生。
外部信号路径OSP可以沿外部连接端子600、多个外部连接焊盘242、下重分布层200的下重分布导电结构220、多个下连接焊盘244、多个导电连接结构310中的一些导电连接结构、以及上重分布层400的上重布导电结构420产生。
当外部信号路径OSP在下半导体芯片100和外部之间发送和接收信号时，外部信号路径OSP可以沿外部连接端子600、多个外部连接焊盘242、下重分布层200的下重分布导电结构220、多个下连接焊盘244、多个导电连接结构310中的一些导电连接结构、上重分布层400的上重布导电结构420、以及上布线结构SBEOL产生。当外部信号路径OSP在上半导体芯片500和外部之间发送和接收信号时，外部信号路径OSP可以沿外部连接端子600、多个外部连接焊盘242、下重分布层200的下重分布导电结构220、多个下连接焊盘244、多个导电连接结构310中的一些导电连接结构、上重分布层400的上重布导电结构420、以及多个第二芯片连接端子550产生。
在半导体封装1中，通过内部信号路径ISP发送和接收的信号的数量可以大于通过外部信号路径OSP发送和接收的信号的数量。外部信号路径OSP的延伸长度可以大于内部信号路径ISP的延伸长度。内部信号路径ISP的带宽可以大于外部信号路径OSP的带宽。
在半导体封装1中，具有更多信号数量的内部信号路径ISP可以在延伸长度上较短以及在带宽上较宽，因此可以提高其操作速度。此外，在半导体封装1中，信号传输路径和电力传输路径可以彼此分开，以避免由于电力引起的信号干扰，因此，可以增加半导体封装1的操作可靠性。
图5、图7和图8所示的半导体封装2、3和4的操作也与参考图9描述的半导体封装1的操作大体相似，并且可以理解的是本文中未描述的元件至少与本说明书中其他地方描述的相应元件相似，达到省略其详细描述的程度。
在图5所示的半导体封装2中，外部信号路径OSP和上电力路径UPP可以通过多个导电连接结构370而不是图9所示的半导体封装1的多个导电连接结构310来产生。
在图7所示的半导体封装3中，下电力路径LPP可以通过多个下布线焊盘188而不是图9所示的半导体封装1的下布线结构PBEOL来产生。
在图8所示的半导体封装4中，外部信号路径OSP和上电力路径UPP可以通过多个导电连接结构370而不是图9所示的半导体封装1的多个导电连接结构310来产生，而下电力路径LPP可以通过多个下布线焊盘188而不是图9所示的半导体封装1的下布线结构PBEOL来产生。
尽管已经具体示出和描述了本发明构思的各种实施例，但是应当理解，在不脱离本公开的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体封装，包括：
下重分布层，包括下重分布导电结构；
下半导体芯片，设置在所述下重分布层上；
多个导电连接结构，附接到所述下重分布层；
上重分布层，具有设置在所述下半导体芯片和所述多个导电连接结构上的上重分布导电结构；以及
上半导体芯片，具有与所述下半导体芯片的有源面相对应的有源面并设置在所述上重分布层上，所述上半导体芯片与所述上重分布导电结构电连接；
其中，所述下半导体芯片包括：
半导体衬底，具有第一表面以及与所述第一表面相对的第二表面；
上布线结构，设置在所述半导体衬底的所述第一表面上，并电连接到所述上重分布导电结构；
掩埋电力轨道，填充从所述半导体衬底的所述第一表面向所述半导体衬底的所述第二表面延伸的掩埋轨道孔的一部分；以及
贯通电极，填充从所述半导体衬底的所述第二表面向所述半导体衬底的所述第一表面延伸的贯通孔，所述贯通电极将所述掩埋电力轨道电连接到所述下重分布导电结构。
2.根据权利要求1所述的半导体封装，其中，
所述下半导体芯片的顶表面与所述多个导电连接结构的顶表面在相同竖直高度处。
3.根据权利要求1所述的半导体封装，还包括：
模制件，至少部分地围绕所述下半导体芯片和所述多个导电连接结构，所述模制件设置在所述下重分布层上，
其中，所述下半导体芯片的顶表面、所述多个导电连接结构的顶表面、以及所述模制件的顶表面设置在相同平面上。
4.根据权利要求3所述的半导体封装，其中，
所述下半导体芯片还包括至少部分地覆盖所述上布线结构的钝化层，并且所述钝化层的顶表面、所述多个导电连接结构的顶表面、及所述模制件的顶表面在相同竖直高度处。
5.根据权利要求1所述的半导体封装，其中，
所述下重分布层的厚度大于所述上重分布层的厚度。
6.根据权利要求1所述的半导体封装，其中，
所述下半导体芯片和所述上半导体芯片中的每一个包括逻辑半导体芯片。
7.根据权利要求1所述的半导体封装，其中，
所述下半导体芯片还包括：多个鳍型有源区，从所述半导体衬底的所述第一表面向上突出；以及栅极线，沿与所述多个鳍型有源区交叉的方向延伸，以及
所述掩埋轨道孔与所述多个鳍型有源区间隔开，并在所述栅极线与所述贯通电极之间延伸。
8.根据权利要求1所述的半导体封装，还包括：
衬底基底，具有容纳所述下半导体芯片的安装空间，所述衬底基底设置在所述下重分布层上；以及
模制件，至少部分地填充所述安装空间，
其中，所述多个导电连接结构贯穿所述衬底基底。
9.根据权利要求1所述的半导体封装，其中，
所述下半导体芯片还包括覆盖所述半导体衬底的所述第二表面的下布线结构，所述下布线结构包括下布线线路、下布线通孔、以及至少部分地围绕所述下布线线路和所述下布线通孔的下布线间绝缘层，以及
所述贯通电极和所述下重分布导电结构经由所述下布线线路、所述下布线通孔、以及所述下布线结构和所述下重分布导电结构之间的芯片连接端子彼此电连接。
10.根据权利要求1所述的半导体封装，其中，
所述下半导体芯片还包括覆盖所述贯通电极的底表面的下布线焊盘，以及
所述贯通电极和所述下重分布导电结构经由所述下布线焊盘、以及所述下布线焊盘与所述下重分布导电结构之间的芯片连接端子彼此电连接。
11.根据权利要求1所述的半导体封装，其中，
所述贯通孔具有锥形形状，其中所述锥形形状的水平宽度随着所述贯通孔从所述半导体衬底的所述第二表面朝向所述掩埋电力轨道延伸而减小。
12.一种半导体封装，包括：
下重分布层，具有下重分布导电结构；
下半导体芯片，设置在所述下重分布层上；
多个导电连接结构，附接到所述下重分布层；
上重分布层，具有设置在所述下半导体芯片和所述多个导电连接结构上的上重分布导电结构；以及
上半导体芯片，设置在所述上重分布层上并电连接到所述上重分布导电结构，
其中，所述下半导体芯片包括：半导体衬底，具有第一表面以及与所述第一表面相对的第二表面；掩埋电力轨道，从所述半导体衬底的所述第一表面朝向所述第二表面延伸；以及贯通电极，从所述半导体衬底的所述第二表面朝向所述半导体衬底的所述第一表面延伸，并将所述掩埋电力轨道电连接到所述下重分布导电结构，
其中，所述下半导体芯片经由下电力路径被提供电力，所述下电力路径经由所述下重分布导电结构、所述贯通电极和所述掩埋电力轨道来产生，以及
其中，所述下半导体芯片和所述上半导体芯片经由由所述上重分布导电结构限定的内部信号路径来彼此发送和接收除了电力之外的信号。
13.根据权利要求12所述的半导体封装，其中，
所述上半导体芯片经由上电力路径被提供电力，所述上电力路径由所述下重分布导电结构、所述多个导电连接结构中的一些导电连接结构、以及所述上重分布导电结构限定。
14.根据权利要求13所述的半导体封装，其中，
所述上半导体芯片和所述下半导体芯片中的至少一个经由外部信号路径向外部源发送并从外部源接收所述信号，所述外部信号路径由所述下重分布导电结构、所述多个导电连接结构中的其他一些导电连接结构、以及所述上重分布导电结构限定。
15.根据权利要求14所述的半导体封装，其中，
所述外部信号路径的延伸长度大于所述内部信号路径的延伸长度。
16.根据权利要求12所述的半导体封装，其中，
所述下半导体芯片设置在所述半导体衬底的所述第一表面上，并且还包括：上布线结构，电连接到所述上重分布导电结构；以及钝化层，至少部分地覆盖所述上布线结构，以及
所述钝化层的顶表面和所述多个导电连接结构的顶表面在相同竖直高度处。
17.根据权利要求16所述的半导体封装，还包括：
模制件，在所述下重分布层上至少部分地围绕所述下半导体芯片和所述多个导电连接结构，其中所述钝化层的顶表面和所述多个导电连接结构的顶表面在与所述模制件的顶表面相同的竖直高度处。
18.一种半导体封装，包括：
下重分布层，具有下重分布导电结构；
多个外部连接端子，附接到在所述下重分布层的底部设置的多个外部连接焊盘；
下半导体芯片，设置在所述下重分布层上；
多个导电连接结构，附接到所述下重分布层；
模制件，在所述下重分布层上至少部分地围绕所述下半导体芯片和所述多个导电连接结构；
上重分布层，包括在所述下半导体芯片、所述多个导电连接结构和所述模制件上的上重分布导电结构，所述上重分布层的厚度小于所述下重分布层的厚度；以及
上半导体芯片，具有与所述下半导体芯片的有源面相对应的有源面并设置在所述上重分布层上，所述上半导体芯片与所述上重分布导电结构电连接；
其中，所述下半导体芯片包括：
半导体衬底，具有第一表面以及与所述第一表面相对的第二表面；
多个鳍型有源区，从所述半导体衬底的所述第一表面向上突出；
栅极线，沿与所述多个鳍型有源区交叉的方向延伸；
上布线结构，设置在所述栅极线上并电连接到所述上重分布导电结构；
钝化层，至少部分地覆盖所述上布线结构；
下布线结构，至少部分地覆盖所述半导体衬底的所述第二表面并电连接到所述下重分布导电结构；
掩埋电力轨道，填充从所述半导体衬底的所述第一表面向所述第二表面延伸的掩埋轨道孔的一部分；以及
贯通电极，从所述半导体衬底的所述第二表面延伸到所述第一表面，并填充与所述掩埋轨道孔连通的贯通孔，所述贯通电极将所述掩埋电力轨道电连接到所述下重分布导电结构。
19.根据权利要求18所述的半导体封装，其中，
所述掩埋轨道孔在所述栅极线与所述贯通电极之间延伸，以及
所述贯通孔具有锥形形状，其中所述锥形形状的水平宽度随着所述贯通孔从所述掩埋电力轨道延伸到所述半导体衬底的所述第二表面而增加。
20.根据权利要求18所述的半导体封装，其中，
所述多个导电连接结构的顶表面、所述钝化层的顶表面以及所述模制件的顶表面在彼此相同的竖直高度处。
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