KR20240028184A - 반도체 패키지 - Google Patents

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KR20240028184A
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KR
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semiconductor
substrate
semiconductor chip
sealant
heat
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KR1020220106352A
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김철
이석현
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삼성전자주식회사
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes

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Abstract

본 발명의 기술적 사상은, 제1 기판; 활성면 및 상기 활성면에 반대되는 비활성면을 갖는 반도체 기판을 포함하고, 상기 활성면이 상기 제1 기판을 향하도록 상기 제1 기판 상에 배치된 제1 반도체 칩; 상기 제1 반도체 칩을 감싸는 밀봉재; 및 상기 밀봉재 상에 배치되고, 열전도성 패턴, 상기 반도체 기판으로부터 상기 열전도성 패턴까지 열이 이동하는 경로를 제공하는 열전도 관통 비아, 및 상기 열전도 관통 비아를 둘러싸는 재배선 절연층을 포함하는 제1 재배선 구조;를 포함하고, 상기 반도체 기판은 상기 비활성면에서 주변보다 높은 온도를 갖는 제1 접촉 영역을 포함하고, 상기 열전도 관통 비아는 상기 밀봉재를 관통하여 상기 제1 접촉 영역에 접촉하는 것을 특징으로 하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는, 개선된 열 특성을 갖는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화 되고 있다. 전자기기의 소형화 및 경량화에 따라, 그에 사용되는 반도체 패키지 역시 소형화 및 경량화 되고 있고, 또한 반도체 패키지는 고성능 및 대용량과 함께 높은 신뢰성이 요구되고 있다. 이러한 반도체 패키지가 고성능 및 고용량화 됨에 따라, 반도체 패키지의 소모 전력의 증가하고 있다. 이에 따라, 반도체 패키지의 사이즈/성능에 대응한 반도체 패키지의 방열 특성에 대한 중요도가 더욱 높아지고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 방열 특성이 향상된 반도체 패키지를 제공하는 것이다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있다.
본 발명은 기술적 과제를 이루기 위하여, 다음과 같은 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 제1 기판; 활성면 및 상기 활성면에 반대되는 비활성면을 갖는 반도체 기판을 포함하고, 상기 활성면이 상기 제1 기판을 향하도록 상기 제1 기판 상에 배치된 제1 반도체 칩; 상기 제1 반도체 칩을 감싸는 밀봉재; 및 상기 밀봉재 상에 배치되고, 열전도성 패턴, 상기 반도체 기판으로부터 상기 열전도성 패턴까지 열이 이동하는 경로를 제공하는 열전도 관통 비아, 및 상기 열전도 관통 비아를 둘러싸는 재배선 절연층을 포함하는 제1 재배선 구조;를 포함하되, 상기 반도체 기판은 상기 비활성면에서 주변보다 높은 온도를 갖는 제1 접촉 영역을 포함하고, 상기 열전도 관통 비아는 상기 밀봉재를 관통하여 상기 제1 접촉 영역에 접촉하는 것을 특징으로 하는 반도체 패키지이다.
본 발명에 따른 반도체 패키지는, 제1 기판; 활성면 및 상기 활성면에 반대되는 비활성면을 갖는 반도체 기판을 포함하고, 상기 활성면이 상기 제1 기판을 향하도록 상기 제1 기판 상에 배치된 제1 반도체 칩; 상기 제1 반도체 칩을 감싸는 밀봉재; 및 상기 밀봉재 상에 배치되고, 열전도성 패턴, 및 상기 반도체 기판으로부터 상기 열전도성 패턴까지 열이 이동하는 경로를 제공하는 열전도 관통 비아를 포함하는 제1 재배선 구조;를 포함하되, 상기 반도체 기판은 상기 비활성면에서 주변보다 높은 온도를 갖는 제1 접촉 영역을 포함하고, 상기 열전도 관통 비아는 상기 밀봉재를 관통하여 상기 제1 접촉 영역에 접촉하며, 상기 밀봉재는 상기 열전도 관통 비아를 둘러싸는 것을 특징으로 하는 반도체 패키지이다.
본 발명에 따른 반도체 패키지는, 재배선 구조; 활성면 및 상기 활성면에 반대되는 비활성면을 갖는 반도체 기판, 및 상기 활성면 상에 형성되고 복수의 반도체 소자들이 형성된 소자층을 포함하고, 상기 소자층이 상기 재배선 구조를 향하도록 상기 재배선 구조 상에 실장된 제1 반도체 칩; 상기 제1 반도체 칩을 감싸는 밀봉재; 및 상기 밀봉재 상에 배치되고, 열전도성 패턴, 및 상기 반도체 기판으로부터 상기 열전도성 패턴까지 열이 이동하는 경로를 제공하는 열전도 관통 비아를 포함하는 제1 재배선 구조;를 포함하되, 상기 반도체 기판은 상기 비활성면에서 주변보다 높은 온도를 갖는 제1 접촉 영역을 포함하고, 상기 소자층은 반도체 소자들이 밀집한 영역인 제1 밀집 영역을 포함하며, 상기 열전도 관통 비아는 상기 밀봉재를 관통하여 상기 제1 접촉 영역에 접촉하는 것을 특징으로 하는 반도체 패키지이다.
본 발명의 기술적 사상에 의한 반도체 패키지는, 밀봉재를 관통하여 제1 접촉 영역에 접촉하는 열전도 관통 비아를 포함할 수 있다. 이에 따라, 제1 반도체 칩으로부터 발생한 열이 열전도 관통 비아 및 제1 재배선 구조를 거쳐 외부로 효과적으로 방출될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 2는 도 1의 반도체 패키지의 제1 반도체 칩 내부를 설명하기 위한 단면도이다.
도 3은 도 1의 제1 반도체 칩을 개략적으로 나타낸 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 5는 도 4의 제1 반도체 칩 내부를 설명하기 위한 단면도이다.
도 6은 도 4의 제1 반도체 칩을 개략적으로 나타낸 평면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 10a 내지 도 10g는 도 1의 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다. 도 2는 도 1의 반도체 패키지의 제1 반도체 칩 내부를 설명하기 위한 단면도이다. 도 3은 도 1의 제1 반도체 칩을 개략적으로 나타낸 평면도이다.
도 1 내지 도 3을 참조하면, 본 실시예의 반도체 패키지(10)는, 제1 기판(100), 제1 반도체 칩(300), 밀봉재(400), 도전성 기둥(420), 제1 재배선 구조(200), 및 외부 연결 단자(180)를 포함할 수 있다.
제1 기판(100)은 제1 반도체 칩(300)의 하부에 배치되고, 제1 반도체 칩(300)과 외부 연결 단자(180)를 전기적으로 연결시킬 수 있다. 제1 기판(100)은 배선 절연층(130), 및 배선 절연층(130) 내에 형성된 배선 패턴(120)을 포함할 수 있다.
배선 절연층(130)은 일 방향으로 적층된 복수의 절연층들을 포함할 수 있으며, 배선 패턴(120)은 상기 적층된 절연층들 내에 형성된 복수의 패턴들을 포함할 수 있다.
이하 도면들에서, 복수의 절연층들이 적층되는 방향은 Z축 방향으로 이해될 수 있으며, X축 방향 및 Y축 방향은 상기 Z축 방향을 법선 벡터로 갖는 평면에서 서로 수직한 방향으로 이해될 수 있다. 즉 X축 방향 및 Y축 방향은 제1 기판(100)의 상면 또는 하면의 표면에 평행한 방향을 나타내며, X축 방향 및 Y축 방향은 서로 수직한 방향일 수 있다. Z축 방향은 제1 기판(100)의 상면 또는 하면의 표면에 수직한 방향, 다시 말해, X-Y 평면에 수직한 방향을 나타낼 수 있다. 또한, 이하 도면들에서 제1 수평 방향, 제2 수평 방향, 및 수직 방향은 다음과 같이 이해될 수 있다. 제1 수평 방향은 X축 방향으로 이해될 수 있고, 제2 수평 방향은 Y축 방향으로 이해될 수 있으며, 수직 방향은 Z축 방향으로 이해될 수 있다.
제1 기판(100)은 수직 방향(Z)으로 적층된 배선 절연층들(130) 내에 형성된 배선 패턴(120)을 통해 제1 반도체 칩(300)과 외부 연결 단자(180)를 전기적으로 연결할 수 있다. 배선 패턴(120)은 배선 절연층(130) 내에 제공될 수 있으며, 제1 기판(100)의 상면으로부터 하면까지 제1 기판(100)을 관통하도록 형성되어 전기적 연결 통로의 역할을 수행할 수 있다.
배선 패턴(120)은 적층된 배선 절연층(130)들 내에서 각각 수평 방향으로 연장되는 배선 라인 패턴들 및 상기 배선 라인 패턴들을 전기적으로 연결시키는 배선 비아 패턴들을 포함할 수 있다. 상기 배선 비아 패턴들은 배선 절연층(130)을 수직 방향(Z)으로 관통하여 수직 방향으로 인접하는 배선 절연층들(130) 내에 각각 제공되는 배선 라인 패턴들을 전기적으로 연결시킬 수 있다.
배선 패턴(120)은 제1 기판(100)의 상면 및 하면에 형성된 기판 패드(124)를 더 포함할 수 있다. 기판 패드(124)는 배선 패턴들(120) 중 제1 기판(100)의 상면 및 하면에 형성되어 배선 절연층(130)으로부터 노출된 배선 패턴일 수 있다. 기판 패드(124)는 복수개가 제공될 수 있다. 제1 기판(100)의 상면에 형성된 기판 패드들(124) 중 일부는 제1 범프 구조체(370)를 통해 제1 반도체 칩 패드(350)와 전기적으로 연결되고, 다른 일부는 도전성 기둥(420)과 전기적으로 연결될 수 있다. 제1 기판(100)의 하면에 형성된 기판 패드들(124)은 외부 연결 단자(180)와 전기적으로 연결될 수 있다.
일부 실시예들에 있어서, 반도체 패키지(10)는 웨이퍼 레벨 패키지(Wafer Level Package, WLP) 구조를 가질 수 있다. 예시적인 실시예들에 따르면, 이때, 제1 기판(100)은 재배선 공정을 통해 제조되는 재배선 구조로 이해될 수 있고, 배선 절연층(130) 및 배선 패턴(120) 각각은 재배선 절연층 및 재배선 패턴으로 이해될 수 있다.
상기 재배선 구조는 제1 반도체 칩(300)과 외부 연결 단자(180) 상호간을 전기적으로 연결시킬 수 있다. 상기 상기 재배선 절연층은, 예를 들면, PID(photo imageable dielectric), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다. 상기 재배선 패턴은 예를 들면, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 금속의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 일부 실시 예에서, 상기 재배선 패턴은 구리, 티타늄, 티타늄 질화물, 또는 티타늄 텅스텐을 포함하는 씨드층 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다.
상기 재배선 패턴은 재배선 라인 패턴, 재배선 비아 패턴을 포함할 수 있다. 일부 실시예들에 있어서, 재배선 비아 패턴들은 하측으로부터 상측으로 수평 폭이 넓어지며 연장되는 테이퍼드(tapered)한 형상을 가질 수 있다. 예를 들면, 복수의 재배선 비아 패턴들은 제1 반도체 칩(300)에 가까워지면서 수평 폭이 넓어질 수 있다. 일부 실시예들에 있어서, 복수의 재배선 라인 패턴들 중 적어도 일부는 복수의 재배선 비아 패턴 중 일부와 함께 형성되어 일체를 이룰 수 있다.
일부 실시예들에 있어서, 제1 기판(100)은 제1 반도체 칩 패드(350)를 제1 반도체 칩(300)의 외부 영역으로 재배선하는 역할을 할 수 있다. 이때, 반도체 패키지(10)는 제1 기판(100)의 풋프린트(footprint)가 제1 반도체 칩(300)의 풋프린트보다 큰 팬 아웃 반도체 패키지(Fan Out Semiconductor Package)일 수 있다. 즉, 제1 기판(100)의 수평 폭 및 수평 면적은 제1 반도체 칩(300)의 수평 폭 및 수평 면적보다 큰 값을 가질 수 있다. 예시적인 실시예들에 있어서, 반도체 패키지(10)는, 제1 기판(100)이 재배선 구조인 팬 아웃 웨이퍼 레벨 패키지(Fan Out Wafer Level Package, FOWLP)일 수 있다.
본 명세서의 도면들에서는 제1 기판(100)이 재배선 구조인 것으로 도시하였으나 이에 한정되는 것은 아니며, 제1 기판(100)은 목적에 따라 세라믹 기판, PCB, 유기 기판, 인터포저 기판 등을 기반으로 형성될 수 있다.
외부 연결 단자(180)는 제1 기판(100)의 하면에 형성된 기판 패드(124) 상에 위치할 수 있다. 외부 연결 단자(180)는 외부 기기, 예를 들어 마더 보드와 전기적으로 연결될 수 있다. 외부 연결 단자(180)는 기판 패드(124)와 전기적으로 연결될 수 있다. 외부 연결 단자(180)는 기판 패드(124)를 통해 배선 패턴들(120)과 전기적으로 연결될 수 있다. 외부 연결 단자(180)는 반도체 패키지(10)와 반도체 패키지(10)가 실장되는 외부 기기 사이를 전기적 및 물리적으로 연결할 수 있다.
제1 반도체 칩(300)은 제1 기판(100)의 상면 상에 배치될 수 있다. 예를 들어, 제1 반도체 칩(300)은 마이크로 범프와 같은 제1 범프 구조체(370)를 통해 제1 기판(100) 상에 플립 칩(flip chip) 방식으로 실장될 수 있다. 제1 범프 구조체(370)는 도전성 물질, 예를 들어 솔더(solder), 주석(Sn), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 반도체 칩(300)과 제1 기판(100) 사이에는 제1 범프 구조체(370)를 감싸는 언더필 물질층(380)이 배치될 수 있다. 언더필 물질층(380)은, 예를 들어 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 그러나, 일부 예시적인 실시예들에서, 밀봉재(400)가 몰디드 언더필(molded under-fill) 공정을 통해 제1 반도체 칩(300)과 제1 기판(100) 사이의 틈으로 직접 채워질 수도 있다. 이 경우, 언더필 물질층(380)은 생략될 수 있다.
제1 반도체 칩(300)은 제1 수평 방향(X)으로 제1 기판(100)의 중앙 부분에 배치될 수 있다. 또한, 제1 반도체 칩(300)은 제2 수평 방향(Y)으로도 제1 기판(100)의 중앙 부분에 배치될 수 있다.
제1 반도체 칩(300)은 로직 반도체 칩을 포함할 수 있다. 예컨대, 로직 반도체 칩은 AP(Application Processor), 마이크로프로세서(micro-processor), CPU(Central Processing Unit), 컨트롤러, 또는 ASIC(Application Specific Integrated Circuit) 등을 포함할 수 있다. 제1 반도체 칩(300)은 GPU/CPU/SOC 칩 등을 구성할 수 있고, 제1 반도체 칩(300)의 종류에 따라, 반도체 패키지(10)는 서버향 반도체 장치나 모바일향 반도체 장치 등으로 구별될 수 있다. 한편, 제1 반도체 칩(300)이 로직 반도체 칩에 한정되는 것은 아니다. 예컨대, 일부 실시예에서, 제1 반도체 칩(300)은 메모리 반도체 칩일 수도 있다.
제1 반도체 칩(300)은 도 2에 도시한 것처럼, 반도체 기판(330), 소자층(320), 및 금속 배선층(310)을 포함할 수 있다.
반도체 기판(330)은 활성면(330a) 및 활성면(330a)과 반대되는 비활성면(330b)을 갖을 수 있으며, 제1 반도체 칩(300)이 플립 칩 방식으로 제1 기판(100) 상에 실장되는 경우, 활성면(330a)이 제1 기판(100)을 향하도록 배치될 수 있다.
반도체 기판(330)은 실리콘(Si), 예를 들어, 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 또는, 상기 반도체 기판(330)은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 한편, 반도체 기판(330)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들어, 반도체 기판(330)은 BOX 층(buried oxide layer)을 포함할 수 있다. 반도체 기판(330)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 반도체 기판(330)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
반도체 기판(330)은 비활성면(330b) 상에서 주변보다 상대적으로 높은 온도를 갖는 영역인 제1 접촉 영역(C1)을 포함할 수 있다. 즉 제1 접촉 영역(C1)은 반도체 기판(330)의 비활성면(330b)에서 열이 집중되는 영역일 수 있다. 일부 실시예들에 있어서, 제1 접촉 영역(C1)은 비활성면(330b)의 평균 온도보다 표준편차 이상으로 높은 온도를 갖는 영역일 수 있으나 이에 한정되는 것은 아니며, 제1 접촉 영역(C1)은 비활성면(330b)에서 비활성면(330b)의 평균 온도보다 높은 온도를 갖는 영역 또는 비활성면(330b)에서 임의의 온도 T1 이상의 온도를 갖는 영역일 수 있다.
예시적인 실시예들에 따르면, 열원이 소자층(320)에 존재할 경우, 제1 접촉 영역(C1)은 비활성면(330b)에서 상기 열원에 수직 방향(Z)으로 오버랩 되는 영역에 해당할 수 있다. 예시적인 실시예들에 따르면, 제1 접촉 영역(C1)은 비활성면(330b)에서 일부 영역에 형성될 수 있으며, 넓이가 9mm2 내지 16mm2 범위에 있을 수 있으나 이에 한정되는 것은 아니고, 제1 반도체 칩(300)의 종류 및 설계에 따라 달라질 수 있다.
소자층(320)은 반도체 기판(330)의 활성면(330a) 상에 형성될 수 있다. 소자층(320)은 복수의 반도체 소자들 및 상기 소자들을 덮는 층간 절연막을 포함할 수 있다. 상기 반도체 소자들은, 예컨대, 트랜지스터 등의 스위칭 소자들을 포함할 수 있다.
소자층(320)은 제1 밀집 영역(D1)을 더 포함할 수 있다. 제1 밀집 영역(D1)은 반도체 소자들이 밀집한 영역일 수 있다. 즉 제1 밀집 영역(D1)은 소자층(320)에서 반도체 소자들의 밀도가 높은 영역일 수 있다. 예시적인 실시예들에 따르면, 제1 밀집 영역(D1)은 소자층에서 주변 영역에 비해 트랜지스터가 밀집된 영역일 수 있다. 제1 밀집 영역(D1)은 반도체 소자들이 밀집한 영역이므로, 디바이스 동작 시 소자층(320)에서 열이 가장 많이 발생하는 영역일 수 있다.
제1 밀집 영역(D1)에서 발생한 열 중 일부는, 반도체 기판(330)을 향해 이동할 수 있다. 일부 실시예들에 있어서, 반도체 기판(330)으로 이동한 열은 도 2에 도시한 것처럼 수직 방향(Z)을 따라 이동할 수 있다. 즉 반도체 기판(330)의 활성면(330a)으로부터 비활성면(330b)까지 수직 방향(Z)으로 열이 이동할 수 있다. 상기 열에 의해, 반도체 기판(330)의 온도가 상승하는데, 이때, 비활성면(330b)에서 주변보다 높은 온도를 갖는 제1 접촉 영역(C1)이 정의될 수 있다. 일부 실시예에 있어서, 상기 열은 제1 밀집 영역(D1)에서 반도체 기판(330)의 비활성면(330b)까지 수직 방향으로 이동하므로, 제1 접촉 영역(C1)은 제1 밀집 영역(D1)의 수직 방향(Z) 위쪽에 위치할 수 있다. 다시 말해, 제1 밀집 영역(D1)은 수직 방향으로 제1 접촉 영역(C1)에 오버랩될 수 있다.
금속 배선층(310)은 소자층(320) 내의 복수의 반도체 소자들을 제1 기판(100)에 형성되는 배선 패턴(120)과 연결시킬 수 있다. 금속 배선층(310)은 금속 배선 패턴(312)을 포함할 수 있다. 금속 배선 패턴(312)은 금속 배선 라인 패턴 및 금속 배선 비아 패턴을 포함할 수 있다. 금속 배선층(310)은 금속 배선 라인 패턴 및 금속 배선 비아 패턴이 번갈아 적층되는 다층 구조일 수 있다. 금속 배선층(310)은 제1 반도체 칩 패드(350)를 더 포함할 수 있다. 제1 반도체 칩 패드(350)는 제1 범프 구조체(370)와 접촉하도록, 금속 배선층(310)의 하면 상에 형성될 수 있다. 제1 반도체 칩 패드(350)는 금속 배선 패턴(312)과 제1 범프 구조체(370) 사이를 전기적으로 연결할 수 있다. 예시적인 실시예들에 따르면, 제1 반도체 칩 패드(350)는 금속 배선 패턴(312) 공정에서 형성되는 패턴일 수 있다. 복수의 반도체 소자들은 금속 배선 패턴(312), 제1 반도체 칩 패드(350), 제1 범프 구조체(370), 및 기판 패드(124)를 통해 제1 기판(100)의 배선 패턴(120)과 전기적으로 연결될 수 있다.
밀봉재(400)는 제1 기판(100)과 제1 재배선 구조(200) 사이에 형성될 수 있다. 밀봉재(400)는 제1 기판(100)의 상면 상에서 제1 반도체 칩(300)을 감싸도록 형성될 수 있다. 밀봉재(400)는 밀봉재(400)의 상면에서 제1 반도체 칩(300)의 상면과 접하는 면까지 연장되는 리세스(recess, R)를 포함할 수 있다. 즉 밀봉재(400)는 밀봉재(400)의 상면에서 제1 반도체 칩(300)의 상면과 접하는 면까지 연장되는 홈을 가질 수 있다. 또한, 상기 제1 반도체 칩(300)의 상면은 반도체 기판(330)의 비활성면으로 이해될 수 있다. 상기 리세스(R)에는 후술할 제2 재배선 절연층(260), 및 열전도 관통 비아(250)가 채워질 수 있다. 예시적인 실시예들에 따르면, 상기 리세스(R)는 수직 방향 레벨이 감소할수록 수평 폭이 좁아지는 테이퍼드한 형상을 갖을 수 있다.
밀봉재(400)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기 필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT 등으로부터 형성될 수 있으나 이에 한정되는 것은 아니며, 밀봉재(400)는 EMC와 같은 몰딩 물질이나 PIE(photoimagable encapsulant)와 같은 감광성 재료로부터 형성될 수 있다. 일부 실시 예에서, 밀봉재(400)의 일부분은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막과 같은 절연성 물질로 이루어질 수 있다.
도전성 기둥(420)은 제1 기판(100)과 제1 재배선 구조(200) 사이에 배치될 수 있다. 제1 기판(100)과 제1 재배선 구조(200) 사이에 밀봉재(400)가 배치됨에 따라, 도전성 기둥(420)은 밀봉재(400)를 수직 방향(Z)으로 관통하여 연장할 수 있다. 도전성 기둥(420)은 제1 반도체 칩(300)과 제1 수평 방향(X) 또는 제2 수평 방향(Y)으로 이격되어 위치할 수 있다. 도전성 기둥(420)의 하단은 제1 기판(100)의 상면에 형성된 기판 패드(124)와 접촉하고, 도전성 기둥(420)의 상단은 제1 재배선 구조(200)의 하면에 형성된 하부 패드(222)와 접촉할 수 있다. 도전성 기둥(420)은 제1 기판(100)의 상면에 형성된 기판 패드(124)와 하부 패드(222)를 전기적으로 연결할 수 있다. 도전성 기둥(420)은 제1 기판(100)의 상면에 형성된 기판 패드(124) 및 하부 패드(222)를 통해 제1 기판(100) 및 제1 재배선 구조(200)를 전기적으로 연결할 수 있다.
제1 재배선 구조(200)는 도전성 기둥(420) 및 밀봉재(400) 상에 배치될 수 있다. 제1 재배선 구조(200)는 재배선 패턴(220), 제1 재배선 절연층(230), 열전도성 패턴(240), 열전도 관통 비아(250), 및 제2 재배선 절연층(260)을 포함할 수 있다. 재배선 패턴(220), 및 제1 재배선 절연층(230)은, 앞서 제1 기판(100)의 배선 패턴(120) 및 배선 절연층(130) 각각을 재배선 패턴 및 재배선 절연층에 대응하여 설명한 바와 실질적으로 동일하거나 유사할 수 있으므로, 중복된 내용은 생략하고 차이점 위주로 설명하도록 한다. 재배선 패턴(220)은 수직 방향(Z)으로 적층된 제1 재배선 절연층(230)들 내에 형성될 수 있다. 재배선 패턴(220)은 제1 재배선 구조(200)의 상면으로부터 하면까지 제1 재배선 구조(200)를 관통하도록 형성되어 전기적 연결 통로의 역할을 수행할 수 있다. 재배선 패턴(220)은 도전성 기둥(420)과 전기적으로 연결될 수 있다.
재배선 패턴(220)은 적층된 제1 재배선 절연층(230)들 내에서 각각 수평 방향으로 연장되는 재배선 라인 패턴들 및 상기 재배선 라인 패턴들을 전기적으로 연결시키는 재배선 비아 패턴들을 포함할 수 있다. 상기 재배선 비아 패턴들은 제1 재배선 절연층(230)을 수직 방향(Z)으로 관통하여, 수직 방향으로 인접하는 제1 재배선 절연층들(230) 내에 각각 제공되는 재배선 라인 패턴들을 전기적으로 연결시킬 수 있다.
재배선 패턴(220)은 제1 재배선 구조(200)의 하면에 형성된 하부 패드(222)를 더 포함할 수 있다. 하부 패드(222)는 재배선 패턴들(220) 중 제1 재배선 구조(200)의 하면에 형성되어 제1 재배선 절연층(230)으로부터 노출된 재배선 패턴일 수 있다. 하부 패드는(222) 복수개가 제공될 수 있다. 제1 재배선 구조(200)의 하면에 형성된 하부 패드들(222)은 도전성 기둥(420)과 전기적으로 연결될 수 있다. 따라서, 재배선 패턴(220)은 도전성 기둥(420)을 통해 배선 패턴(120)과 전기적으로 연결될 수 있다.
열전도 관통 비아(250)는 제1 반도체 칩(300)의 상면, 즉 반도체 기판(330)의 비활성면(330b)의 제1 접촉 영역(C1) 상에 형성될 수 있다. 열전도 관통 비아(250)는 밀봉재(400)의 상면으로부터 제1 접촉 영역(C1)까지 밀봉재(400)를 관통하여 형성될 수 있다. 즉 열전도 관통 비아(250)는 밀봉재(400)의 일부 영역을 관통하여, 제1 접촉 영역(C1)에 접촉하도록 형성될 수 있다. 열전도 관통 비아(250)는 제1 접촉 영역(C1) 상에서 수직 방향(Z)으로 연장되는 형상을 갖을 수 있다. 예시적인 실시예들에 따르면, 열전도 관통 비아(250)는 하측으로부터 상측으로 갈수록 수평 폭이 넓어지며 연장되는 테이퍼드한 형상을 가질 수 있다. 예를 들면, 열전도 관통 비아(250)는 제1 접촉 영역(C1)에 가까워지면서 수평 폭이 좁아질 수 있다. 열전도 관통 비아(250)는 복수개가 제공될 수 있다. 이때 열전도 관통 비아(250)들 각각은 수평 방향(X, Y)으로 이격되어 제공될 수 있다.
열전도 관통 비아(250)는 반도체 기판(330)으로부터 열전도성 패턴(240)까지 열이 이동할 수 있는 경로를 제공할 수 있다. 열전도 관통 비아(250)는 제1 접촉 영역(C1)으로부터 열전도성 패턴(240)까지 열을 전달할 수 있다. 예시적인 실시예들에 따르면, 열전도 관통 비아(250)는 전도(conduction)를 통해 제1 접촉 영역(C1)으로부터 열전도성 패턴(240)까지 열을 전달할 수 있다. 열전도 관통 비아(250)는 열전도율이 높은 물질로 형성될 수 있다. 예시적인 실시예들에 따르면, 열전도 관통 비아(250)는 밀봉재(400)를 구성하는 물질보다 열전도율이 높은 물질로 형성될 수 있다. 일부 실시예들에 있어서, 열전도 관통 비아(250)는 구리를 포함할 수 있다.
열전도 관통 비아(250)는 제2 재배선 절연층(260) 내에 제공될 수 있다. 예시적인 실시예들에 따르면, 제2 재배선 절연층(260)은 열전도 관통 비아(250)를 감싸면서 수직 방향(Z)으로 연장되는 형상을 갖을 수 있다. 예시적인 실시예들에 따르면, 제2 재배선 절연층(260)은 PID로부터 형성될 수 있다. 또한, 제2 재배선 절연층(260)은 제1 재배선 절연층(230)과 실질적으로 동일하거나 유사한 물질로 구성될 수 있으므로, 중복되는 내용은 생략하도록 한다.
예시적인 실시예들에 따르면, 열전도 관통 비아(250)의 수직 방향(Z) 길이인 h1은 밀봉재(400)에 형성된 리세스(R)의 깊이와 실질적으로 동일할 수 있다. 또한, 상기 h1은, 제1 반도체 칩(300)의 하면으로부터 제1 기판(100)의 상면까지의 거리인 h2와 실질적으로 동일할 수 있다. 즉 상기 h1은, 제1 반도체 칩 패드(350)의 상면으로부터 제1 기판(100)의 상면에 형성된 기판 패드(124)의 하면까지의 거리와 실질적으로 동일할 수 있다.
열전도성 패턴(240)은 제1 재배선 절연층(230) 내에 제공되며, 열전도 관통 비아(250)와 물리적으로 연결될 수 있다. 예시적인 실시예들에 따르면, 열전도성 패턴(240)은 열전도 관통 비아(250)로부터 전달된 열을 외부로 배출할 수 있다. 예시적인 실시예들에 따르면, 열전도성 패턴(240)은 재배선 패턴(220)과 실질적으로 동일한 공정을 통해 형성될 수 있다. 열전도성 패턴(240)은 재배선 패턴(220)과 동일한 물질로 구성될 수 있으나, 이에 한정되는 것은 아니며, 재배선 공정에 이용될 수 있고, 열전도율이 높은 물질을 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지(10)는 밀봉재(400)의 일부 영역을 관통하여 제1 접촉 영역(C1)에 접촉하도록 형성된 열전도 관통 비아(250)를 포함할 수 있다. 따라서, 제1 반도체 칩(300)의 제1 접촉 영역으로부터 열전도 관통 비아(250), 및 열전도성 패턴(240)을 거쳐 외부로 열이 효율적으로 배출될 수 있다. 즉, 제1 반도체 칩(300)으로부터 발생한 열이 열전도 관통 비아(250) 및 제1 재배선 구조(200)를 거쳐 외부로 효과적으로 방출될 수 있다.
또한, 열전도 관통 비아(250)는 밀봉재(400)의 일부 영역만을 관통하여 형성되므로, 밀봉재(400)에서 제1 접촉 영역(C1)에 대응하는 부분 외에는 여전히 밀봉재(400)가 제1 반도체 칩(300)을 고정시킬 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는 제1 반도체 칩(300)에서 발생한 열을 효율적으로 배출함과 동시에, 제1 반도체 칩(300)에서 발생하는 워페이지(warpage) 현상을 방지할 수 있다.
일부 실시예들에 있어서, 제1 반도체 칩(300)의 상면으로부터 밀봉재(400)의 상면까지의 거리인 h1과 제1 반도체 칩(300)의 하면으로부터 제1 기판(100)의 상면까지의 거리인 h2가 실질적으로 동일하므로, 제1 반도체 칩(300)에서 발생하는 워페이지 현상이 방지될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다. 도 5는 도 4의 제1 반도체 칩 내부를 설명하기 위한 단면도이다. 도 6은 도 4의 제1 반도체 칩을 개략적으로 나타낸 평면도이다. 이하에서는 도 1의 반도체 패키지(10)와 도 4의 반도체 패키지(11)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 4 내지 도 6을 참조하면, 반도체 패키지(11)는 제1 기판(100), 제1 반도체 칩(300), 밀봉재(400), 도전성 기둥(420), 제1 재배선 구조(200), 및 외부 연결 단자(180)를 포함할 수 있다.
제1 반도체 칩(300)은, 반도체 기판(330), 소자층(320), 및 금속 배선층(310)을 포함할 수 있으며, 반도체 기판(330)은 제1 접촉 영역(C1)을 포함할 수 있고, 소자층(320)은 제1 밀집 영역(D1)을 포함할 수 있다.
제1 재배선 구조(200)는, 재배선 패턴(220), 제1 재배선 절연층(230), 열전도 관통 비아(250), 제2 재배선 절연층(260), 및 열전도성 패턴(240)을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지(11)에서, 소자층(320)의 제1 밀집 영역(D1)과 반도체 기판(330)의 비활성면(330b) 상의 제1 접촉 영역(C1)이 수직 방향(Z)으로 비오버랩될 수 있다. 즉 제1 밀집 영역(D1)과 제1 접촉 영역(C1)이 X-Z 평면 상에서 대각선에 위치할 수 있다. 제1 밀집 영역(D1)에서 밀집된 반도체 소자들에 의해 열이 집중될 때, 반도체 기판(330)의 내부 구조 또는 소자층(320)의 내부 구조에 의해, 열이 도 5에 도시된 화살표의 방향과 같이 대각선으로 이동할 수 있다. 이에 따라, 반도체 기판(330)의 비활성면(330b)에서 주변보다 온도가 높은 영역인 제1 접촉 영역(C1)이 제1 밀집 영역(D1)과 수직 방향(Z)으로 비오버랩 된 영역으로 정의될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다. 이하에서는 도 1의 반도체 패키지(10)와 도 7의 반도체 패키지(12)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 7을 참조하면, 반도체 패키지(12)는 제1 기판(100), 제1 반도체 칩(300), 밀봉재(400), 도전성 기둥(420), 제1 재배선 구조(200), 및 외부 연결 단자(180)를 포함할 수 있다.
제1 반도체 칩(300)은, 반도체 기판(330), 소자층(320), 및 금속 배선층(310)을 포함할 수 있으며, 반도체 기판(330)은 제1 접촉 영역(C1)을 포함할 수 있고, 소자층(320)은 제1 밀집 영역(D1)을 포함할 수 있다.
제1 재배선 구조(200)는, 재배선 패턴(220), 제1 재배선 절연층(230), 열전도 관통 비아(250), 제2 재배선 절연층(260), 및 열전도성 패턴(240)을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지(12)는 소자층(320)에 제1 밀집 영역(D1) 및 제2 밀집 영역(D2)이 형성될 수 있다. 제2 밀집 영역(D2)은 은 소자층(320) 내, 제1 밀집 영역(D1)과 다른 영역에서 소자들이 밀집된 영역일 수 있다. 즉 제2 밀집 영역(D2)은 소자층(320) 내, 제1 밀집 영역(D1) 외의 영역에서 소자들이 밀집한 영역일 수 있다. 예시적인 실시예들에 따르면, 소자층(320) 내에 반도체 소자들이 주변보다 밀집된 영역이 복수개가 형성될 수 있으며, 본 명세서의 도면에서, 밀집 영역의 수가 하나 또는 두개로 도시되었으나 이에 한정되는 것은 아니고 밀집 영역은 3개 이상이 형성될 수도 있다.
제1 밀집 영역(D1) 및 제2 밀집 영역(D2)이 형성됨에 따라, 반도체 기판(330)의 비활성면(330b) 상에 제1 접촉 영역(C1) 외에 제2 접촉 영역(C2)이 형성될 수 있다. 제2 접촉 영역(C2)은 비활성면(330b)의 영역 중 제1 접촉 영역(C1)과 다른 영역에서 주위보다 온도가 높은 영역일 수 있다. 다시 말해, 제2 접촉 영역(C2)은 비활성면(330b)의 영역 중 제1 접촉 영역(C1) 외의 영역에서 주위보다 높은 온도를 갖는 영역일 수 있다. 즉 비활성면(330b) 상에서 주변보다 온도가 높은 영역이 적어도 2개 이상 제공될 수 있다. 본 명세서의 도면에서, 접촉 영역의 수가 하나 또는 두개로 도시되었으나 이에 한정되는 것은 아니며, 접촉 영역의 수는 3개 이상이 형성될 수도 있다.
제1 접촉 영역(C1) 및 제2 접촉 영역(C2)이 형성됨에 따라, 열전도 관통 비아(250)도 제1 접촉 영역(C1) 및 제2 접촉 영역(C2) 각각에 형성될 수 있으며, 열전도 관통 비아(250)는 제1 접촉 영역(C1) 및 제2 접촉 영역(C2) 각각에 복수개가 형성될 수 있다. 또한, 열전도 관통 비아(250)를 형성하기 위해 밀봉재(400)는 밀봉재(400)의 상면에서 제1 반도체 칩(300)의 상면과 접하는 면까지 연장되는 복수의 리세스를 포함할 수 있다. 상기 리세스는 접촉 영역의 수와 동일한 개수로 형성될 수 있다.
열전도 관통 비아(250)가 복수의 접촉 영역들 각각에 형성됨에 따라, 반도체 패키지(12)는 효율적으로 열을 외부로 배출할 수 있으며, 열전도 관통 비아(250)가 받는 수직 응력이 균형되게 분산될 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다. 이하에서는 도 1의 반도체 패키지(10)와 도 8의 반도체 패키지(13)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 8을 참조하면, 반도체 패키지(13)는 제1 재배선 구조(200)의 상면 상에 실장되는 적어도 하나의 제2 반도체 칩(500)을 더 포함할 수 있다. 제2 반도체 칩(500)은 메모리 반도체 칩일 수 있다. 예컨대, 메모리 반도체 칩은, 예컨대, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 소자, 또는 플래시 메모리 등과 같은 비휘발성 메모리 소자를 포함할 수 있다. 그러나 제2 반도체 칩(500)이 메모리 반도체 칩에 한정되는 것은 아니다. 예컨대, 일부 실시예에서, 제2 반도체 칩(500)은 로직 반도체 칩일 수도 있다.
예시적인 실시예들에 따르면, 제2 반도체 칩(500)은 제2 범프 구조체(570)를 통해 플립칩 방식으로 제1 재배선 구조(200) 상에 실장될 수 있으나 이에 한정되는 것은 아니며, 와이어를 통해 제1 재배선 구조(200) 상에 배치될 수 있다. 제2 범프 구조체(570)는 앞서 설명한 제1 범프 구조체(370)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 생략하도록 한다.
예시적인 실시예들에 따르면, 반도체 패키지(13)는 도 8에 도시된 것과 같이 두개의 제2 반도체 칩(500-1, 500-2)들을 포함할 수 있다. 2개의 제2 반도체 칩(500-1, 500-2)은 동종의 반도체 칩일 수도 있고, 또는 서로 다른 종류의 반도체 칩일 수도 있다. 또한, 제2 반도체 칩(500)의 개수가 2개에 한정되는 것은 아니다. 예컨대, 반도체 패키지(13)는 1개 또는 3개 이상의 제2 반도체 칩(500)을 포함할 수 있다. 한편, 복수 개의 제2 반도체 칩(500)은 제1 재배선 구조(200) 상에 적층 구조를 가지고 배치될 수도 있다. 다시 말해서, 복수 개의 제2 반도체 칩(500)이 도 8에서와 같이 제1 재배선 구조(200) 상에 하나씩 인접하여 배치되는 것이 아니라, 복수 개의 제2 반도체 칩(500)이 서로 적층된 구조를 가지고 제1 재배선 구조(200) 상에 배치될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다. 이하에서는 도 1의 반도체 패키지(10)와 도 9의 반도체 패키지(14)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 9를 참조하면, 반도체 패키지(14)는 제1 기판(100), 제1 반도체 칩(300), 밀봉재(400), 도전성 기둥(420), 제1 재배선 구조(200), 및 외부 연결 단자(180)를 포함할 수 있다.
제1 재배선 구조(200)는, 재배선 패턴(220), 제1 재배선 절연층(230), 열전도 관통 비아(250), 및 열전도성 패턴(240)을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지(14)는 도 1의 반도체 패키지(10)와 달리, 열전도 관통 비아(250)를 밀봉재(400)가 둘러싸는 형상을 갖을 수 있다. 예시적인 실시예들에 따르면, 열전도 관통 비아(250)는 관통 몰드 비아(through mold via) 공정으로 형성될 수 있다. 예시적인 실시예들에 따르면, 열전도 관통 비아(250)가 관통 몰드 비아 공정으로 형성되는 경우, 즉 열전도 관통 비아(250)를 밀봉재(400)가 둘러싸는 형상인 경우, 밀봉재(400)는 밀봉재(400)의 상면으로부터 제1 반도체 칩(300)의 상면까지 연장되는 복수개의 홀을 갖을 수 있다. 일 실시예에 따른 반도체 패키지(14)는 도 1의 반도체 패키지(10, 도 1 참조)와 달리, 제2 재배선 절연층(260)이 형성되지 않으므로 밀봉재(400)가 관통되는 영역이 적을 수 있다. 즉, 밀봉재(400)에 형성되는 홀의 면적이 작아, 제1 반도체 칩(300)과 접촉하는 밀봉재(400)의 표면적이 늘어날 수 있다.
이에 따라, 밀봉재(400)가 제1 반도체 칩(300)을 더욱 단단히 고정시키면서, 열전도 관통 비아(250)를 통해 제1 접촉 영역(C1)으로부터 제1 재배선 구조(200)를 거쳐 열이 방출될 수 있다.
도 10a 내지 도 10g는 도 1의 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 도 1을 함께 참조하여 설명하고, 도 1 내지 도 9의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략하도록 한다.
도 10a를 참조하면, 본 실시예의 반도체 패키지 제조방법은, 먼저, 제1 기판(100)을 형성한다. 제1 기판(100)은, 전술한 바와 같이, 배선 절연층(130)과 배선 패턴(120)을 포함할 수 있다. 제1 기판(100)은 캐리어 기판(c) 상에서 형성될 수 있다. 캐리어 기판(c)은 웨이퍼와 같이 큰 사이즈의 원형 기판일 수 있다. 또한, 캐리어 기판(c) 상에 형성된 기판 역시 다수의 제1 기판들(100)을 포함하는 큰 사이즈의 원형 재배선 기판일 수 있다. 원형 재배선 기판 상에 후속 구성 요소들이 형성된 후, 싱귤레이션 공정을 통해 개별화된 반도체 패키지 구조를 웨이퍼 레벨 패키지(Wafer Level Package: WLP) 구조라고 한다. 다만, 설명의 편의를 위해, 도 10a 및 그 이하의 도 10b 내지 도 10g에서 하나의 제1 기판(100)과 그에 대응하는 구성 요소들만이 도시되고 있다.
도 10b를 참조하면, 제1 기판(100) 상에 도전성 기둥(420)을 형성한다. 상기 도전성 기둥(420)은 제1 기판(100) 상에 형성된 씨드 메탈에 의해 전기 도금(electroplating) 공정으로 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 씨드 메탈은 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN)등으로 형성될 수 있다.
도전성 기둥(420)은 씨드 메탈 상에 포토레지스트(Photo-Resist, PR)를 도포하고, 노광 공정 후 상기 PR을 현상한다. 예컨데, PR은 양성 PR일 수 있다. 현상 공정을 통해 노광된 부분이 제거됨으로써, 관통 홀이 형성되고, 상기 관통 홀의 바닥 면으로 씨드 메탈이 노출될 수 있다. 이후, 도금 공정을 통해 제1 기판(100) 상에 도전성 기둥(420)이 형성될 수 있다. 도전성 기둥 형성 후, PR 패턴을 제거한다. PR 패턴은 스트립/애싱(strip/ashing) 공정을 통해 제거할 수 있다. PR 패턴의 제거 후, 도전성 기둥들(420) 사이에 씨드 메탈이 노출될 수 있다. 계속해서, 노출된 씨드 메탈을 식각 공정을 통해 제거한다. 씨드 메탈의 제거를 통해 제1 기판(100)의 상면이 노출될 수 있다. 한편, 도전성 기둥(420)의 하면 상의 씨드 메탈은 그대로 유지될 수 있다.
도 10c를 참조하면, 이후, 제1 기판(100)의 중앙 부분에 제1 반도체 칩(300)을 실장한다. 제1 반도체 칩(300)은 제1 범프 구조체(370)를 이용하여 플립-칩 구조로 제1 기판(100) 상에 실장할 수 있다. 실시예에 따라, 제1 기판(100)과 제1 반도체 칩(300) 사이의 제1 범프 구조체들(370) 사이에 언더필을 채울 수 있다.
도 10d를 참조하면, 제1 반도체 칩(300)의 실장 후, 제1 반도체 칩(300)과 도전성 기둥(420)을 덮는 밀봉재(400)를 제1 기판(100) 상에 형성한다. 밀봉재(400)는 제1 반도체 칩(300)과 도전성 기둥(420)의 측면과 상면을 덮을 수 있다. 밀봉재(400)의 재질에 대해서는 도 1의 반도체 패키지(10)의 밀봉재(400)에 대해 설명한 바와 같다. 그후, 밀봉재(400)의 상부 부분을 제거하는 평탄화 공정을 수행한다. 평탄화 공정은, 예컨대, CMP를 통해 수행할 수 있다.
이후, 밀봉재(400)의 상면으로부터 제1 접촉 영역(C1)까지 리세스를 형성한다. 상기 리세스는 레이저 드릴링, 기계 가공, 식각 공정 중 적어도 하나를 이용하여 형성할 수 있다.
도 10e를 참조하면, 제1 반도체 칩(300), 도전성 기둥(420), 및 밀봉재(400) 상에 제1 재배선 절연층(230), 및 제2 재배선 절연층(260)을 형성한다. 예시적인 실시예들에 따르면, 감광성 폴리이미드 필름을 밀봉재(400)의 상면 및 리세스 상에 도포하여 제1 재배선 절연층(230) 및 제2 재배선 절연층(260)을 형성할 수 있다.
그후, 도전성 기둥들(420)을 노출시키는 제1 오프닝, 및 제1 접촉 영역(C1)의 일부를 노출시키는 복수의 제2 오프닝을 형성한다.
도 10f를 참조하면, 상기 제1 오프닝에 하부 패드(222)를 채우고, 상기 제2 오프닝에 열전도 관통 비아(250)를 채운다. 그 후 제1 재배선 절연층(230), 재배선 패턴(220), 및 열전도 관통 비아(250)와 물리적으로 연결되는 열전도성 패턴(240)을 형성한다.
도 10g를 참조하면, 이후, 캐리어 기판(c)을 분리하고, 제1 기판(100)의 하면 상에 외부 연결 단자(180)를 배치함으로써, 도 1의 반도체 패키지(10)를 완성할 수 있다. 한편, 전술한 바와 같이, 도 10a 내지 도 10g의 공정은 웨이퍼 레벨로 형성되므로, 개별 반도체 패키지로 분리하는 싱귤레이션 공정을 통해 실질적인 도 1의 반도체 패키지(10)가 완성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 제1 기판, 120: 배선 패턴, 124: 기판 패드, 1 180: 외부 연결 단자, 200: 제1 재배선 구조, 220: 재배선 패턴, 222: 하부 패드, 230: 재배선 절연층, 240: 열전도성 패턴, 250: 열전도 관통 비아, 260: 제2 재배선 절연층, 300: 제1 반도체 칩, 310: 금속 배선층, 312: 금속 배선 패턴, 320: 소자층, 330: 반도체 기판 350: 제1 반도체 칩 패드, 370: 제1 범프 구조체, 380: 언더필 물질층

Claims (10)

  1. 제1 기판;
    활성면 및 상기 활성면에 반대되는 비활성면을 갖는 반도체 기판을 포함하고, 상기 활성면이 상기 제1 기판을 향하도록 상기 제1 기판 상에 배치된 제1 반도체 칩;
    상기 제1 반도체 칩을 감싸는 밀봉재; 및
    상기 밀봉재 상에 배치되고, 열전도성 패턴, 상기 반도체 기판으로부터 상기 열전도성 패턴까지 열이 이동하는 경로를 제공하는 열전도 관통 비아, 및 상기 열전도 관통 비아를 둘러싸는 재배선 절연층을 포함하는 제1 재배선 구조;를 포함하고,
    상기 반도체 기판은 상기 비활성면에서 주변보다 높은 온도를 갖는 제1 접촉 영역을 포함하며,
    상기 열전도 관통 비아는 상기 밀봉재를 관통하여 상기 제1 접촉 영역에 접촉하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 반도체 칩은 상기 활성면 상에 형성된 소자층을 더 포함하고,
    상기 소자층은 소자들이 밀집한 영역인 제1 밀집 영역을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 밀집 영역은 상기 제1 접촉 영역에 수직 방향으로 오버랩 되는 것을 특징으로 하는 반도체 패키지.
  4. 제2항에 있어서,
    상기 소자층은 상기 제1 밀집 영역과 다른 영역에서 소자들이 밀집한 영역인 제2 밀집 영역을 더 포함하고,
    상기 반도체 기판은 상기 제1 접촉 영역과 다른 영역에서 주위보다 온도가 높은 영역인 제2 접촉 영역을 더 포함하며,
    상기 밀봉재를 관통하여 제2 접촉 영역에 접촉하는 열전도 관통 비아를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 반도체 칩의 상면으로부터 상기 제1 재배선 구조의 하면까지의 수직 거리인 h1과 상기 제1 반도체 칩의 하면으로부터 상기 제1 재배선 구조의 상면까지의 수직 거리인 h2가 실질적으로 동일한 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 밀봉재는 상기 밀봉재의 상면으로부터 상기 반도체 기판의 비활성면과 접하는 면까지 수직 방향으로 연장되는 리세스를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1 기판;
    활성면 및 상기 활성면에 반대되는 비활성면을 갖는 반도체 기판을 포함하고, 상기 활성면이 상기 제1 기판을 향하도록 상기 제1 기판 상에 배치된 제1 반도체 칩;
    상기 제1 반도체 칩을 감싸는 밀봉재; 및
    상기 밀봉재 상에 배치되고, 열전도성 패턴, 및 상기 반도체 기판으로부터 상기 열전도성 패턴까지 열이 이동하는 경로를 제공하는 열전도 관통 비아를 포함하는 제1 재배선 구조;를 포함하고,
    상기 반도체 기판은 상기 비활성면에서 주변보다 높은 온도를 갖는 제1 접촉 영역을 포함하며,
    상기 열전도 관통 비아는 상기 밀봉재를 관통하여 상기 제1 접촉 영역에 접촉하며,
    상기 밀봉재는 상기 열전도 관통 비아를 둘러싸는 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 밀봉재는 상기 밀봉재의 상면으로부터 제1 접촉 영역까지 연장되는 복수개의 홀을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 재배선 구조;
    활성면 및 상기 활성면에 반대되는 비활성면을 갖는 반도체 기판, 및 상기 활성면 상에 형성되고 복수의 반도체 소자들이 형성된 소자층을 포함하고, 상기 소자층이 상기 재배선 구조를 향하도록 상기 재배선 구조 상에 실장된 제1 반도체 칩;
    상기 제1 반도체 칩을 감싸는 밀봉재; 및
    상기 밀봉재 상에 배치되고, 열전도성 패턴, 및 상기 반도체 기판으로부터 상기 열전도성 패턴까지 열이 이동하는 경로를 제공하는 열전도 관통 비아를 포함하는 제1 재배선 구조;를 포함하고,
    상기 반도체 기판은 상기 비활성면에서 주변보다 높은 온도를 갖는 제1 접촉 영역을 포함하며,
    상기 소자층은 반도체 소자들이 밀집한 영역인 제1 밀집 영역을 포함하고,
    상기 열전도 관통 비아는 상기 밀봉재를 관통하여 상기 제1 접촉 영역에 접촉하는 것을 특징으로 하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 제1 재배선 구조는 상기 열전도 관통 비아를 둘러싸는 재배선 절연층을 더 포함하고,
    상기 밀봉재는 상기 밀봉재의 상면으로부터 상기 반도체 기판의 비활성면과 접하는 면까지 수직 방향으로 연장되는 리세스를 포함하는 것을 특징으로 하는 반도체 패키지.


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