KR20240103156A - 반도체 패키지 - Google Patents

반도체 패키지

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KR20240103156A
KR20240103156A KR1020220185018A KR20220185018A KR20240103156A KR 20240103156 A KR20240103156 A KR 20240103156A KR 1020220185018 A KR1020220185018 A KR 1020220185018A KR 20220185018 A KR20220185018 A KR 20220185018A KR 20240103156 A KR20240103156 A KR 20240103156A
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semiconductor
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semiconductor substrate
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고영권
강운병
권소연
이충선
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상은 제1 반도체 기판, 상기 제1 반도체 기판 상의 제1 배선 구조물, 및 상기 제1 배선 구조물 및 상기 제1 반도체 기판 내에서 연장된 트렌치부를 포함하는 제1 반도체 장치; 상기 제1 반도체 장치 상의 제2 반도체 장치; 및 상기 제1 반도체 장치 상에서 상기 제2 반도체 장치의 측벽을 덮고, 상기 제1 반도체 장치의 상기 트렌치부 내에 제공되고 상기 제1 반도체 기판에 접촉된 제1 부분을 포함하는, 커버 절연층;을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 복수의 반도체 장치를 포함하는 반도체 패키지에 관한 것이다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 반도체 패키지의 고집적화, 및 고속화 또한 요구되고 있다. 이를 위하여 상호 적층된 복수의 반도체 장치를 포함하는 반도체 패키지가 개발되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 복수의 반도체 장치를 포함하는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 반도체 기판, 상기 제1 반도체 기판 상의 제1 배선 구조물, 및 상기 제1 배선 구조물 및 상기 제1 반도체 기판 내에서 연장된 트렌치부를 포함하는 제1 반도체 장치; 상기 제1 반도체 장치 상의 제2 반도체 장치; 및 상기 제1 반도체 장치 상에서 상기 제2 반도체 장치의 측벽을 덮고, 상기 제1 반도체 장치의 상기 트렌치부 내에 제공되고 상기 제1 반도체 기판에 접촉된 제1 부분을 포함하는, 커버 절연층;을 포함하는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 반도체 기판을 포함하는 제1 반도체 장치; 제2 반도체 기판, 상기 제2 반도체 기판을 관통하는 복수의 관통 전극, 및 상기 제2 반도체 기판의 상면 상에 배치되고 상기 복수의 관통 전극에 연결된 복수의 도전성 패드를 포함하는 제2 반도체 장치; 및 상기 제1 반도체 장치 상에서 상기 제2 반도체 장치의 측벽을 따라 연장된 사이드 커버부, 및 상기 제2 반도체 기판의 상기 상면을 따라 연장되고 상기 복수의 도전성 패드의 측벽들에 접촉된 패시베이션층을 포함하는 커버 절연층;을 포함하고, 상기 커버 절연층은 상기 커버 절연층의 상면의 가장자리 영역에서 상기 커버 절연층의 상기 상면의 가장자리를 따라 연장된 홈을 가진, 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 연결 기판; 상기 연결 기판 상에 배치된 제1 반도체 장치로서, 제1 반도체 기판, 제1 배선 구조물, 및 상기 제1 배선 구조물 및 상기 제1 반도체 기판 내에서 연장된 트렌치부를 포함하는 제1 반도체 장치; 상기 연결 기판과 상기 제1 반도체 장치 사이에 배치된 제2 반도체 장치로서, 제2 반도체 기판, 상기 제2 반도체 기판을 관통하는 복수의 관통 전극, 상기 제2 반도체 기판의 일면 상에서 상기 복수의 관통 전극에 연결된 복수의 도전성 패드를 포함하는 제2 반도체 장치; 상기 연결 기판과 상기 제1 반도체 장치 사이에서 상기 제2 반도체 장치의 측벽을 포위하는 커버 절연층; 및 상기 복수의 도전성 패드와 상기 연결 기판 사이에 배치된 복수의 연결 범프;를 포함하고, 상기 커버 절연층은 상기 제1 반도체 장치의 상기 트렌치부를 따라 연장되고 상기 제1 반도체 기판에 접촉된 갭필부를 포함하는 반도체 패키지를 제공한다.
본 발명의 예시적인 실시예들에 따른 반도체 패키지에 의하면, 제1 반도체 장치의 트렌치부에 매립된 절연 물질층 및 커버 절연층의 상면에 제공된 홈은 쏘잉 공정 시 발생된 크랙의 전파를 방지하는 크랙 전파 차단용 댐 구조물로 기능할 수 있다. 이에 따라, 제1 반도체 장치 및 제2 반도체 장치의 손상을 방지할 수 있어, 반도체 패키지의 신뢰성이 개선될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2a 및 도 2b는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도들이다.
도 3a 및 도 3b는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도들이다.
도 4a 내지 도 4c는 각각 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도들이다.
도 5a 내지 도 5g는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 명세서에서, 수직 방향은 Z방향으로 정의되고, 수평 방향은 Z방향에 수직한 방향으로 정의될 수 있다. 제1 수평 방향 및 제2 수평 방향은 서로 교차하는 방향으로 정의될 수 있다. 제1 수평 방향은 X방향으로 지칭될 수 있고, 제2 수평 방향(Y방향)은 Y방향으로 지칭될 수 있다. 수직 레벨은 수직 방향에 따른 높이 레벨을 지칭할 수 있다. 구성요소의 수평 폭은 구성요소의 수평 방향으로의 길이를 지칭할 수 있고, 구성요소의 두께 또는 수직 길이는 수직 방향으로의 길이를 지칭할 수 있고, 구성요소의 평면적은 XY 평면 상에서 구성요소가 차지하는 면적을 지칭할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 제1 반도체 장치(100), 제1 반도체 장치(100) 상에 적층된 제2 반도체 장치(200), 제1 반도체 장치(100)의 적어도 일부 및 제2 반도체 장치(200)의 적어도 일부를 덮는 커버 절연층(510)을 포함할 수 있다.
제1 반도체 장치(100)와 제2 반도체 장치(200)는 서로 접합될 수 있다. 제1 반도체 장치(100)와 제2 반도체 장치(200)는 금속-대-금속 본딩 방식 또는 하이브리드 본딩 방식으로 접합될 수 있다. 예시적인 실시예들에서, 제1 반도체 장치(100)와 제2 반도체 장치(200)는 페이스-투-페이스(face-to-face) 본딩 방식으로 접합될 수 있다. 제1 반도체 장치(100)의 평면적은 제2 반도체 장치(200)의 평면적보다 클 수 있다. 예시적인 실시예들에서, 제2 반도체 장치(200)는 제1 반도체 장치(100)의 중심부 상에 배치될 수 있다.
예시적인 실시예들에서, 제1 반도체 장치(100)와 제2 반도체 장치(200)는 이종의 반도체 장치에 해당할 수 있다. 예를 들어, 제1 반도체 장치(100)와 제2 반도체 장치(200) 중 하나는 메모리 칩이고, 나머지 하나는 로직 칩일 수 있다. 예를 들면, 상기 메모리 칩은 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 장치이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 및 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 장치일 수 있다. 예를 들면, 상기 로직 칩은 중앙 처리 장치(CPU) 칩, 그래픽 처리 장치(GPU) 칩, 어플리케이션 프로세서(AP) 칩, 또는 ASIC(application specific integrated circuit) 칩일 수 있다.
예시적인 실시예들에서, 제1 반도체 장치(100)와 제2 반도체 장치(200)는 동종의 반도체 장치에 해당할 수 있다.
제1 반도체 장치(100)는 제1 반도체 기판(110), 제1 배선 구조물(120), 및 제1 본딩층(130)을 포함할 수 있다.
제1 반도체 기판(110)은 서로 반대된 활성면 및 비활성면을 포함할 수 있다. 제1 반도체 기판(110)의 활성면은 제2 반도체 장치(200)와 마주하는 제1 반도체 기판(110)의 상면에 해당할 수 있고, 제1 반도체 기판(110)의 비활성면은 제1 반도체 기판(110)의 하면에 해당할 수 있다.
제1 반도체 기판(110)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 제1 반도체 기판(110)은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 제1 반도체 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 제1 반도체 기판(110)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
제1 배선 구조물(120)은 제1 반도체 기판(110) 상에 배치될 수 있다. 제1 배선 구조물(120)은 백 엔드 오브 라인(back end of line, BEOL) 구조물을 포함할 수 있다. 제1 배선 구조물(120)은 제1 반도체 기판(110)의 상면을 덮는 제1 배선 절연층(125) 및 제1 배선 절연층(125) 내에 제공된 제1 도전성 배선 패턴(121)을 포함할 수 있다. 제1 도전성 배선 패턴(121)은 제1 반도체 기판(110) 상에 및/또는 내에 형성된 개별 소자들에 전기적으로 연결될 수 있다.
제1 배선 구조물(120)의 제1 도전성 배선 패턴(121)은 복수의 제1 배선 라인(interconnect line)과, 복수의 제1 배선 비아(interconnect via)를 포함할 수 있다. 복수의 제1 배선 라인 및 복수의 제1 배선 비아는 제1 배선 절연층(125)에 피복될 수 있다. 복수의 제1 배선 라인은 각각 제1 배선 절연층(125) 내에서 수평 방향(예를 들어, X방향 및/또는 Y방향)으로 연장될 수 있다. 복수의 제1 배선 라인은 제1 배선 절연층(125) 내에서 수직 방향(예를 들어, Z방향)으로 서로 다른 레벨에 위치되어, 다층 배선 구조를 형성할 수 있다. 복수의 제1 배선 비아는 서로 다른 수직 레벨에 위치된 복수의 제1 배선 라인 사이에서 연장되어, 서로 다른 수직 레벨에 위치된 복수의 제1 배선 라인 사이를 전기적으로 연결할 수 있다.
예를 들어, 제1 도전성 배선 패턴(121)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다.
예시적인 실시예들에서, 제1 배선 절연층(125)은 산화물 및/또는 질화물을 포함할 수 있다. 예를 들어, 제1 배선 절연층(125)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 예시적인 실시예들에서, 제1 배선 절연층(125)은 PID(photo imageable dielectric) 소재의 절연 물질, PSPI 등을 포함할 수 있다.
제1 본딩층(130)은 제1 배선 구조물(120) 상에 배치될 수 있다. 제1 본딩층(130)은 복수의 제1 본딩 패드(131)와, 제1 배선 구조물(120) 상에서 복수의 제1 본딩 패드(131)를 둘러싸는 제1 패드 절연층(135)을 포함할 수 있다.
복수의 제1 본딩 패드(131)는 실질적으로 동일한 수직 레벨에 위치될 수 있고, 수평 방향으로 상호 이격될 수 있다. 복수의 제1 본딩 패드(131)의 상면들은 제1 반도체 장치(100)의 상면을 구성하며, 제1 반도체 장치(100)와 제2 반도체 장치(200) 간의 접합 계면을 구성할 수 있다. 복수의 제1 본딩 패드(131)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 또는 금(Au)과 같은 금속 물질을 포함할 수 있다.
제1 패드 절연층(135)은 제1 배선 구조물(120)의 상면을 따라 연장되어 제1 배선 구조물(120)의 상면을 덮고, 복수의 제1 본딩 패드(131)의 측벽들을 덮을 수 있다. 제1 패드 절연층(135)의 상면은 복수의 제1 본딩 패드(131)의 상면들과 대체로 동일한 수직 레벨에 있을 수 있다. 제1 패드 절연층(135)의 상면은 제1 반도체 장치(100)의 상면을 구성하며, 제1 반도체 장치(100)와 제2 반도체 장치(200) 간의 접합 계면을 구성할 수 있다. 제1 패드 절연층(135)은 산화물 및/또는 질화물을 포함할 수 있다. 예를 들어, 제1 패드 절연층(135)은 SiO, SiN, SiCN, SiCO, 및 고분자물질 중 적어도 하나의 물질을 포함할 수 있다. 예를 들면, 상기 고분자물질은 BCB(benzocyclobutene), PI(Polyimide), PBO(Polybenzoxazole), 실리콘, 또는 에폭시일 수 있다.
제2 반도체 장치(200)는 제2 반도체 기판(210), 제2 배선 구조물(220), 복수의 관통 전극(251), 복수의 도전성 패드(255) 및 제2 본딩층(230)을 포함할 수 있다.
제2 반도체 기판(210)은 서로 반대된 상면 및 하면을 가질 수 있다. 제2 반도체 기판(210)의 상면은 제2 반도체 기판(210)의 비활성면일 수 있고, 제2 반도체 기판(210)의 하면은 제2 반도체 기판(210)의 활성면일 수 있다. 제2 반도체 기판(210)의 물질은 제1 반도체 기판(110)의 물질과 동일할 수 있다. 제2 반도체 기판(210)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 불순물이 도핑된 구조물, 및 STI 구조물과 같은 다양한 소자분리 구조물을 포함할 수 있다.
제2 배선 구조물(220)은 제2 반도체 기판(210) 아래에 배치될 수 있다. 제2 배선 구조물(220)은 BEOL 구조물을 포함할 수 있다. 제2 배선 구조물(220)은 제2 반도체 기판(210)의 하면을 덮는 제2 배선 절연층(225) 및 제2 배선 절연층(225) 내에 제공된 제2 도전성 배선 패턴(221)을 포함할 수 있다. 제2 도전성 배선 패턴(221)은 제2 반도체 기판(210) 상에 및/또는 내에 형성된 개별 소자들에 전기적으로 연결될 수 있다. 제2 도전성 배선 패턴(221)의 물질은 전술한 제1 도전성 배선 패턴(121)의 물질과 동일할 수 있다. 제2 배선 절연층(225)의 물질은 제1 배선 절연층(125)의 물질과 동일할 수 있다.
제2 도전성 배선 패턴(221)은 복수의 제2 배선 라인과, 복수의 제2 배선 비아를 포함할 수 있다. 복수의 제2 배선 라인 및 복수의 제2 배선 비아는 제2 배선 절연층(225)에 피복될 수 있다. 복수의 제2 배선 라인은 각각 제2 배선 절연층(225) 내에서 수평 방향(예를 들어, X방향 및/또는 Y방향)으로 연장될 수 있다. 복수의 제2 배선 라인은 제2 배선 절연층(225) 내에서 수직 방향(예를 들어, Z방향)으로 서로 다른 레벨에 위치되어, 다층 배선 구조를 형성할 수 있다. 복수의 제2 배선 비아는 서로 다른 수직 레벨에 위치된 복수의 제2 배선 라인 사이에서 연장되어, 서로 다른 수직 레벨에 위치된 복수의 제2 배선 라인 사이를 전기적으로 연결할 수 있다.
복수의 관통 전극(251)은 제2 반도체 기판(210)을 수직으로 관통할 수 있다. 개개의 관통 전극(251)은 기둥 형태의 도전성 플러그와, 도전성 플러그의 측벽을 포위하는 실린더 형태의 도전성 배리어층을 포함할 수 있다. 예를 들어, 상기 도전성 플러그는 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 또는 이들의 조합을 포함할 수 있다. 상기 도전성 배리어층은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 코발트(Co), 또는 이들의 조합을 포함할 수 있다. 개개의 관통 전극(251)과 제2 반도체 기판(210) 사이에는 비아 절연층이 배치될 수 있다. 상기 비아 절연층은 산화물을 포함할 수 있다. 개개의 관통 전극(251)은 제2 배선 구조물(220)의 제2 도전성 배선 패턴(221) 및 후술하는 제2 본딩층(230)의 복수의 제2 본딩 패드(231)에 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 복수의 관통 전극(251)은 각각 제2 배선 구조물(220)의 적어도 일부를 더 관통하도록 구성될 수도 있다.
복수의 도전성 패드(255)는 제2 반도체 기판(210)의 상면 상에 배치될 수 있고, 복수의 관통 전극(251)에 전기적으로 연결될 수 있다. 개개의 도전성 패드(255)는 복수의 관통 전극(251) 중 대응된 관통 전극(251)에 전기적으로 연결될 수 있다. 복수의 도전성 패드(255)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 또는 금(Au)과 같은 금속 물질을 포함할 수 있다.
제2 본딩층(230)은 제2 배선 구조물(220) 아래에 배치되고, 제1 반도체 장치(100)의 제1 본딩층(130)에 접촉할 수 있다. 제2 본딩층(230)은 제1 본딩층(130)에 접합될 수 있고, 제2 본딩층(230)과 제1 본딩층(130)은 제2 반도체 장치(200)의 일측으로부터 타측까지 연속적으로 접촉될 수 있다. 제2 본딩층(230)은 복수의 제2 본딩 패드(231)와, 복수의 제2 본딩 패드(231)를 둘러싸는 제2 패드 절연층(235)을 포함할 수 있다.
복수의 제2 본딩 패드(231)는 실질적으로 동일한 수직 레벨에 위치될 수 있고, 수평 방향으로 상호 이격될 수 있다. 복수의 제2 본딩 패드(231)는 복수의 제1 본딩 패드(131)에 접합될 수 있다. 개개의 제2 본딩 패드(231)는 복수의 제1 본딩 패드(131) 중 대응된 제1 본딩 패드(131)에 직접 접촉될 수 있다. 복수의 제2 본딩 패드(231)의 하면들은 제2 반도체 장치(200)의 하면을 구성하며, 제1 반도체 장치(100)와 제2 반도체 장치(200) 간의 접합 계면을 구성할 수 있다. 복수의 제2 본딩 패드(231)의 물질은 복수의 제1 본딩 패드(131)의 물질과 동일할 수 있다.
제2 패드 절연층(235)은 제2 배선 구조물(220)의 하면을 따라 연장되어 제2 배선 구조물(220)의 하면을 덮고, 복수의 제2 본딩 패드(231)의 측벽들을 덮을 수 있다. 제2 패드 절연층(235)은 제1 패드 절연층(135)에 접합될 수 있다. 제2 패드 절연층(235)의 하면은 복수의 제1 본딩 패드(131)의 상면들과 대체로 동일한 수직 레벨에 있을 수 있다. 제1 패드 절연층(135)의 하면은 제2 반도체 장치(200)의 하면을 구성하며, 제1 반도체 장치(100)와 제2 반도체 장치(200) 간의 접합 계면을 구성할 수 있다. 제2 패드 절연층(235)의 하면은 제1 패드 절연층(135)에 상면에 직접 접촉될 수 있다. 제2 패드 절연층(235)의 물질은 제1 패드 절연층(135)의 물질과 동일할 수 있다. 예시적인 실시예들에서, 제1 패드 절연층(135) 및 제2 패드 절연층(235)은 실리콘 산화물을 포함할 수 있다.
커버 절연층(510)은 제1 반도체 장치(100) 상에 배치되고, 제2 반도체 장치(200)를 적어도 부분적으로 덮을 수 있다. 커버 절연층(510)은 제2 반도체 장치(200)에 덮이지 않은 제1 반도체 장치(100)의 외곽부의 상면을 따라 연장될 수 있다. 커버 절연층(510)은 제2 반도체 장치(200)의 측벽 및 상면을 따라 연장될 수 있다. 커버 절연층(510)의 측벽은 제1 반도체 장치(100)의 측벽과 수직으로 정렬될 수 있다.
커버 절연층(510)은 제1 반도체 장치(100)의 외곽부 상에서 제2 반도체 장치(200)의 측벽을 따라 연장된 사이드 커버부(513)와, 제2 반도체 장치(200)의 제2 반도체 기판(210)의 상면을 따라 연장된 패시베이션층(512)을 포함할 수 있다. 상기 패시베이션층(512)은 제2 반도체 기판(210)의 상면을 따라 연장되고, 복수의 도전성 패드(255)의 측벽들에 접촉될 수 있다. 상기 패시베이션층(512)은 복수의 도전성 패드(255)의 상면들이 반도체 패키지(10)의 외부에 노출되도록, 복수의 도전성 패드(255)의 상면들을 덮지 않을 수 있다. 예시적인 실시예들에서, 패시베이션층(512)의 상면은 제2 반도체 기판(210)의 상면보다 높은 수직 레벨에 위치할 수 있다. 예시적인 실시예들에서, 패시베이션층(512)의 상면은 복수의 도전성 패드(255)의 상면들과 대체로 동일 평면(coplanar) 상에 있을 수 있다. 예시적인 실시예들에서, 패시베이션층(512)의 두께는 1마이크로미터(㎛) 내지 5㎛ 사이 또는 1㎛ 내지 3㎛ 사이일 수 있다.
커버 절연층(510)은 산화물 및/또는 질화물을 포함할 수 있다. 예시적인 실시예들에서, 커버 절연층(510)은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예들에서, 커버 절연층(510)은 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정에 의해 형성된 TEOS(tetra-ethyl ortho-silicate) 기반의 산화물을 포함할 수 있다.
제1 반도체 장치(100)는 제1 반도체 장치(100)의 상면으로부터 하방으로 연장된 트렌치부(140)를 포함할 수 있다. 트렌치부(140)는 제1 반도체 장치(100)의 외곽부에 배치될 수 있다. 트렌치부(140)는 제1 반도체 장치(100)의 제1 본딩층(130) 및 제1 배선 구조물(120)을 관통할 수 있다. 더 나아가, 트렌치부(140)는 제1 반도체 장치(100)의 제1 반도체 기판(110)을 부분적으로 관통할 수 있다. 트렌치부(140)는 제1 본딩층(130)의 일부, 제1 배선 구조물(120)의 일부, 및 제1 반도체 기판(110)의 일부를 제거하는 것에 의해 형성될 수 있다. 트렌치부(140)는 제1 본딩층(130)의 측면, 제1 배선 구조물(120)의 측면, 및 제1 반도체 기판(110)의 내면에 의해 정의될 수 있다. 상기 트렌치부(140)는 제1 반도체 장치(100)의 외주를 따라 연속적으로 연장될 수 있다. 단면에서 보았을 때, 트렌치부(140)를 정의하는 제1 반도체 장치(100)의 표면(즉, 제1 본딩층(130)의 측면, 제1 배선 구조물(120)의 측면, 및 제1 반도체 기판(110)의 내면)은 직선 및/또는 곡선을 가질 수 있다.
커버 절연층(510)은 제1 반도체 장치(100)의 트렌치부(140)를 적어도 부분적으로 채우는 갭필부(511)를 포함할 수 있다. 커버 절연층(510)의 갭필부(511)는 제1 반도체 장치(100)의 트렌치부(140)에 매립되며, 제1 반도체 장치(100)의 트렌치부(140)를 전체적으로 채울 수 있다. 커버 절연층(510)의 갭필부(511)는 트렌치부(140)를 정의하는 제1 반도체 장치(100)의 표면(즉, 제1 본딩층(130)의 측면, 제1 배선 구조물(120)의 측면, 및 제1 반도체 기판(110)의 내면)을 따라 연장될 수 있다. 커버 절연층(510)은 단일 레이어(single layer)로서, 커버 절연층(510)의 갭필부(511)는 커버 절연층(510)의 패시베이션층(512) 및 사이드 커버부(513)와 동일한 물질 조성을 가질 수 있다.
제1 반도체 장치(100)의 트렌치부(140)에 매립된 커버 절연층(510)의 갭필부(511)는, 제1 반도체 장치(100)의 회로 및/또는 제2 반도체 장치(200)의 회로를 향하여 전파되는 크랙을 차단하도록 구성된 크랙 전파 차단용 댐 구조물로 기능할 수 있다. 특히, 제1 반도체 장치(100)의 트렌치부(140)에 매립된 커버 절연층(510)의 갭필부(511)가 제1 배선 구조물(120)을 관통하여 제1 반도체 기판(110)의 내부까지 연장되므로, 반도체 패키지(10)의 제조를 위한 쏘잉 공정 시 발생된 크랙이 제1 배선 구조물(120)의 회로로 전파되는 것을 효과적으로 방지할 수 있다. 이에 따라, 제1 반도체 장치(100) 및 제2 반도체 장치(200)의 손상을 방지할 수 있어, 반도체 패키지(10)의 신뢰성이 개선될 수 있다.
더 나아가, 예시적인 실시예들에서, 커버 절연층(510)의 상면은 가장자리 영역에 형성된 홈(515)을 포함할 수 있다. 커버 절연층(510)의 홈(515)은 커버 절연층(510)의 상면의 가장자리를 따라 연속적으로 연장될 수 있다. 단면에서 보았을 때, 커버 절연층(510)의 홈(515)을 정의하는 커버 절연층(510)의 표면은 직선 및/또는 곡선을 가질 수 있다.
커버 절연층(510)의 홈(515)은 제1 반도체 장치(100) 및/또는 제2 반도체 장치(200)를 향하여 전파되는 크랙을 차단하도록 구성된 크랙 전파 차단용 댐 구조물로 기능할 수 있다. 커버 절연층(510)의 홈(515)은 반도체 패키지(10)의 제조를 위한 쏘잉 공정 시 발생된 크랙이 제1 반도체 장치(100) 및/또는 제2 반도체 장치(200)를 향하여 전파되는 것을 차단할 수 있다.
도 2a 및 도 2b는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도들이다. 도 2a 및 도 2b 각각에서, 반도체 패키지의 일부 구성이 생략되어 도시된다.
도 2a를 도 1과 함께 참조하면, 커버 절연층(510)의 갭필부(511)는 제1 반도체 장치(100)의 상면의 가장자리를 따라 연속적으로 연장될 수 있다. 평면에서 보았을 때, 커버 절연층(510)의 갭필부(511)는 제2 반도체 장치(200)를 포위하는 닫힌 링(closed ring) 형태를 가질 수 있다. 평면에서 보았을 때, 커버 절연층(510)의 갭필부(511)는 대체로 균일한 폭으로 연장되고, 제1 반도체 장치(100)의 상면의 가장자리들 각각을 따라 선형적으로 연장될 수 있다. 예컨대, 커버 절연층(510)의 갭필부(511)를 형성하기 위해, 제1 반도체 장치(100)에 제1 반도체 장치(100)의 상면의 가장자리를 따라 연속적으로 연장된 트렌치부(140)를 형성하고, 상기 트렌치부(140)에 절연 물질을 채울 수 있다.
도 2b를 도 1과 함께 참조하면, 커버 절연층(510)의 갭필부(511)는 제1 반도체 장치(100)의 상면을 따라 서로 이격된 복수의 세그먼트(5111)를 포함할 수 있다. 커버 절연층(510)의 갭필부(511)의 복수의 세그먼트(5111)는 각각 제1 반도체 장치(100)의 상면의 가장자리를 따라 선형적으로 연장될 수 있다. 예컨대, 복수의 세그먼트(5111)를 가지는 커버 절연층(510)의 갭필부(511)를 형성하기 위해, 제1 반도체 장치(100)의 외곽부에 서로 이격된 복수의 트렌치부(140)를 형성하고, 상기 복수의 트렌치부(140)에 절연 물질을 채울 수 있다.
도 3a 및 도 3b는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도들이다.
도 3a를 도 1과 함께 참조하면, 커버 절연층(510)의 홈(515)은 커버 절연층(510)의 상면의 가장자리를 따라 연속적으로 연장될 수 있다. 평면에서 보았을 때, 커버 절연층(510)의 홈(515)은 커버 절연층(510)의 상면의 가장자리를 따라 연속적으로 연장된 닫힌 링 형태를 가질 수 있다. 평면에서 보았을 때, 커버 절연층(510)의 홈(515)은 대체로 균일한 폭으로 커버 절연층(510)의 가장자리를 따라 연장될 수 있다.
도 3b를 도 1과 함께 참조하면, 커버 절연층(510)의 홈(515)은 커버 절연층(510)의 상면을 따라 서로 이격된 복수의 세그먼트(5151)를 포함할 수 있다. 커버 절연층(510)의 홈(515)의 복수의 세그먼트(5151)는 각각 커버 절연층(510)의 상면의 가장자리를 따라 선형적으로 연장될 수 있다.
도 4a 내지 도 4c는 각각 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도들이다.
도 4a를 도 1과 함께 참조하면, 단면에서 보았을 때 트렌치부(140)의 수평 폭은 균일할 수 있다. 트렌치부(140)가 제1 본딩층(130)의 측면에 의해 정의된 상부, 제1 배선 구조물(120)의 측면에 의해 정의된 중간부, 및 제1 반도체 기판(110)의 내면에 의해 정의된 하부를 가질 수 있다. 이 때, 트렌치부(140)에서, 상부의 수평 폭, 중간부의 수평 폭, 및 하부의 수평 폭은 대체로 같을 수 있다. 또한, 커버 절연층(510)의 갭필부(511)는 제1 본딩층(130) 내에서 연장된 상부, 제1 배선 구조물(120) 내에서 연장된 중간부, 및 제1 반도체 기판(110) 내에서 연장된 하부를 포함하는 것으로 정의될 수 있다. 이 때, 커버 절연층(510)의 갭필부(511)에서, 상부의 수평 폭, 중간부의 수평 폭, 및 하부의 수평 폭은 대체로 같을 수 있다.
또한, 커버 절연층(510)의 갭필부(511)는 제1 반도체 기판(110)의 외측벽(119)의 안쪽에 배치될 수 있다. 커버 절연층(510)의 갭필부(511)는 제1 반도체 장치(100)의 트렌치부(140) 내에 매립되며, 반도체 패키지의 외부로 노출되지 않을 수 있다.
도 4b를 도 1과 함께 참조하면, 단면에서 보았을 때, 트렌치부(140)는 그 하단에 인접할수록 수평 폭이 좁아지는 테이퍼 형태를 가질 수 있다. 또한, 커버 절연층(510)의 갭필부(511)는 그 하단에 인접할수록 수평 폭이 좁아지는 테이퍼 형태를 가질 수 있다. 또한, 커버 절연층(510)의 갭필부(511)는 그 하단에 인접할수록 수평 폭이 좁아지는 테이퍼 형태를 가질 수 있다.
도 4c를 도 1과 함께 참조하면, 커버 절연층(510)의 갭필부(511)는 반도체 패키지의 외부로 노출될 수 있다. 예시적인 실시예들에서, 커버 절연층(510)의 갭필부(511)의 외측벽(519) 및 제1 반도체 기판(110)의 외측벽(119)은 반도체 패키지의 측벽을 구성할 수 있고 수직으로 정렬될 수 있다.
도 5a 내지 도 5g는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 5a 내지 도 5g를 참조하여, 도 1에 도시된 반도체 패키지(10)의 제조 방법을 설명한다.
도 5a를 참조하면, 복수의 제1 반도체 장치(100)를 포함하는 웨이퍼-레벨 구조물(100p)을 준비한다. 웨이퍼-레벨 구조물(100p)은 제1 반도체 웨이퍼(110p)와, 상기 제1 반도체 웨이퍼(110p) 상의 제1 배선 구조물(120)과, 상기 제1 배선 구조물(120) 상의 제1 본딩층(130)을 포함할 수 있다.
도 5b를 참조하면, 웨이퍼-레벨 구조물(100p)의 일부를 제거하여 복수의 트렌치부(140)를 형성한다. 복수의 트렌치부(140)는 각각, 웨이퍼-레벨 구조물(100p)의 스크라이브 레인 영역 내에 또는 상기 스크라이브 레인 영역에 인접될 수 있다. 개개의 트렌치부(140)는 후술하는 도 5c의 단계에서 하나의 제2 반도체 장치(200)가 배치되는 영역을 정의할 수 있다. 단면에서 보았을 때, 개개의 트렌치부(140)는 웨이퍼-레벨 구조물(100p)의 상면으로부터 하방으로 연장되어 웨이퍼-레벨 구조물(100p)을 부분적으로 관통할 수 있다. 웨이퍼-레벨 구조물(100p)에 복수의 트렌치부(140)를 형성하는 것은 건식 식각, 습식 식각, 레이저 드릴링, 및 블레이드를 이용한 물리적 컷팅 공정 중 적어도 하나를 이용하여 웨이퍼-레벨 구조물(100p)의 일부를 제거하는 것을 포함할 수 있다.
도 5c를 참조하면, 웨이퍼-레벨 구조물(100p) 상에 복수의 제2 반도체 장치(200)를 적층한다. 복수의 제2 반도체 장치(200)는 각각 본딩 공정을 통해 웨이퍼-레벨 구조물(100p)에 접합될 수 있다. 예시적인 실시예들에서, 복수의 제2 반도체 장치(200)는 각각 하이브리드 본딩 공정을 통해 웨이퍼-레벨 구조물(100p)에 접합될 수 있다. 예컨대, 복수의 제2 반도체 장치(200)를 웨이퍼-레벨 구조물(100p) 상에 적층하는 것은, 복수의 제2 반도체 장치(200)를 웨이퍼-레벨 구조물(100p) 상에 접촉시키는 단계, 열을 인가하여 개개의 제2 반도체 장치(200)의 제2 본딩층(230)을 웨이퍼-레벨 구조물(100p)의 제1 본딩층(130)에 접합시키는 단계를 포함할 수 있다.
도 5d를 참조하면, 웨이퍼-레벨 구조물(100p) 상에, 복수의 제2 반도체 장치(200)를 덮는 커버 절연층(510)을 형성한다. 커버 절연층(510)은 CVD 공정을 통해 형성될 수 있다. 커버 절연층(510)은 웨이퍼-레벨 구조물(100p)의 상면 및 복수의 제2 반도체 장치(200)를 덮도록 형성되며, 웨이퍼-레벨 구조물(100p)에 제공된 복수의 트렌치부(140)를 채우도록 형성될 수 있다.
도 5d 및 도 5e를 참조하면, 복수의 제2 반도체 장치(200)의 도전성 패드들(255)이 외부로 노출되도록, 커버 절연층(510)에 대한 연마 공정을 수행할 수 있다. 상기 연마 공정을 통해, 커버 절연층(510)의 일부가 제거될 수 있다. 상기 연마 공정은 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정과 같은 평탄화 공정을 포함할 수 있다. 상기 연마 공정 결과, 커버 절연층(510)의 상면은 평탄화될 수 있다. 예시적인 실시예들에서, 커버 절연층(510)의 상면은 복수의 제2 반도체 장치(200)의 도전성 패드들(255)의 상면들과 동일 평면 상에 있을 수 있다.
도 5f를 참조하면, 커버 절연층(510)에 대한 연마 공정을 수행한 이후, 커버 절연층(510)의 상측 일부를 제거하여 홈(515p)을 형성한다. 상기 커버 절연층(510)에 홈(515p)을 형성하는 것은 식각 공정을 통해 상기 커버 절연층(510)의 일부를 제거하는 것을 포함할 수 있다. 상기 홈(515p)은 웨이퍼-레벨 구조물(100p)의 스크라이브 레인 영역과 수직으로 중첩될 수 있다. 상기 커버 절연층(510)에 홈(515p)이 형성됨에 따라, 상기 커버 절연층(510)의 상면은 웨이퍼-레벨 구조물(100p)의 스크라이브 레인 영역과 중첩된 영역에서 단차를 가질 수 있다.
도 5g를 참조하면, 도 5f의 구조물에 대한 쏘잉 공정을 수행하여, 도 5f의 구조물을 다수의 반도체 패키지(10)로 분리한다. 상기 쏘잉 공정에서, 도 5f의 구조물은 웨이퍼-레벨 구조물(100p)의 스크라이브 레인(SL)을 따라 절단될 수 있다. 쏘잉 공정은 쏘잉 블레이드를 이용한 물리적 컷팅 공정을 포함할 수 있다. 쏘잉 공정 결과, 개개의 반도체 패키지(10)에서, 커버 절연층(510)의 상면은 가장자리 영역에 홈(515)을 가지도록 형성되며, 커버 절연층(510)의 외측벽, 제1 본딩층(130)의 외측벽, 제1 배선 구조물(120)의 외측벽 및 제1 반도체 기판(110)의 외측벽은 수직으로 정렬될 수 있다.
본 발명의 예시적인 실시예들에 따른 반도체 패키지에 의하면, 제1 반도체 장치(100)의 트렌치부(140)에 매립된 절연 물질층(즉, 커버 절연층(510)의 갭필부(511)) 및 커버 절연층(510)의 상면에 제공된 홈(515p)은 쏘잉 공정 시 발생된 크랙의 전파를 방지하는 크랙 전파 차단용 댐 구조물로 기능할 수 있다. 이에 따라, 제1 반도체 장치(100) 및 제2 반도체 장치(200)의 손상을 방지할 수 있어, 반도체 패키지(10)의 신뢰성이 개선될 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(12)를 나타내는 단면도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로 도 6의 반도체 패키지(12)에 대해 설명한다.
도 6을 참조하면, 반도체 패키지(12)는 제1 반도체 장치(100)의 상면을 따라 나란하게(side-by-side) 배치된 복수의 제2 반도체 장치(200)를 포함할 수 있다. 복수의 제2 반도체 장치(200)는 각각 하이브리드 본딩 방식으로 제1 반도체 장치(100)에 접합될 수 있다. 반도체 패키지(12)에서, 커버 절연층(510)은 복수의 제2 반도체 장치(200) 각각의 측벽 및 상면을 따라 연장될 수 있다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(14)를 나타내는 단면도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로 도 7의 반도체 패키지(14)에 대해 설명한다.
도 7을 참조하면, 반도체 패키지(14)는 제2 반도체 장치(200) 상에 적층된 제3 반도체 장치(300)를 포함할 수 있다. 제3 반도체 장치(300)는 제2 반도체 장치(200)의 관통 전극(251)에 전기적으로 연결되며, 제2 반도체 장치(200)의 관통 전극(251)을 포함하는 전기적 연결 경로를 통해 제1 반도체 장치(100)에 전기적으로 연결될 수 있다. 제3 반도체 장치(300)는 제2 반도체 장치(200)와 동종의 반도체 칩일 수도 있고 또는 이종의 반도체 칩일 수도 있다.
제3 반도체 장치(300)는 제3 반도체 기판(310), 제3 반도체 기판(310)의 아래의 제3 배선 구조물(320), 제3 반도체 기판(310)을 관통하는 복수의 관통 전극(351), 제3 반도체 기판(310)의 상면 상에 배치되고 복수의 관통 전극(351)에 연결된 복수의 도전성 패드(355), 및 상기 제3 배선 구조물(320) 아래의 제3 본딩층(330)을 포함할 수 있다. 제3 배선 구조물(320)은 제3 배선 절연층(325)과, 제3 배선 절연층(325) 내에 제공된 제3 도전성 배선 패턴(321)을 포함할 수 있다. 제3 본딩층(330)은 복수의 제3 본딩 패드(331)와, 복수의 제3 본딩 패드(331)를 둘러싸는 제3 패드 절연층(335)을 포함할 수 있다. 복수의 제3 본딩 패드(331)는 제2 반도체 장치(200)의 복수의 도전성 패드(255)에 연결될 수 있다. 복수의 제3 본딩 패드(331)는 제2 반도체 장치(200)의 복수의 도전성 패드(255)에 직접 연결될 수도 있고, 또는 연결범프를 통해 제2 반도체 장치(200)의 복수의 도전성 패드(255)에 연결될 수도 있다. 제3 반도체 기판(310)은 제2 반도체 기판(210)과 유사한 구성요소이고, 제3 배선 구조물(320)은 제2 배선 구조물(220)과 유사한 구성요소이고, 제3 반도체 장치(300)의 복수의 관통 전극(351)은 제2 반도체 장치(200)의 복수의 관통 전극(251)과 유사한 구성요소이고, 제3 반도체 장치(300)의 복수의 도전성 패드(355)는 제2 반도체 장치(200)의 복수의 도전성 패드(255)와 유사한 구성요소이고, 제3 본딩층(330)은 제2 본딩층(230)과 유사한 구성요소인 바, 제3 반도체 장치(300)의 구성요소들에 대한 상세한 설명은 생략한다.
반도체 패키지(14)는 커버 절연층(510) 상에 배치된 상부 커버 절연층(530)을 더 포함할 수 있다. 상부 커버 절연층(530)은 커버 절연층(510)의 상면, 제3 반도체 장치(300)의 측벽 및 상면을 따라 연장될 수 있다. 상부 커버 절연층(530)은 제3 반도체 장치(300)의 상면을 덮는 패시베이션층(532)을 포함할 수 있다. 상부 커버 절연층(530)은 복수의 도전성 패드(355)의 측벽들을 덮되, 복수의 도전성 패드(355)의 상면들은 덮지 않을 수 있다. 예시적인 실시예들에서, 상부 커버 절연층(530)의 상면은 복수의 도전성 패드(355)의 상면들과 동일 평면 상에 있을 수 있다. 상부 커버 절연층(530)의 상면은 가장자리 영역에 홈(535)을 포함할 수 있다. 상부 커버 절연층(530)의 측벽은 커버 절연층(510)의 측벽과 수직으로 정렬될 수 있다. 상부 커버 절연층(530)은 커버 절연층(510)과 실질적으로 동일 또는 유사한 방법을 통해 형성될 수 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(20)를 나타내는 단면도이다.
도 8을 참조하면, 반도체 패키지(20)는 인터포저 기판(610)이 실장되는 메인 보드(660), 인터포저 기판(610)에 부착되며 제1 반도체 장치(100)와 제2 반도체 장치(200)를 포함하는 적어도 하나의 서브 반도체 패키지(30), 및 반도체 장치(630)를 포함할 수 있다.
도 8에서, 서브 반도체 패키지(30)는 도 1에 도시된 반도체 패키지(10)에 해당하는 것으로 예시되었다. 그러나, 서브 반도체 패키지(30)는 도 6 및 도 7에 도시된 반도체 패키지들(12, 14) 중 어느 하나를 포함할 수도 있다. 서브 반도체 패키지(30)에 대해서는 도 1을 함께 참조하여 설명한다. 서브 반도체 패키지(30)에서, 제2 반도체 장치(200)가 인터포저 기판(610) 상에 배치되고, 제1 반도체 장치(100)가 제2 반도체 장치(200) 상에 배치될 수 있다. 제2 반도체 장치(200)는 하부 반도체 장치로 지칭될 수 있고, 제1 반도체 장치(100)는 상부 반도체 장치로 지칭될 수도 있다. 서브 반도체 패키지(30)에서, 커버 절연층(510)은 제1 반도체 장치(100)와 인터포저 기판(610) 사이에서 배치되고 제2 반도체 장치(200)의 측벽을 둘러쌀 수 있다.
서브 반도체 패키지(30)는 복수의 제1 연결 범프(621)를 통하여 인터포저 기판(610)에 부착될 수 있다. 복수의 제1 연결 범프(621)는 복수의 도전성 패드(255)에 부착되며, 제1 반도체 장치(100) 및/또는 제2 반도체 장치(200)에 전기적으로 연결될 수 있다. 복수의 제1 연결 범프(621)는 서브 반도체 패키지(30)를 위한 신호, 전원 또는 그라운드 중 적어도 하나를 제공할 수 있다.
반도체 장치(630)는, 활성면에 반도체 소자가 형성된 제3 반도체 기판(631), 및 복수의 연결 패드(633)를 포함할 수 있다. 예시적인 실시예들에서, 복수의 연결 패드(633) 각각은 알루미늄, 구리, 및 니켈 중 적어도 하나를 포함할 수 있다. 반도체 장치(630)는 복수의 제2 연결 범프(623)를 통하여 인터포저 기판(610)에 부착될 수 있다. 복수의 제2 연결 범프(623)는 복수의 연결 패드(633)에 부착될 수 있다. 반도체 장치(630)는 로직 칩 또는 메모리 칩일 수 있다. 반도체 장치(630)는 인터포저 기판(610)을 통해 서브 반도체 패키지(30)의 제1 반도체 장치(100) 및 제2 반도체 장치(200)에 전기적으로 연결될 수 있다.
인터포저 기판(610)은, 베이스층(611), 베이스층(611)의 상면과 하면에 각각 배치되는 복수의 제1 상면 패드(613)와 복수의 제1 하면 패드(615), 및 베이스층(611)을 통하여 제1 상면 패드(613)와 제1 하면 패드(615)를 전기적으로 연결하는 배선층을 포함할 수 있다. 베이스층(611)은 반도체, 유리, 세라믹, 또는 플라스틱을 포함할 수 있다. 예를 들어, 베이스층(611)은 실리콘을 포함할 수 있다. 복수의 제1 상면 패드(613)에는 서브 반도체 패키지(30)와 인터포저 기판(610)을 전기적으로 연결하는 복수의 제1 연결 범프(621) 또는 반도체 장치(630)와 인터포저 기판(610)을 전기적으로 연결하는 복수의 제2 연결 범프(623)가 연결될 수 있다. 본 명세서에서, 상기 인터포저 기판(610)은 연결 기판으로 지칭될 수도 있다.
서브 반도체 패키지(30)와 인터포저 기판(610) 사이에는 제1 언더필층(641)이 개재될 수 있고, 반도체 장치(630)와 인터포저 기판(610) 사이에는 제2 언더필층(643)이 개재될 수 있다. 제1 언더필층(641)은 제1 연결 범프(621)를 감쌀 수 있고, 제2 언더필층(643)은 제2 연결 범프(623)를 감쌀 수 있다. 제1 언더필층(641)은 인터포저 기판(610)과 마주하는 커버 절연층(510)의 일면에 접촉되고, 커버 절연층(510)의 홈(515)을 정의하는 커버 절연층(510)의 표면에 접촉될 수 있다.
반도체 패키지(20)는 인터포저 기판(610) 상에서 서브 반도체 패키지(30) 및 반도체 장치(630)의 측면을 둘러싸는 몰딩층을 더 포함할 수 있다. 상기 몰딩층은 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
인터포저 기판(610)의 복수의 제1 하면 패드(615) 상에는 복수의 보드 연결 단자(625)가 부착될 수 있다. 복수의 보드 연결 단자(625)는 인터포저 기판(610)과 메인 보드(660)를 전기적으로 연결할 수 있다.
메인 보드(660)는 베이스 보드층(661), 베이스 보드층(661)의 상면과 하면에 각각 배치되는 복수의 제2 상면 패드(663)와 복수의 제2 하면 패드(665), 및 베이스 보드층(661)을 통하여 복수의 제2 상면 패드(663)와 복수의 제2 하면 패드(665)를 전기적으로 연결하는 배선층을 포함할 수 있다.
예시적인 실시예들에서, 메인 보드(660)는 인쇄회로기판(Printed Circuit Board)일 수 있다. 예를 들면, 메인 보드(660)는 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 베이스 보드층(661)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
베이스 보드층(661)의 상면과 하면 각각에는, 복수의 제2 상면 패드(663) 및 복수의 제2 하면 패드(665)를 노출시키는 솔더 레지스트층(미도시)이 형성될 수 있다. 복수의 제2 상면 패드(663)에는 복수의 보드 연결 단자(625)가 연결되고, 복수의 제2 하면 패드(665)에는 복수의 외부 연결 단자(627)가 연결될 수 있다. 복수의 보드 연결 단자(625)는 복수의 제1 하면 패드(615)와 복수의 제2 상면 패드(663) 사이를 전기적으로 연결할 수 있다. 복수의 제2 하면 패드(665)에 연결되는 복수의 외부 연결 단자(627)는 반도체 패키지(20)와 외부 기기 사이를 전기적 및 물리적으로 연결할 수 있다.
예시적인 실시예들에서, 반도체 패키지(20)는 메인 보드(660)를 포함하지 않고, 인터포저 기판(610)의 복수의 보드 연결 단자(625)가 외부 연결 단자의 기능을 수행할 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지 100: 제1 반도체 장치
200: 제2 반도체 장치 510: 커버 절연층

Claims (10)

  1. 제1 반도체 기판, 상기 제1 반도체 기판 상의 제1 배선 구조물, 및 상기 제1 배선 구조물 및 상기 제1 반도체 기판 내에서 연장된 트렌치부를 포함하는 제1 반도체 장치;
    상기 제1 반도체 장치 상의 제2 반도체 장치; 및
    상기 제1 반도체 장치 상에서 상기 제2 반도체 장치의 측벽을 덮고, 상기 제1 반도체 장치의 상기 트렌치부 내에 제공되고 상기 제1 반도체 기판에 접촉된 제1 부분을 포함하는, 커버 절연층;
    을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 커버 절연층은 산화물을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 커버 절연층은 상기 제2 반도체 장치의 상기 측벽 및 상면을 따라 연장된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 커버 절연층의 상기 제1 부분은 상기 반도체 패키지의 외부로 노출되지 않도록 상기 제1 반도체 장치 내에 매립된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 커버 절연층의 상기 제1 부분의 외측벽은 상기 제1 반도체 기판의 외측벽과 수직으로 정렬된 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제1 반도체 장치는 상기 제1 배선 구조물 상의 제1 본딩층을 더 포함하고,
    상기 제2 반도체 장치는 상기 제1 본딩층에 접합된 제2 본딩층을 포함하고,
    상기 제1 본딩층은 복수의 제1 본딩 패드 및 상기 복수의 제1 본딩 패드를 둘러싸는 제1 패드 절연층을 포함하고,
    상기 제2 본딩층은 상기 복수의 제1 본딩 패드에 직접 접촉된 복수의 제2 본딩 패드 및 상기 복수의 제2 본딩 패드를 둘러싸는 제2 패드 절연층을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제2 반도체 장치는,
    상기 제2 본딩층 상의 제2 배선 구조물;
    상기 제2 배선 구조물 상의 제2 반도체 기판;
    상기 제2 반도체 기판을 관통하는 복수의 관통 전극; 및
    상기 제2 반도체 기판 상에 배치되고 상기 복수의 관통 전극에 연결된 복수의 도전성 패드;
    를 더 포함하고,
    상기 커버 절연층은 상기 복수의 도전성 패드의 측벽들을 덮고 상기 복수의 도전성 패드의 상면들을 덮지 않는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 커버 절연층의 상면은 가장자리 영역에 홈을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제1 반도체 기판을 포함하는 제1 반도체 장치;
    제2 반도체 기판, 상기 제2 반도체 기판을 관통하는 복수의 관통 전극, 및 상기 제2 반도체 기판의 상면 상에 배치되고 상기 복수의 관통 전극에 연결된 복수의 도전성 패드를 포함하는 제2 반도체 장치; 및
    상기 제1 반도체 장치 상에서 상기 제2 반도체 장치의 측벽을 따라 연장된 사이드 커버부, 및 상기 제2 반도체 기판의 상기 상면을 따라 연장되고 상기 복수의 도전성 패드의 측벽들에 접촉된 패시베이션층을 포함하는 커버 절연층;
    을 포함하고,
    상기 커버 절연층은 상기 커버 절연층의 상면의 가장자리 영역에서 상기 커버 절연층의 상기 상면의 가장자리를 따라 연장된 홈을 가진, 반도체 패키지.
  10. 연결 기판;
    상기 연결 기판 상에 배치된 제1 반도체 장치로서, 제1 반도체 기판, 제1 배선 구조물, 및 상기 제1 배선 구조물 및 상기 제1 반도체 기판 내에서 연장된 트렌치부를 포함하는 제1 반도체 장치;
    상기 연결 기판과 상기 제1 반도체 장치 사이에 배치된 제2 반도체 장치로서, 제2 반도체 기판, 상기 제2 반도체 기판을 관통하는 복수의 관통 전극, 상기 제2 반도체 기판의 일면 상에서 상기 복수의 관통 전극에 연결된 복수의 도전성 패드를 포함하는 제2 반도체 장치;
    상기 연결 기판과 상기 제1 반도체 장치 사이에서 상기 제2 반도체 장치의 측벽을 포위하는 커버 절연층; 및
    상기 복수의 도전성 패드와 상기 연결 기판 사이에 배치된 복수의 연결 범프;
    를 포함하고,
    상기 커버 절연층은 상기 제1 반도체 장치의 상기 트렌치부를 따라 연장되고 상기 제1 반도체 기판에 접촉된 갭필부를 포함하는 반도체 패키지.
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