KR20230118276A - 반도체 장치 - Google Patents

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KR20230118276A
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insulating layer
disposed
semiconductor substrate
bonding
connection pad
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KR1020220014643A
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조소혜
문광진
이호진
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삼성전자주식회사
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Abstract

본 발명의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제1 면으로부터 돌출되며 제1 방향으로 연장된 활성 패턴을 갖는 제1 반도체 기판; 상기 활성 패턴의 일 영역에 배치되며 상기 제1 방향에 교차하는 제2 방향으로 연장된 게이트 구조물; 상기 게이트 구조물의 양 측에서 상기 활성 패턴에 배치된 소스/드레인 영역; 상기 소스/드레인 영역 상에 배치된 층간 절연막; 상기 층간 절연막을 관통하여 상기 소스/드레인 영역에 연결된 콘택 구조물; 상기 콘택 구조물에 전기적으로 연결되며, 상기 층간 절연막 및 상기 제1 반도체 기판을 관통하는 관통 비아 구조물; 상기 제1 반도체 기판의 제2 면 상에 배치된 제1 절연층과, 상기 제1 절연층 상에 매립되며 상기 관통 비아 구조물과 연결된 제1 연결 패드를 갖는 제1 본딩 구조물; 상기 제1 본딩 구조물 상에 배치되며, 상기 제1 절연층과 접하는 제2 절연층과, 상기 제2 절연층에 매립되며 상기 제1 연결 패드에 접하는 제2 연결 패드를 갖는 제2 본딩 구조물; 및 상기 제2 본딩 구조물 상에 배치된 제2 반도체 기판;을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
로직 회로 및 메모리와 같은 다양한 반도체 장치에서는, 소스 및 드레인과 같은 활성 영역은 콘택 구조물을 통해서 BEOL(Back End Of Line)의 메탈 배선에 연결된다.
BEOL의 적어도 일부(예, 파워 라인)를 기판의 배면(backside)에 위치한 요소와 연결하기 위해서 상기 반도체 기판의 배면으로부터 TSV와 같은 도전성 관통 구조물을 형성하는 방안이 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제들 중 하나는, 도전성 관통 구조물의 구조를 단순화하여 연결 신뢰성을 개선할 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제1 면으로부터 돌출되며 제1 방향으로 연장된 활성 패턴을 갖는 제1 반도체 기판; 상기 활성 패턴의 일 영역에 배치되며 상기 제1 방향에 교차하는 제2 방향으로 연장된 게이트 구조물; 상기 게이트 구조물의 양 측에서 상기 활성 패턴에 배치된 소스/드레인 영역; 상기 소스/드레인 영역 상에 배치된 층간 절연막; 상기 층간 절연막을 관통하여 상기 소스/드레인 영역에 연결된 콘택 구조물; 상기 콘택 구조물에 전기적으로 연결되며, 상기 층간 절연막 및 상기 제1 반도체 기판을 관통하는 관통 비아 구조물; 상기 제1 반도체 기판의 제2 면 상에 배치된 제1 절연층과, 상기 제1 절연층 상에 매립되며 상기 관통 비아 구조물과 연결된 제1 연결 패드를 갖는 제1 본딩 구조물; 상기 제1 본딩 구조물 상에 배치되며, 상기 제1 절연층과 접하는 제2 절연층과, 상기 제2 절연층에 매립되며 상기 제1 연결 패드에 접하는 제2 연결 패드를 갖는 제2 본딩 구조물; 및 상기 제2 본딩 구조물 상에 배치된 제2 반도체 기판;을 포함하는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며 상기 제1 면으로부터 돌출되며 제1 방향으로 연장된 활성 패턴을 갖는 제1 반도체 기판과, 상기 활성 패턴 상에 배치된 층간 절연막과, 상기 활성 패턴에 전기적으로 연결되며 상기 층간 절연막과 상기 제1 반도체 기판을 관통하는 관통 비아 구조물과, 상기 층간 절연막 상에 배치된 제1 배선부를 포함하는 디바이스 기판 구조물; 상기 제1 반도체 기판의 제2 면 상에 배치된 제1 절연층과, 상기 제1 절연층 상에 매립되며 상기 관통 비아 구조물과 연결된 제1 연결 패드를 갖는 제1 본딩 구조물; 상기 제1 본딩 구조물 상에 배치되며, 상기 제1 절연층과 접하는 제2 절연층과, 상기 제2 절연층에 매립되며 상기 제1 연결 패드에 접하는 제2 연결 패드를 갖는 제2 본딩 구조물; 상기 제2 본딩 구조물 상에 배치된 제2 배선부과, 상기 제2 배선부에 연결된 관통 비아를 갖는 제2 반도체 기판을 포함하는 파워 공급 기판 구조물; 및 상기 제1 배선부 상에 배치된 지지 기판;을 포함하는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제1 면으로부터 돌출되며 제1 방향으로 연장된 활성 패턴을 갖는 제1 반도체 기판; 상기 활성 패턴의 일 영역에 배치되며 상기 제1 방향에 교차하는 제2 방향으로 연장된 게이트 구조물; 상기 게이트 구조물의 양 측에서 상기 활성 패턴에 배치된 소스/드레인 영역; 상기 소스/드레인 영역 상에 배치된 층간 절연막; 상기 층간 절연막을 관통하여 상기 소스/드레인 영역에 연결된 콘택 구조물; 상기 콘택 구조물에 전기적으로 연결되며, 상기 층간 절연막 및 상기 제1 반도체 기판을 관통하고 상기 제1 반도체 기판의 제2 면으로부터 돌출된 부분을 갖는 관통 비아 구조물; 상기 제1 반도체 기판의 제2 면 상에 배치되며, 상기 관통 비아 구조물의 돌출된 부분의 표면과 평탄한 표면을 갖는 제1 절연층; 상기 제1 절연층 상에 배치되며 상기 제1 절연층과 본딩하는 제2 절연층과, 상기 제2 절연층에 매립되며 상기 돌출된 부분의 표면에 접하는 연결 패드를 갖는 본딩 구조물; 및 상기 본딩 구조물 상에 배치된 제2 반도체 기판;을 포함하는 반도체 장치를 제공한다.
상술된 실시예들에 따르면, 관통 비아 구조물을 층간 절연막 및 제1 반도체 기판을 관통하도록 형성하고, 제1 반도체 기판의 백사이드(예, 제2 면)에 제1 본딩 구조물을 형성하고, 제1 본딩 구조물을 제2 반도체 기판(예, PDN 기판)의 제2 본딩 구조물과 하이브리드 본딩(hybrid bonding)하여 멀티 스택 반도체 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 2는 도 1에 도시된 반도체 장치를 Ⅰ1-Ⅰ1' 선 및 Ⅱ1-Ⅱ1' 선으로 절개하여 본 단면도들이다.
도 3은 도 2에 도시된 반도체 장치의 "A1"을 나타내는 확대 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
도 5는 도 4에 도시된 반도체 장치의 "A2"을 나타내는 확대 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 7은 도 6에 도시된 반도체 장치를 Ⅰ2-Ⅰ2' 선 및 Ⅱ2-Ⅱ2' 선으로 절개하여 본 단면도들이다.
도 8 내지 도 15는 도 7에 도시된 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 2는 도 1에 도시된 반도체 장치를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 절개하여 본 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 장치(100)는, 제1 반도체 기판(101)을 갖는 디비이스 기판 구조물(DS)과, 상기 디비이스 기판 구조물(DS)의 하면에 배치된 제1 본딩 구조물(180)과, 상기 제1 본딩 구조물(180)과 접합되면서 전기적 경로를 형성하는 제2 본딩 구조물(190)과, 제2 반도체 기판(201)을 갖는 파워 공급 기판 구조물(PS)을 포함한다.
상기 디바이스 기판 구조물(DS)은, 제1 반도체 기판(101)의 활성 영역(ACT1,ACT2) 상면으로부터 돌출되며 제1 방향(예, D1)으로 연장된 복수의 활성 패턴(105)과, 상기 복수의 활성 패턴(105)의 일 영역에 배치되며 상기 제1 방향(예, D1)에 교차하는 제2 방향(예, D2)으로 연장된 게이트 구조물(GS)과, 상기 게이트 구조물(GS)의 양 측에서 상기 복수의 활성 패턴(105)에 배치된 소스/드레인 영역(110)과, 상기 제1 반도체 기판(101)의 제1 면(101A) 상에 배치되며 상기 소스 및 드레인 영역(110)을 덮는 층간 절연막(130)과, 상기 층간 절연막(130)을 관통하여 상기 소스/드레인 영역(110)에 연결된 콘택 구조물(160)과, 상기 콘택 구조물(160)에 전기적으로 연결되며, 상기 층간 절연막(130) 및 상기 제1 반도체 기판(101)을 관통하는 관통 비아 구조물(150)을 포함한다.
일부 실시예에서, 상기 제1 반도체 기판(101)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 예에서는, 상기 제1 반도체 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 활성 영역(ACT1,ACT2)은 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물과 같은 도전 영역일 수 있다. 본 실시예에 채용된 활성 영역은 서로 다른 도전형인 제1 활성 영역(ACT1)과 제2 활성 영역(ACT2)을 포함할 수 있다. 예를 들어, 상기 제1 활성 영역(ACT1)은 PMOS 트랜지스터를 위한 n형 웰이며, 제2 활성 영역(ACT2)은 NMOS 트랜지스터를 위한 p형 웰 또는 p형 기판일 수 있다.
상기 복수의 활성 패턴(105)은 각각 상기 제1 및 제2 활성 영역(ACT1,ACT2)의 상면으로부터 상부(예, D3)로 돌출된 구조를 가지며, "활성 핀(active fin)"이라고도 한다.
도 1에 도시된 바와 같이, 상기 복수의 활성 패턴(105)은 상기 제1 및 제2 활성 영역(ACT1,ACT2))의 상면에 나란히 배열되어 상기 제1 방향(예, D1)으로 연장될 수 있다. 상기 복수의 활성 패턴(105)은 각각의 트랜지스터의 활성 영역으로 제공될 수 있다. 본 실시예에서, 복수의 활성 패턴(105)은 소스/드레인 영역(110)으로 2개씩 제공된 형태로 예시되어 있으나, 이에 한정되지 않으며, 다른 실시예에서는, 단수 또는 3개 이상으로 구비될 수 있다.
소스/드레인 영역(110)은 게이트 구조물(GS)의 양측에 위치한 복수의 활성 패턴(105)의 일부 영역에 각각 형성될 수 있다. 본 실시예에서, 상기 소스/드레인 영역(110)은 상기 복수의 활성 패턴(105)의 일부 영역에 리세스를 형성하고, 리세스에 선택적 에피택셜 성장(selective epitaxial growth; SEG)하여 복수의 활성 패턴(105)의 상면보다 더 높은 레벨의 상면을 가질 수 있다. 이러한 소스/드레인 영역(110)은 상승된 소스/드레인(raised source/drain: RSD)이라고도 한다. 예를 들어, 소스/드레인 영역(110)은 Si, SiGe 또는 Ge일 수 있으며, N형 또는 P형 중 어느 하나의 도전형을 가질 수 있다. p형 소스/드레인 영역(110)을 형성할 경우에, SiGe으로 재성장하고, p형 불순물로는 예를 들어 붕소(B), 인듐(In), 갈륨(Ga), 삼불화붕소(BF3) 등을 도핑할 수 있다. n형 소스/드레인 영역(110)은 실리콘(Si)을 형성할 경우에, n형 불순물로는, 예를 들어 인(P), 질소(N), 비소(As), 안티몬(Sb) 등을 도핑할 수 있다. 성장 과정에서 결정학적으로 안정적인 면을 따라 다른 형상을 가질 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 상기 소스/드레인 영역(110)은, 오각형상 단면을 가질 수 있으며(예, ACT1, p형인 경우), 육각형상 또는 완만한 각을 갖는 다각형상인 단면을 가질 수 있다(예, ACT2, n형인 경우).
디바이스 기판 구조물(DS)은 소자 분리막(120)을 포함할 수 있다. 상기 소자 분리막(120)은 제1 및 제2 활성 영역(ACT1,ACT2)을 정의하는 제1 분리 영역(121) 및 복수의 활성 패턴(105)을 정의하는 제2 분리 영역(122)을 포함할 수 있다. 상기 제1 분리 영역(121)은 상기 제2 분리 영역(122)보다 깊은 바닥면을 갖는다. 상기 제1 분리 영역(121)은 깊은 트렌치 아이솔레이션(deep trench isolation: DTI)이라도 하며, 상기 제2 분리 영역(122)은 얕은 트렌치 아이솔레이션(shallow trench isolation: STI)이라고도 한다. 상기 제2 분리 영역(122)은 제1 및 제2 활성 영역(ACT1,ACT2)의 상면에 배치될 수 있다. 상기 활성 패턴(105)의 일부는 상기 제2 분리 영역(122) 위로 돌출될 수 있다.
예를 들어, 소자 분리막(120)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질을 포함할 수 있으며, 구체적으로 TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 그 조합일 수 있다. 상기 소자 분리막(120)은 화학기상증착(CVD) 또는 스핀 코팅 공정을 이용하여 형성될 수 있다.
도 1에 도시된 게이트 구조물(GS)은 상기 제2 방향(예, D2)으로 연장된 라인 형상을 가지며, 활성 패턴(105)의 일 영역과 중첩될 수 있다. 본 실시예에 채용된 게이트 구조물(GS)은 게이트 스페이서들(141)과, 상기 게이트 스페이서들(141) 사이에 순차적으로 배치된 게이트 유전체막(142) 및 게이트 전극(145)과, 상기 게이트 전극(145) 상에 배치된 게이트 캡핑(capping)층(147)을 포함할 수 있다.
예를 들어, 상기 게이트 스페이서들(141)은, SiOCN, SiON, SiCN 또는 SiN 등과 같은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 유전체막(142)은 실리콘 산화막, 고유전막 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전율(예, 약 10 내지 25)이 더 큰 물질을 포함할 수 있다. 예를 들어, 상기 고유전막은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide) 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 이러한 게이트 절연막(142)은 ALD(atomic layer deposition), CVD(chemical vapor deposition) 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다.
일부 실시예에서, 상기 게이트 전극(145)은 서로 다른 물질로 구성된 제1 및 제2 게이트 전극을 포함할 수 있다. 제1 게이트 전극은 일함수를 조절하고, 상기 제1 게이트 전극의 상부에 형성된 공간을 채울 수 있다. 예를 들어, 상기 제1 게이트 전극은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함하며, 상기 제2 게이트 전극은 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된 폴리 실리콘과 같은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 게이트 캡핑층(147)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 층간 절연막(130)은 상기 소스/드레인 영역(110)을 덮도록 상기 소자 분리막(120) 상에 배치될 수 있다. 상기 층간 절연막(130)은 게이트 캡핑층(147)의 상면과 실질적으로 평탄한 공면인 상면을 가질 수 있다. 상기 층간 절연막(130)은 상기 소자 분리막(120)의 상술된 물질과 동일하거나 유사한 물질로 형성될 수 있다. 일부 실시예에서, 층간 절연막(130)은 소자 분리막(120)과 다른 공정으로 형성되어 서로 다른 막질을 가질 수 있다.
본 실시예에 따른 디바이스 기판 구조물(DS)은 상기 층간 절연막(130) 및 상기 제1 반도체 기판(101)을 관통하는 관통 비아 구조물(150)을 포함한다. 예를 들어, 관통 비아 구조물(150)은 TSV(through silicon via)일 수 있다. 관통 비아 구조물(150)은 층간 절연막(130) 및 제1 반도체 기판(101) 사이의 소자 분리막(120)도 함께 관통할 수 있다. 본 실시예에서, 상기 관통 비아 구조물(150)은 제2 소자 분리막(122), 즉 제1 및 제2 활성 영역(ACT1,ACT2) 사이의 기판 영역에 위치할 수 있으나, 이에 한정되는 것을 아니며, 다른 실시예에서, 관통 비아 구조물(도 4의 150B 참조)은 활성 영역 상에 위치할 수도 있다.
상기 관통 비아 구조물(150)은 제1 배선부(170) 형성 전에 층간 절연막(130)으로부터 형성될 수 있다. 상기 관통 비아 구조물(150)은 상기 제1 반도체 기판(101)의 제2 면(101B)에 가까울수록 좁아지는 폭을 가질 수 있다. 상기 관통 비아 구조물(150)은, 도전성 물질(155)과, 상기 도전성 물질(155)과 상기 제1 반도체 기판(101) 사이에 배치된 절연성 배리어(151)를 포함할 수 있다. 예를 들어, 상기 도전성 물질(155)은 Cu, Co, Mo, Ru, W 또는 그 합금을 포함할 수 있다. 예를 들어, 절연성 배리어(151)는 SiO2, SiN, SiCN, SiC, SiCOH, SiON, Al2O3, 또는 AlN을 포함할 수 있다.
관통 비아 구조물(150)은 콘택 구조물(160)에 전기적으로 연결될 수 있다.
상기 콘택 구조물(150)은 관통 비아 구조물(150)과 유사하게 제1 배선부(170) 형성 전에 형성될 수 있다. 본 실시예에서는, 관통 비아 구조물(150)을 형성한 후에 콘택 구조물(150)을 형성할 수 있다. 본 실시예에 채용된 콘택 구조물(160)은 층간 절연막(130) 내에서 상기 제2 방향(예, D2)으로 연장되며 상기 관통 비아 구조물(150)의 상단과 연결된 연장부(160E)를 갖는다. 이에 한정되지 않으며, 관통 비아 구조물(150)은 제1 배선부(170)를 통해서 콘택 구조물(160)에 연결될 수 있다(도 8 참조). 관통 비아 구조물(150)은 제1 배선부를 통해서 다른 소자의 활성 패턴에도 전기적으로 연결될 수 있다.
상기 콘택 구조물(160)은, 콘택 플러그(165)와, 상기 콘택 플러그(165)의 측면과 하면에 배치된 도전성 배리어(162)를 포함할 수 있다. 예를 들어, 상기 콘택 플러그(165)는 Cu, Co, Mo, Ru, W 또는 그 합금을 포함할 수 있다. 예를 들어, 도전성 배리어(162)는 Ta, TaN, Mn, MnN, WN, Ti, TiN 또는 그 조합을 포함할 수 있다. 상기 콘택 구조물(160)은 제1 도전성 배리어(162)와 소스/드레인 영역들(110) 사이에 배치된 금속 실리사이드층(미도시)를 포함할 수 있다. 예를 들어, 상기 금속 실리사이드층은 CoSi, NiSi 또는 TiSi 등과 물질로 형성될 수 있다.
층간 절연막(130) 상에는 제1 배선부(170)가 형성될 수 있다. 제1 배선부(170)는 제1 유전체층(171)과 제1 배선층(175)을 포함한다. 제1 배선층(175)은 제1 메탈 라인(M1)과 제1 메탈 비아(V1)을 포함할 수 있다. 제1 배선층(175)은 콘택 구조물(160) 및 관통 비아 구조물(150)과 전기적으로 연결되도록 구성될 수 있다. 본 실시예에서, 제1 배선층(175)은 제1 메탈 비아(V1)를 통해서 콘택 구조물(160)에 직접 연결되는 형태로 예시되어 있으나, 다른 실시예에서, 제1 배선층(175)은 제1 메탈 비아(V1)를 통해 관통 비아 구조물(150)과 직접 연결되도록 구성될 수도 있다(도 7 참조). 예를 들어, 제2 배선층(275)은 듀얼 다마신 공정을 이용하여 형성될 수 있다. 본 실시예에서, 제1 배선층(175)은 단층 구조로 예시되어 있으나, 일부 실시예에서는 다층 구조로 구현될 수 있다.
본 실시예에 채용된 관통 비아 구조물(150)은 디바이스 기판 구조물(DS), 즉 제1 반도체 기판(101)의 제1 면(101A) 상에 구현된 소자들에 필요한 파워를 공급하는 경로로 제공될 수 있다.
앞서 설명한 바와 같이, 본 실시예에 따른 반도체 장치(100)는, 디바이스 기판 구조물(DS)과 전기적으로 연결되며, 외부 회로로부터 디바이스 기판 구조물(DS)(특히, 활성 패턴(105))로 파워를 공급하도록 구성된 파워 공급 기판 구조물(PS)을 포함할 수 있다.
본 실시예에서, 디바이스 기판 구조물(DS)의 일측과 파워 공급 기판 구조물(PS)의 일측에는 각각 제1 본딩 구조물(180)과 제2 본딩 구조물(280)을 형성될 수 있다.
도 2 및 도 3을 참조하면, 디바이스 기판 구조물(DS)의 일측에 마련된 제1 본딩 구조물(180)은 상기 제1 반도체 기판(101)의 제2 면(101B) 상에 배치된 제1 절연층(181)과, 상기 제1 절연층(181) 상에 매립되며 상기 관통 비아 구조물(150)과 연결된 제1 연결 패드(185)를 포함한다.
상기 관통 비아 구조물(150)은 상기 제1 반도체 기판(101)의 제2 면(101B)으로부터 돌출된 부분(150E)을 가질 수 있다. 상기 돌출된 부분(150E)의 바닥면은 상기 도전성 물질(155)에 의해 제공될 수 있다. 상기 제1 절연층(181)은 상기 제1 반도체 기판(101)의 제2 면(101B) 상에 상기 돌출된 부분(150E)의 바닥면과 실질적으로 평탄한 표면을 갖는 제1 절연막(181a)과, 상기 제1 절연막(181a) 상에 상기 제1 연결 패드(185)의 표면과 실질적으로 평탄한 표면을 갖는 제2 절연막(181b)을 포함할 수 있다.
파워 공급 기판 구조물(PS)의 일측에 마련된 제2 본딩 구조물(280)은 상기 제1 본딩 구조물(180) 상에 배치되며, 상기 제1 절연층(181)과 본딩되는 제2 절연층(281)과, 상기 제2 절연층(281)에 매립되며 상기 제1 연결 패드(185)과 본딩되는 제2 연결 패드(285)를 갖는다. 상기 제2 연결 패드(285)는 상기 제2 절연층(281)의 표면과 실질적으로 평탄한 표면을 갖도록 형성될 수 있다. 접합되는 표면이 충분히 깨끗하고 평탄하도록 형성됨으로써 접합 계면에서 보이드가 발생되지 않고 견고한 본딩을 보장할 수 있다.
이러한 제1 및 제2 본딩 구조물(180,280)을 이용하여 디바이스 기판 구조물(DS)은 서로 전기적인 연결 경로가 형성되도록 파워 공급 기판 구조물(PS)과 하이브리드 본딩(hybrid bonding)될 수 있다.
제1 연결 패드(185)와 제2 연결 패드(285)는 서로 동일한 금속, 예를 들어 구리(Cu)를 포함할 수 있다. 직접 본딩(direct bonding)된 제1 및 제2 연결 패드(185,285)는 고온의 어닐링 공정을 통하여 구리의 상호 확산에 의해 결합될 수 있다(BS1 참조). 제1 및 제2 연결 패드(185,285)를 구성하는 금속은 구리에 한정되지 않고, 이와 유사하게 상호 결합될 수 있는 다른 금속 물질(예,Au)을 포함할 수 있다. 이러한 메탈 계면(BS1)에서 견고한 본딩과 함께 전기적인 연결을 도모할 수 있다.
제1 절연층(181)과 제2 절연층(281)은 서로 동일한 유전체 물질, 예를 들어, 실리콘 산화물을 포함할 수 있다. 제1 및 제2 절연층(181,281)의 직접 본딩은 두 절연층(181,281)이 직접 접촉된 상태에서 고온의 어닐링 공정을 적용함으로써 수행될 수 있다. 이러한 접합된 유전체 계면(BS2)에서 화학적 결합을 통해서 견고한 본딩이 구현될 수 있다.
일부 실시예에서, 제1 및 제2 절연층(181,281)의 계면층은 다른 절연물질을 포함할 수 있다. 예를 들어, 제1 및 제2 절연층(181,281)은 실리콘 산화물을 포함하며, 제1 및 제2 절연층(181,281)의 접합될 표면에는 제1 및 제2 연결 패드들(185,285)과 각각 평탄화된 SiCN, SiON 또는 SiCO와 같은 다른 절연막이 얇은 박막으로 제공되어, 접합 계면층을 형성할 수도 있다.
제1 및 제2 연결 패드(185,285)는 각각 제1 및 제2 절연층(181,281)에 다마신(damascene) 공정을 이용하여 형성될 수 있으며, 앞서 설명한 바와 같이, 제1 및 제2 절연층(181,281)의 표면가 각각 평탄한 표면을 갖도록 형성될 수 있다. 제1 및 제2 연결 패드(185,285)는 각각 도전성 물질(185A,285A)와, 상기 도전성 물질(185A,285A)의 측면과 하면에 배치된 도전성 배리어(185B,285B)를 포함할 수 있다. 예를 들어, 도전성 물질(185A,285A)는 Cu, Co, Mo, Ru, W 또는 그 합금을 포함할 수 있다. 예를 들어, 도전성 배리어(185B,285B)는 Ta, TaN, Mn, MnN, WN, Ti, TiN 또는 그 조합을 포함할 수 있다.
이와 같이, 디바이스 기판 구조물(DS)의 제1 반도체 기판(101)에 별도의 파워 공급 네트워크 요소(예, 매립형 파워 레일(buried power rail))를 형성하지 않고, 관통 비아 구조물(150)을 형성한 후에, 제1 및 제2 본딩 구조물(180,280)을 이용한 하이브리드 본딩 기술로 파워 공급 기판 구조물(PS)을 접합시킴으로써, 제1 반도체 기판(101)에 별도의 파워 공급 네트워크를 위한 도전성 요소를 형성하는 과정에서 불량을 최소화함으로써 원하는 파워 공급 네트워크를 구현할 수 있다.
본 실시예에 채용된 파워 공급 기판 구조물(PS)은 상기 제2 본딩 구조물(270) 상에 배치된 제2 배선부(270)과, 상기 제2 배선부(270)에 연결된 관통 비아(250)를 갖는 제2 반도체 기판(201)을 포함할 수 있다. 제2 배선부(270)는 제2 유전체층(271)과 제2 배선층(275)을 포함한다. 제2 배선층(275)은 제2 메탈 라인(M2)과 제2 메탈 비아(V2)을 포함하며, 관통 비아(250)와 제2 연결 패드(285)를 연결하도록 구성될 수 있다. 예를 들어, 제2 배선층(275)은 듀얼 다마신 공정을 이용하여 형성될 수 있다. 본 실시예에서, 제2 배선층(275)은 단층 구조로 예시되어 있으나, 일부 실시예에서는 다층 구조로 구현될 수 있다.
관통 비아(250)는 외부 회로로부터 파워를 공급받도록 제2 반도체 기판(201)에 형성될 수 있다. 본 실시예에서, 관통 비아(250)는 제2 반도체 기판(201)을 관통하여 제2 배선층(275)(예, 랜딩 패드)에 연결되며, 상기 제2 반도체 기판(201)의 하면에 보호 절연막(210)이 형성되고, 관통 비아(150)와 연결된 본딩 패드(282)와, 외부 회로와 연결을 위한 솔더볼과 같은 전기 연결 도체(285)를 포함할 수 있다.
관통 비아(250)는 상기 관통 비아 구조물(150)과 유사하게, 도전성 물질(255)과, 제2 반도체 기판(201)과 전기적으로 절연되도록 상기 도전성 물질(255)의 측면을 둘러싸는 절연성 배리어(251)를 포함할 수 있다. 상기 관통 비아(250)는 상기 관통 비아 구조물(150)의 형성 방향과 반대로, 상기 제2 배선부(270)에 가까울수록 좁아지는 폭을 가질 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
도 4를 참조하면, 본 실시예에 따른 반도체 장치(100A)는, 제2 반도체 기판(201')을 파워 공급 기판 구조물(도 2의 PS)으로 구현되지 않는 점과, 일부 관통 비아 구조물(150B)이 활성 영역(ACT)에서 관통하는 점과, 관통 비아 구조물(150A,150B)을 하이브리드 본딩을 위한 금속 표면으로 사용되는 점을 제외하고, 도 1 내지 도 3에 도시된 반도체 장치(100)와 유사한 구조를 갖는 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에서는, 제2 반도체 기판(201')은 파워 공급을 위한 기판 구조물(PS)이 아닌 다른 기판 구조물로 제공될 수 있다. 예를 들어, 제2 반도체 기판(201')은 상세히 도시되지 않았으나, 로직 및/또는 메모리 소자(미도시)가 구현된 반도체 기판일 수 있다. 앞선 실시예와 유사하게, 제2 반도체 기판(201')은 앞선 실시예와 유사하게 제2 배선부(270)와 본딩 구조체(280)를 포함할 수 있다. 일부 실시예에서, 제2 반도체 기판(201')은 앞선 실시예와 유사한 파워 공급 구조물들과 함께 로직 및/또는 메모리 소자가 구현된 기판일 수 있다.
본 실시예에서, 제1 관통 비아 구조물(150A)은 앞선 실시예와 유사하게, 깊은 트렌치 영역, 즉 제1 및 제2 소자 분리막(121,122)을 통해서 제1 반도체 기판(101)을 관통하도록 형성되며, 제2 관통 비아 구조물(150B)는 얕은 트렌치 영역, 즉 제2 소자 분리막(161b)과 활성 영역(ACT)을 통해 제1 반도체 기판(101)을 관통하도록 형성될 수 있다. 이와 같이, 제1 및 제2 관통 비아 구조물(150A,150B)은 활성 패턴(105) 등의 소자 영역과 충분한 간격이 확보된 영역에 형성될 수 있다.
본 실시예에 채용된 하이브리드 본딩 구조는 앞선 실시예와 다른 구조를 가질 수 있다.
도 4 및 도 5를 참조하면, 디바이스 기판 구조물(DS)의 일측에 마련된 본딩 구조물은 상기 제1 반도체 기판(101)의 제2 면(101B)으로부터 돌출된 부분(150E)을 갖는 관통 비아 구조물(150)과, 상기 제1 반도체 기판(101)의 제2 면(101B) 상에 배치된 제1 절연막(181a)을 포함할 수 있다. 상기 관통 비아 구조물(150)의 돌출 부분(150E)은 도전성 물질(155)이 노출된 표면을 가지며, 이러한 노출된 표면은 실질적으로 평탄한 표면을 가질 수 있다. 관통 비아 구조물(150)과 제1 절연막(181a)에 의해 제공되는 평탄한 표면들은 접합면을 제공될 수 있다.
파워 모듈 기판 구조물(PS)의 일측에 마련된 본딩 구조물(280)은 상기 제1 절연층(181)과 본딩되는 제2 절연층(281)과, 상기 제2 절연층(281)에 매립되며 상기 관통 비아 구조물(150)의 노출된 표면과 본딩되는 연결 패드(285)를 갖는다. 상기 연결 패드(285)는 앞선 실시예보다 비교적 작은 크기를 가질 수 있다. 상기 연결 패드(285)는 상기 제2 절연층(281)의 표면과 실질적으로 평탄한 표면을 갖도록 형성될 수 있다.
관통 비아 구조물(150)의 노출된 표면과 연결 패드(285)는 서로 동일하거나 유사한 금속, 예를 들어 구리(Cu)를 포함할 수 있다. 이러한 본딩 가능한 금속들은 구리에 한정되지 않고, 이와 유사하게 상호 결합될 수 있는 다른 금속 물질(예,Au)을 포함할 수 있다. 이러한 메탈 계면(BS1)에서 견고한 본딩과 함께 전기적인 연결을 도모할 수 있다. 제1 절연막(181a)과 제2 절연층(281)은 서로 동일한 유전체 물질, 예를 들어, 실리콘 산화물을 포함할 수 있다. 제1 절연막(181a) 및 제2 절연층(281)의 직접 본딩도 직접 접촉된 상태에서 고온의 어닐링 공정을 적용함으로써 수행될 수 있다. 이러한 접합된 유전체 계면(BS2)에서 화학적 결합을 통해서 견고한 본딩이 구현될 수 있다.
일부 실시예에서, 제1 절연막(181a) 및 제2 절연층(281)의 계면에는 다른 절연 물질층을 포함할 수 있다. 예를 들어, 제1 절연막(181a) 및 제2 절연층(181,281)은 접합될 표면에는 얇은 다른 절연 물질막, 예를 들어, SiCN, SiON 또는 SiCO와 같은 박막으로 제공되어, 접합 계면층을 형성할 수도 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 7은 도 6에 도시된 반도체 장치를 Ⅰ2-Ⅰ2' 선 및 Ⅱ2-Ⅱ2' 선으로 절개하여 본 단면도들이다.
도 6 및 도 7을 참조하면, 본 실시예에 따른 반도체 장치(100B)는, 각각의 활성 패턴(105) 상에 복수의 채널층(CH)을 구비한 멀티 채널 구조를 갖는 점과, 디바이스 기판 구조물(DS) 상에 배치된 지지 기판 구조물(SS)을 더 포함하는 점과, 제1 및 제2 배선부(170,180)가 복수의 배선층으로 각각 구현된 점을 제외하고, 도 1 내지 도 3에 도시된 반도체 장치(100)와 유사한 구조를 갖는 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 따른 반도체 장치(100B)는 나노 시트를 이루어진 복수의 채널층을 구비한 트랜지스터(즉, MBCFET®) 구조를 가질 수 있다.
상기 반도체 장치(100B)는 각각의 활성 패턴(105) 상에 제3 방향(예, D3)으로 이격되어 배치되는 나노 시트 형상의 복수의 채널층들(CH) 및 복수의 채널층들(CH)의 사이에서 게이트 전극층(145)과 나란하게 배치되는 내부 스페이서층들(IS)을 더 포함할 수 있다. 반도체 장치(100B)는 게이트 전극(145)의 일부(145E)는 활성 패턴(105)과 최하위 채널층들(CH)의 사이와 복수의 채널층들(CH)의 사이에 배치되는 게이트-올-어라운드(Gate-All-Around)형 구조의 트랜지스터들을 포함할 수 있다. 예를 들어, 반도체 장치(100B)의 각 트랜지스터는 채널층들(CH), 소스/드레인 영역(110) 및 게이트 전극(145)으로 구성될 수 있다.
복수의 채널층들(CH)은 활성 패턴(105) 상에서 제3 방향(예, D3)으로 서로 이격되어 배치되는 2개 이상의 복수개로 배치될 수 있다. 채널층들(CH)은 소스/드레인 영역들(150)과 연결되면서, 활성 패턴(105)의 상면들과는 이격될 수 있다. 채널층들(CH)은 제2 방향(예, D2)에서 활성 패턴(105)과 동일하거나 유사한 폭을 가질 수 있으며, 제1 방향(예, D1)에서 게이트 구조물(GS)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 본 실시예와 같이, 내부 스페이서(IS)를 채용한 경우에 채널층들(CH)은 게이트 구조물(GS)의 하부에 측면들 폭보다 감소된 폭을 가질 수도 있다.
복수의 채널층들(CH)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널층들(CH)은 예를 들어, 기판(101)(특히, 활성 영역)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물을 이루는 채널층들(CH)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다.
내부 스페이서들(IS)은 복수의 채널층들(CH)의 사이에서 게이트 전극(145)의 제1 방향(예, D1)으로의 양 측면에 배치될 수 있다. 게이트 전극(165)은 내부 스페이서들(130)에 의해 소스/드레인 영역들(150P,150N)과 이격되어 전기적으로 분리될 수 있다. 내부 스페이서들(IS)은 게이트 전극(145)과 마주하는 측면이 평탄하거나, 게이트 전극(145)을 향하여 볼록하게 라운드된 단면을 가질 수 있다(도 7 참조). 내부 스페이서들(IS)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
이와 같이, 본 실시예에 따른 반도체 장치는 다양한 구조의 트랜지스터에 적용될 수 있으며, 상술된 실시예들 외에도 기판(101)의 상면에 수직하게 연장되는 활성 영역 및 이를 둘러싸는 게이트 구조물을 갖는 수직형 FET(vertical FET, VFET)를 포함하는 반도체 장치, 또는 강유전체 특성을 갖는 게이트 절연막을 이용한 네거티브 커패시턴스 FET(negative capacitance FET, NCFET)를 포함하는 반도체 장치로 구현될 수 있다.
본 실시예에서, 디바이스 기판 구조물(DS) 상에 지지 기판 구조물(SS)을 추가적으로 배치될 수 있다. 이러한 지지 기판 구조물(SS)은 제1 반도체 기판(101)의 그라인딩 공정 전에 제1 배선부(170)에 접합될 수 있으며, 최종 구조물에도 잔류할 수 있다. 지지 기판 구조물(SS)은 지지 기판(301)과, 상기 지지 기판(301)의 상면에 배치된 본딩 절연막(310)을 포함한다. 예를 들어, 본딩 절연막(310)은 SiO2, SiCN, SiON 또는 SiCO을 포함할 수 있다. 지지 기판 구조물(SS)의 본딩 절연막(310)은 제1 배선부(170)의 유전체층(171)과 직접 본딩될 수 있다. 다른 실시예에서, 실리콘 기판과 같은 지지 기판(301)은 평탄화된 표면을 이용하여 디바이스 기판 구조물(DS)과 직접 본딩될 수도 있다. 이러한 공정은 웨이퍼 투 웨이퍼 공정에 의해 수행될 수 있다.
층간 절연막(130) 상에 배치된 제1 배선부(170)과 제2 반도체 기판(201) 상에 배치된 제2 배선부(270)는 각각 2층의 배선층(175,275)을 포함할 수 있으나, 다른 실시예에서는 다른 개수의 층으로 구현될 수 있다.
본 실시예에 채용된 파워 공급 기판 구조물(PS)은 제2 반도체 기판(201)과 상기 제2 반도체 기판(201)을 관통하여 제2 배선부(270)의 제2 배선층(275)에 연결된 관통 비아(250)를 포함할 수 있다. 또한, 앞선 실시예와 유사하게, 상기 제2 반도체 기판(201)의 하면에 보호 절연막(210)이 형성되고, 관통 비아(150)와 연결된 본딩 패드(282)와, 외부 회로와 연결을 위한 솔더볼과 같은 전기 연결 도체(285)를 포함할 수 있다.
도 8 내지 도 15는 도 7에 도시된 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 8을 참조하면, 복수의 활성 패턴(105) 각각의 상면에 제3 방향으로 복수의 채널층들(CH)을 형성하고, 상기 활성 패턴(105) 상에 복수의 채널층들(CH)의 양 단에 연결된 소스/드레인 영역(110)을 형성하고, 소자 분리막(120) 상에 상기 소스/드레인 영역(110)을 덮도록 층간 절연막(130)을 형성한다. 더미 게이트 구조물(미도시)를 이용하여 도 7에 도시된 바와 같이, 게이트 구조물을 형성할 수 있다.
본 실시예에서는, 파워 공급 네트워크를 구성하기 위한 도체 요소(예, 매립형 파워 레일(BPN))를 제1 반도체 기판에 직접 형성하지 않는 대신에, 콘택 구조물을 형성하기 위한 공정에서 관통 비아 구조물을 형성한다.
다음으로, 도 9를 참조하면, 관통 비아 구조물(150) 및 콘택 구조물(160)을 형성한다.
관통 비아 구조물(150)은 원하는 깊이로 관통 홀을 형성하고, 관통 홀의 내부 표면에 절연성 배리어(151)를 형성한 후에 도전성 물질(155)을 충전하는 공정으로 형성될 수 있다. CMP(chemical mechanical polishing)와 같은 평탄화 공정을 통해, 층간 절연막(130) 상의 절연성 배리어(151)와 도전성 물질(155)을 제거할 수 있다. 관통 비아 구조물(150)은 층간 절연막(130) 및 소자 분리막(120)을 관통하여 제1 반도체 기판(101)의 일부 영역까지 연장되도록 형성될 수 있다. 관통 비아 구조물(150)은 비교적 높은 종횡비를 갖도록 형성될 수 있다.
이와 유사하게, 콘택 구조물(160)은 소스/드레인 영역(110)까지 콘택 홀을 형성하고, 콘택 홀의 내부 표면에 도전성 배리어(162)를 형성한 후에 도전성 물질(165)을 충전하는 공정으로 형성될 수 있다. 또한, CMP와 같은 평탄화 공정을 통해, 층간 절연막(130) 상의 도전성 배리어(162)와 도전성 물질(165)을 제거할 수 있다.
이와 같이, BEOL인 제1 배선부(도 10의 170)를 형성하기 전에, 콘택 구조물(160)과 함께, 관통 비아 구조물(150)을 형성할 수 있다.
이어, 도 10을 참조하면, 제1 배선부(170)를 형성한 후에 디바이스 기판 구조물 상에 지지 기판(310)에 접합시킨다.
상기 층간 절연층(130) 상에 상기 콘택 구조물(160)에 연결된 제1 배선부(170)를 형성한다. 층간 절연막(130) 상에 식각 정지막(미도시)을 형성하고, 복수의 저유전체층(171)과, 상기 메탈 라인(M1) 및 메탈 비아(V1)로 이루어진 제1 배선층(175)을 형성할 수 있다. 상기 메탈 배선(M1)과 메탈 비아(V1)는 듀얼 다마신 공정을 이용하여 함께 형성될 수 있다.
지지 기판(301) 상에는 본딩 절연막(310)을 형성될 수 있다. 예를 들어, 본딩 절연막(310)은 SiO2, SiCN, SiON 또는 SiCO을 포함할 수 있다. 본딩 절연막(310)은 제1 배선부(170)의 유전체층(171)과 직접 본딩될 수 있다. 이러한 공정은 웨이퍼 투 웨이퍼 공정에 의해 수행될 수 있다. 지지 기판(301)은 제1 반도체 기판(101)의 그라인딩 공정 중 지지 구조물로 사용될 수 있다. 다른 실시예에서, 실리콘 기판과 같은 지지 기판(301)은 평탄화된 표면을 이용하여 디바이스 기판 구조물(DS)과 직접 본딩될 수도 있다.
이어, 도 11을 참조하면, 지지 기판(301)을 이용하여 제1 반도체 기판(101)의 두께를 감소시키는 연마 공정을 수행한다.
본 연마 공정은 제1 반도체 기판(101)의 제2 면(101B)에 대한 CMP 공정에 의해 수행될 수 있다. 본 공정을 통해서 제1 반도체 기판(101)은 원하는 두께(t)로 감소될 수 있으며, 제1 반도체 기판(101)의 제2 면(101B)으로부터 관통 비아 구조물(150)의 일단이 노출될 수 있다. 연마 공정 후에 제1 반도체 기판(101)의 두께(t)는 1㎛ 이하일 수 있다.
다음으로, 도 12를 참조하면, 제1 반도체 기판(101) 상에 관통 비아 구조물(150)의 돌출된 부분(150E)을 덮는 제1 절연막(181a)을 형성하고, 관통 비아 구조물(150)의 돌출된 부분(150E)과 제1 절연막(150)을 평탄화하는 공정을 수행한다.
이러한 평탄화 공정도 CMP 공정에 의해 수행될 수 있다. 평탄화 공정 후에, 관통 비아 구조물(150)의 돌출된 부분(150E)은 제1 절연막(181a)의 표면(181T1)과 실질적으로 평탄한 표면(150T)을 갖게 된다. 돌출된 부분의 표면(150T)은 절연성 배리어(151)가 제거된 후에 도전성 물질(155)에 의해 제공될 수 있다. 이러한 평탄화된 표면은 직접 본딩면으로 사용될 수 있다. 예를 들어, 도 4 및 도 5에 도시된 바와 같이, 상기 관통 비아 구조물(150)의 돌출 부분(150E)의 표면(150T)은 연결 패드(285)의 표면과 본딩될 수 있다. 본 실시예에서는, 추가적으로 도 13의 공정을 통해서 제1 연결 패드(185)를 포함한 제1 본딩 구조물(180)을 형성할 수 있다.
이어, 도 13을 참조하면, 제1 절연막(181a) 상에 제2 절연막(181b)을 형성하고, 제2 절연막(181b)에 매립된 관통 비아 구조물(150)에 연결된 제1 연결 패드(185)를 형성함으로써 제1 본딩 구조물(180)을 형성할 수 있다.
제1 연결 패드(185)는 제2 절연막(181b)에 다마신 공정을 이용하여 형성될 수 있다. 이러한 다마신 공정에 채용된 평탄화 공정에서 상기 제2 절연막(181b)의 표면(181T2)은 상기 제1 연결 패드(185)의 표면(185T)과 실질적으로 평탄화될 수 있다.
다음으로, 도 14를 참조하면, 제2 본딩 구조물(280)을 갖는 파워 공급 기판 구조물(PS)을 형성한 후에 제1 본딩 구조물(180) 상에 제2 본딩 구조물(280)을 접합시킬 수 있다.
파워 공급 기판 구조물(PS)은 제2 반도체 기판(201)과 상기 제2 반도체 기판(201) 상에 배치된 제2 배선부(270)와, 상기 제2 배선부(270) 상에 배치된 제2 본딩 구조물(280)을 포함한다. 제2 본딩 구조물(280)은 상기 제1 본딩 구조물(180) 상에 배치되어 접합될 수 있다. 제2 본딩 구조물(280)은 상기 제1 절연층(181)과 본딩되는 제2 절연층(281)과, 상기 제2 절연층(281)에 매립되며 상기 제1 연결 패드(185)과 본딩되는 제2 연결 패드(285)를 포함한다. 상기 제2 연결 패드(285)는 상기 제2 절연층(281)의 표면과 실질적으로 평탄한 표면을 갖도록 형성될 수 있다.
제1 연결 패드(185)와 제2 연결 패드(285)는 디바이스 기판 구조물(DS)과 파워 공급 기판 구조물(PS)을 위한 전기적인 경로와 함께 견고한 본딩 구조로 제공될 수 있다.
이어, 도 15를 참조하면, 제2 반도체 기판(201)을 가공하여 외부 회로와 연결 가능한 구조를 갖는 파워 공급 기판 구조물(PS)을 형성한다.
관통 비아(250)는 외부 회로로부터 파워를 공급받도록 제2 반도체 기판(201)에 형성될 수 있다. 본 실시예에서, 관통 비아(250)는 제2 반도체 기판(201)을 관통하여 제2 배선층(275)(예, 랜딩 패드)에 연결될 수 있다. 추가적으로, 상기 제2 반도체 기판(201)의 하면에 보호 절연막(210)이 형성되고, 관통 비아(150)와 연결된 본딩 패드(282)와, 외부 회로와 연결을 위한 솔더볼과 같은 전기 연결 도체(285)를 포함할 수 있다.
이와 같이, 제1 반도체 기판(101)의 관통 비아 구조물(150)과 하이브리드 본딩에 의해 형성된 전기적 경로(예, 제1 및 제2 연결 패드)를 이용하여 추가적인 파워 공급 기판 구조물(PS)을 이용하여 디바이스 기판 구조물(DS)에 파워를 공급할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치
DS: 디바이스 기판 구조물 PS: 파워 공급 기판 구조물
SS: 지지 기판 101: 제1 반도체 기판
102: 활성 영역 105: 활성 패턴 (또는 활성 핀)
110: 소스/드레인 영역 141: 게이트 스페이서
142: 게이트 절연막 145: 게이트 전극
147: 게이트 캡핑층 GS: 게이트 구조물
120: 소자 분리막 121: 제1 소자 분리막
122: 제2 소자 분리막 130: 층간 절연막
150,150A,150B: 관통 비아 구조물
151: 절연성 배리어 155: 도전성 물질
160: 콘택 구조물 162: 도전성 배리어
165: 콘택 플러그 170: 제1 배선부
170: 제1 배선부 172: 제1 유전체층
175: 제1 배선층 180: 제1 본딩 구조물
181: 제1 절연층 185: 제1 연결 패드
M1: 메탈 라인 V1: 메탈 비아
201: 제2 반도체 기판 250: 관통 비아
251: 절연성 배리어 255: 도전성 물질
270: 제2 배선부 272: 제2 유전체층
275: 제2 메탈 배선 280: 제2 본딩 구조물
281: 제2 절연층 285: 제2 연결 패드
301: 지지 기판
310: 본딩 절연막

Claims (10)

  1. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제1 면으로부터 돌출되며 제1 방향으로 연장된 활성 패턴을 갖는 제1 반도체 기판;
    상기 활성 패턴의 일 영역에 배치되며 상기 제1 방향에 교차하는 제2 방향으로 연장된 게이트 구조물;
    상기 게이트 구조물의 양 측에서 상기 활성 패턴에 배치된 소스/드레인 영역;
    상기 소스/드레인 영역 상에 배치된 층간 절연막;
    상기 층간 절연막을 관통하여 상기 소스/드레인 영역에 연결된 콘택 구조물;
    상기 콘택 구조물에 전기적으로 연결되며, 상기 층간 절연막 및 상기 제1 반도체 기판을 관통하는 관통 비아 구조물;
    상기 제1 반도체 기판의 제2 면 상에 배치된 제1 절연층과, 상기 제1 절연층 상에 매립되며 상기 관통 비아 구조물과 연결된 제1 연결 패드를 갖는 제1 본딩 구조물;
    상기 제1 본딩 구조물 상에 배치되며, 상기 제1 절연층과 접하는 제2 절연층과, 상기 제2 절연층에 매립되며 상기 제1 연결 패드에 접하는 제2 연결 패드를 갖는 제2 본딩 구조물; 및
    상기 제2 본딩 구조물 상에 배치된 제2 반도체 기판;을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 콘택 구조물은 상기 제2 방향으로 연장되며 상기 관통 비아 구조물에 연결된 연장부를 갖는 반도체 장치.
  3. 제1항에 있어서,
    상기 층간 절연막 상에 배치되며, 상기 콘택 구조물과 상기 관통 비아 구조물 각각에 전기적으로 연결된 제1 배선부를 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 배선부 상에 배치된 지지 기판을 더 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 반도체 기판과 상기 제2 본딩 구조물 사이에 배치되며, 상기 제2 연결 패드에 전기적으로 연결된 제2 배선부를 더 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 반도체 기판은 로직 또는 메모리 소자가 구현된 반도체 기판을 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 관통 비아 구조물은, 도전성 물질과, 상기 도전성 물질의 측면을 둘러싸는 절연성 배리어를 포함하고,
    상기 관통 비아 구조물은 상기 제1 반도체 기판의 제2 면으로부터 돌출된 부분을 가지며, 상기 돌출된 부분의 바닥면은 상기 도전성 물질에 의해 제공되는 반도체 장치.
  8. 서로 반대에 위치한 제1 면 및 제2 면을 가지며 상기 제1 면으로부터 돌출되며 제1 방향으로 연장된 활성 패턴을 갖는 제1 반도체 기판과, 상기 활성 패턴 상에 배치된 층간 절연막과, 상기 활성 패턴에 전기적으로 연결되며 상기 층간 절연막과 상기 제1 반도체 기판을 관통하는 관통 비아 구조물과, 상기 층간 절연막 상에 배치된 제1 배선부를 포함하는 디바이스 기판 구조물;
    상기 제1 반도체 기판의 제2 면 상에 배치된 제1 절연층과, 상기 제1 절연층 상에 매립되며 상기 관통 비아 구조물과 연결된 제1 연결 패드를 갖는 제1 본딩 구조물;
    상기 제1 본딩 구조물 상에 배치되며, 상기 제1 절연층과 접하는 제2 절연층과, 상기 제2 절연층에 매립되며 상기 제1 연결 패드에 접하는 제2 연결 패드를 갖는 제2 본딩 구조물;
    상기 제2 본딩 구조물 상에 배치된 제2 배선부과, 상기 제2 배선부에 연결된 관통 비아를 갖는 제2 반도체 기판을 포함하는 파워 공급 기판 구조물; 및
    상기 제1 배선부 상에 배치된 지지 기판;을 포함하는 반도체 장치.
  9. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제1 면으로부터 돌출되며 제1 방향으로 연장된 활성 패턴을 갖는 제1 반도체 기판;
    상기 활성 패턴의 일 영역에 배치되며 상기 제1 방향에 교차하는 제2 방향으로 연장된 게이트 구조물;
    상기 게이트 구조물의 양 측에서 상기 활성 패턴에 배치된 소스/드레인 영역;
    상기 소스/드레인 영역 상에 배치된 층간 절연막;
    상기 층간 절연막을 관통하여 상기 소스/드레인 영역에 연결된 콘택 구조물;
    상기 콘택 구조물에 전기적으로 연결되며, 상기 층간 절연막 및 상기 제1 반도체 기판을 관통하고 상기 제1 반도체 기판의 제2 면으로부터 돌출된 부분을 갖는 관통 비아 구조물;
    상기 제1 반도체 기판의 제2 면 상에 배치되며, 상기 관통 비아 구조물의 돌출된 부분의 표면과 평탄한 표면을 갖는 제1 절연층;
    상기 제1 절연층 상에 배치되며 상기 제1 절연층과 본딩하는 제2 절연층과, 상기 제2 절연층에 매립되며 상기 돌출된 부분의 표면에 접하는 연결 패드를 갖는 본딩 구조물; 및
    상기 본딩 구조물 상에 배치된 제2 반도체 기판;을 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 관통 비아 구조물의 돌출된 부분은 상기 연결 패드의 폭보다 작은 폭을 갖는 반도체 장치.
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