CN115602687A - 半导体器件 - Google Patents

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CN115602687A CN202210793148.XA CN202210793148A CN115602687A CN 115602687 A CN115602687 A CN 115602687A CN 202210793148 A CN202210793148 A CN 202210793148A CN 115602687 A CN115602687 A CN 115602687A
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semiconductor device
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李义福
金洛焕
金完敦
卢宣颖
张瀚珉
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Samsung Electronics Co Ltd
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Abstract

一种半导体器件，包括：下部结构，包括衬底；第一互连层，在下部结构上沿第一方向延伸并且包括第一金属；第一通路，与第一互连层的上表面的一部分接触并且包括第二金属；第二通路，与第一通路的上表面的至少一部分接触，并且具有比第一通路的最大宽度窄的最大宽度；以及第二互连层，连接到第二通路并在第二方向上延伸。第一互连层具有倾斜侧表面，在第一互连层的倾斜侧表面中第一互连层的宽度朝向第一互连层的上部区域变窄，并且第一通路具有倾斜侧表面，在第一通路的倾斜侧表面中第一通路的宽度朝向第一通路的上部区域变窄。

Description

半导体器件
相关申请的交叉引用
本申请要求于2021年7月7日向韩国知识产权局提交的韩国专利申请No.10-2021-0088976的优先权，其全部公开内容通过引用的方式整体并入本文。
技术领域
本发明涉及一种半导体器件。
背景技术
随着对半导体器件的高性能、高速度和/或多功能性的需求增加，半导体器件的集成度也在不断提高。根据半导体器件的高集成化趋势，晶体管的尺寸减小，与尺寸减小的晶体管电连接的互连层和通路的尺寸也减小。因此，对降低互连层和通路的电阻以及增加互连层之间的电容进行了各种研究。
发明内容
示例实施例提供了一种具有改进的电特性和可靠性的半导体器件。
根据示例实施例，一种半导体器件包括：下部结构，所述下部结构包括衬底；第一互连层，所述第一互连层在所述下部结构上沿第一方向纵长地延伸并且包括第一金属；第一通路，所述第一通路与第一互连层的上表面的一部分接触并且包括不同于所述第一金属的第二金属；第二通路，所述第二通路与第一通路的上表面的至少一部分接触并且具有比所述第一通路的最大宽度窄的最大宽度；第二互连层，所述第二互连层连接到所述第二通路并在垂直于所述第一方向的第二方向上纵长地延伸。所述第一互连层具有倾斜侧表面，在所述第一互连层的所述倾斜侧表面中所述第一互连层的宽度朝向所述第一互连层的上部区域变窄，并且所述第一通路具有倾斜侧表面，在所述第一通路的所述倾斜侧表面中所述第一通路的宽度朝向所述第一通路的上部区域变窄。
根据示例实施例，一种半导体器件包括：多个第一互连层，所述多个第一互连层在衬底上沿第一方向纵长地延伸，并且沿垂直于所述第一方向的第二方向彼此间隔开；多个第二互连层，所述多个第二互连层被设置在所述多个第一互连层上、沿所述第二方向纵长地延伸、并沿所述第一方向彼此间隔开；多个通路结构，所述多个通路结构在所述多个第一互连层与所述多个第二互连层之间的水平高度处被设置在所述多个第一互连层和所述多个第二互连层相交的多个区域的至少一部分区域中，所述多个通路结构将所述多个第一互连层和所述多个第二互连层彼此电连接。所述多个第一互连层和所述多个第二互连层中的至少一者具有第一倾斜侧表面，在所述第一倾斜侧表面中所述多个第一互连层和所述多个第二互连层中的该至少一者的宽度朝向该至少一者的下部区域变宽，所述多个通路结构中的每一个通路结构包括具有第二倾斜侧表面的部分，在所述第二倾斜侧表面中所述多个通路结构中的每一个通路结构的宽度朝向该通路结构下部区域变宽，所述多个第一互连层均由第一金属形成，所述多个通路结构均包括包含第二金属的金属层，并且所述第二金属不同于所述第一金属并且与所述第一金属接触。
根据示例实施例，一种半导体器件包括：下部结构，所述下部结构包括衬底；多个第一互连层，所述多个第一互连层在所述下部结构上沿第一方向纵长地延伸，并沿垂直于所述第一方向的第二方向彼此间隔开；多个第二互连层，所述多个第二互连层被设置在所述多个第一互连层上、沿所述第二方向纵长地延伸、并沿所述第一方向彼此间隔开；第一通路，所述第一通路与多个第一互连层中的一个第一互连层的上表面的一部分接触；第二通路，所述第二通路被设置在所述第一通路与所述多个第二互连层中的一个第二互连层之间并且与所述第一通路接触；第一层间绝缘层，所述第一层间绝缘层覆盖所述多个第一互连层、所述第一通路和所述第二通路中的每一者的侧表面；以及第二层间绝缘层，所述第二层间绝缘层覆盖所述多个第二互连层中的每一个第二互连层的侧表面。在多个第一互连层中的每一个第一互连层中，下部区域的宽度大于上部区域的宽度，所述第一通路的下部区域的宽度大于所述第一通路的上部区域的宽度，所述第二通路的下部区域的宽度大于所述第二通路的上部区域的宽度；所述多个第一互连层均由第一金属形成，所述第一通路由第二金属形成，并且所述第二金属不同于所述第一金属。
附图说明
本发明构思的上述以及其他方面、特征和优点将从以下结合附图的详细描述中得到更清楚的理解，其中相同的附图标记指代相同的元件。在附图中：
图1是示出根据示例实施例的半导体器件的俯视图；
图2是示出根据示例实施例的半导体器件的截面图；
图3A和图3B是示出根据示例实施例的半导体器件的截面图；
图4A至图4C是示出根据示例实施例的半导体器件的截面图；
图5是示出根据示例实施例的半导体器件的截面图；
图6A和图6B是示出根据示例实施例的半导体器件的截面图；
图7是示出根据示例实施例的半导体器件的截面图；
图8是示出根据示例实施例的半导体器件的俯视图；
图9A和图9B是示出根据示例实施例的半导体器件的截面图；
图10是示出根据示例实施例的半导体器件的截面图；
图11是示出根据示例实施例的半导体器件的截面图；
图12A-图12B、图13A-图13B、图14A-图14B、图15A-图15B、图16A-图16B和图17A-图17B是示出根据示例实施例的描述制造半导体器件的方法的工艺顺序的图；
图18A和图18B是示出根据示例实施例的制造半导体器件的方法的一些操作的图；和
图19A和图19B是示出根据示例实施例的制造半导体器件的方法的一些操作的图。
具体实施方式
在下文中，将参照附图描述示例实施例。
图1是示出根据示例实施例的半导体器件的俯视图。
图2是示出根据示例实施例的半导体器件的截面图。图2图示了沿线I-I’和II-II’截取的图1的半导体器件的截面。
参考图1和图2，半导体器件100可以包括：具有衬底101和绝缘层201的下部结构，下部结构上的第一互连层210，第一互连层210上的第一通路220，第一通路220上的第二通路260，以及第二通路260上的第二互连层270。半导体器件100还可以包括第一阻挡层205、第一层间绝缘层250和第二层间绝缘层280。第一阻挡层205、第一互连层210、第一通路220、第二通路260、第一层间绝缘层250、第二互连层270和第二层间绝缘层280可以构成上部结构。
衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。衬底101可以由体晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等提供。构成集成电路的晶体管可以设置在衬底101上，晶体管可以设置在衬底101与绝缘层201之间的区域中。
构成集成电路的晶体管可以包括平面金属氧化物半导体FET(MOSFET)、有源区具有鳍结构的FinFET(参见图10)、以及全环绕栅极晶体管或包括垂直堆叠在有源区上的多个沟道的多桥沟道FET(MBCFETTM)(参见图11)、或垂直FET(VFET)，但配置不限于此。集成电路还可以包括诸如DRAM和静态RAM(SRAM)的易失性存储器件，以及诸如PRAM、MRAM、ReRAM和闪存器件的非易失性存储器件。
绝缘层201可以设置在衬底101上。绝缘层201可以由氧化硅或介电常数低于氧化硅的低k绝缘材料层形成。例如，绝缘层201可以包括诸如SiOCH或SiOC的低k绝缘材料。例如，绝缘层201可以包括诸如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)、原硅酸乙酯(TEOS)或等离子体增强-TEOS(PE-TEOS)、高密度等离子体化学气相沉积(HDP-CVD)氧化物等材料。绝缘层201可以包括顺序堆叠在衬底101上的多个绝缘层。
第一阻挡层205可以设置在绝缘层201与第一互连层210之间。第一阻挡层205可以包括例如钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)和碳氮化钨(WCN)中的至少一种。第一阻挡层205可以包括二维材料(2D材料)，其是其中原子形成预定晶体结构的单层或半层的固体。例如，第一阻挡层205可以包括石墨烯、硫化钽(TaS)、硫化钼(MoS)和硫化钨(WS)中的至少一种。第一阻挡层205可以设置在绝缘层201与第一互连层210之间，以提高绝缘层201与第一互连层210之间的粘附性。在一些实施例中，第一阻挡层205可以接触绝缘层201的上表面和第一互连层210的下表面。如本文所用，除非上下文另有说明，否则术语“接触”是指直接连接(即，触碰)。
第一互连层210可以设置在下部结构的绝缘层201上，例如，在第一阻挡层205的上表面处。第一互连层210可以在第一方向(例如，X方向)上纵长地延伸。在俯视图中，第一互连层210的至少一部分可以具有线形。第一互连层210可以包括在垂直于第一方向的第二方向(例如，Y方向)上彼此间隔开的多个第一互连层210。多个第一互连层210可以彼此平行地纵长地延伸。X方向和Y方向可以分别是平行于衬底101的上表面的方向。
第一互连层210的下部区域的宽度A1可以大于第一互连层210的上部区域的宽度A2。第一互连层210可以具有倾斜的侧表面SA，使得第一互连层210在Y方向上的宽度朝向第一互连层210的上部区域(例如，在Z方向上)变窄，并且第一互连层210可以在上表面的水平高度处具有在Y方向上的最小宽度。第一互连层210可以具有倾斜的侧表面SA，其在Y方向上的宽度朝向第一互连层210的下部区域增加，并且第一互连层210可以在下表面的水平高度处具有在Y方向上的最大宽度。第一互连层210的下表面与侧表面SA之间的角度可以是锐角，例如小于90°。
第一互连层210可以通过与如下镶嵌方法不同的方法形成：在镶嵌方法中首先形成层间绝缘层并将其图案化、然后填充金属层。例如，第一互连层210可以通过首先沉积金属层然后执行光工艺和蚀刻工艺来形成。因此，第一互连层210可以具有与上述相同的形状。由于第一互连层210形成为多个，因此在Y方向上彼此相邻的多个第一互连层210的上部区域之间的分隔距离P2可以大于在Y方向上彼此相邻的多个第一互连层210的下部区域之间的分隔距离P1。
第一互连层210可以包括第一金属，例如钌(Ru)、钼(Mo)、钨(W)、铜(Cu)和钴(Co)中的至少一种。在示例实施例中，第一金属可以包括金属的合金。第一互连层210的第一金属可以不同于形成第一通路220的第二金属。因此，即使在形成第一通路220时未在第一互连层210与第一通路220之间形成蚀刻停止层，第一通路220的蚀刻工艺也可能由于不同金属之间的蚀刻选择性差异而停止，并且可以显著减少由蚀刻引起的第一互连层210的上部区域的损坏或凹陷。与蚀刻停止层被设置在第一互连层210与第一通路220之间的情况相比，在本发明构思中，蚀刻停止层与金属层之间的界面电阻增加，因此，半导体器件的电气特性和可靠性会有所改善。
第一通路220可以设置在第一互连层210与第二互连层270之间。第一通路220可以在第一互连层210与第二互连层270之间的水平高度处分别设置在多个第一互连层210与多个第二互连层270相交的区域中的至少一些区域中。第一通路220可以将第一互连层210和第二互连层270彼此电连接。第一通路220可以接触第一互连层210的上表面的一部分并且可以接触第二通路260。第一通路220在俯视图中可以具有多边形、正方形、矩形、圆角正方形、圆形和椭圆形中的任何一种形状。第一通路220可以被提供为在多个第一互连层210的每一个上的多个第一通路220，并且多个第一通路220可以被设置为在一个第一互连层210上沿X方向彼此间隔开。
第一通路220的下部区域的宽度B1X和B1Y可以分别大于第一通路220的上部区域的宽度B2X和B2Y。第一通路220可以具有倾斜的第一侧表面SB1，使得第一通路220在X方向上的宽度朝向第一通路220的上部区域(例如，在Z方向上)变窄，并且第一通路220在第一通路220的上表面的水平高度处具有在X方向上的最小宽度。第一通路220可以具有倾斜的第一侧表面SB1，其中第一通路220在X方向上的宽度朝向第一通路220的下部区域变宽，并且第一通路220可以在第一通路220的下表面的水平高度处具有在X方向上的最大宽度。第一通路220可以具有倾斜的第二侧表面SB2，使得第一通路220在Y方向上的宽度朝向第一通路220的上部区域(例如，在Z方向上)变窄，并且第一通路220可以在第一通路220的上表面的水平高度处具有在Y方向上的最小宽度。第一通路220可以具有倾斜的第二侧表面SB2，使得第一通路220在Y方向上的宽度朝向第一通路220的下部区域(例如，在Z方向上)变窄，并且第一通路220可以在第一通路220的下表面的水平高度处具有在Y方向上的最大宽度。第一通路220的下表面与第一侧表面SB1之间形成的角度以及第一通路220的下表面与第二侧表面SB2之间形成的角度可以分别是锐角。
第一通路220通过金属蚀刻工艺而不是镶嵌法形成，因此可以具有与上述相同的形状。由于第一通路220形成为多个，因此在X方向上彼此相邻的多个第一通路220的上部区域之间的分隔距离Q2X可以大于在X方向上彼此相邻的多个第一通路220的下部区域之间的分隔距离Q1X。同样，在Y方向上彼此相邻的多个第一通路220的上部区域之间的分隔距离Q2Y可以大于在Y方向上彼此相邻的多个第一通路220的下部区域之间的分隔距离Q1Y。
第一通路220可以包括第二金属，例如钌(Ru)、钼(Mo)、钨(W)、铜(Cu)和钴(Co)中的至少一种，在这种情况下，可以选择与第一金属不同的材料。例如，第二金属可以包括钌(Ru)、钼(Mo)、钨(W)、铜(Cu)和钴(Co)中的不同于第一金属的至少一种材料。在示例实施例中，第二金属可以包括金属材料的合金。第一通路220的第二金属可以直接接触第一互连层210的第一金属。
第二通路260可以在第一互连层210与第二互连层270之间设置在第一通路220上。第二通路260可以在第一互连层210与第二互连层270之间的水平高度处分别设置在多个第一互连层210和多个第二互连层270相交的区域中的至少一些区域中。第二通路260可以将第一互连层210和第二互连层270彼此电连接。第二通路260可以接触第一通路220的上表面的至少一部分并且可以与第二互连层270成一体。第二通路260在俯视图中可以具有多边形、正方形、矩形以及圆角正方形中的任何一种形状。第二通路260可以设置为多个第二通路260，以分别对应于多个第一通路220中的至少一些。
在第二通路260中，下部区域的宽度C1X和C1Y可以分别大于上部区域的宽度C2X和C2Y。第二通路260可以具有倾斜的第一侧表面SC1，使得第二通路260在X方向上的宽度朝向第二通路260的上部区域(例如，在Z方向上)变窄。第二通路260可以具有倾斜的第一侧表面SC1，使得第二通路260在X方向上的宽度朝向第二通路260的下部区域变宽，并且第二通路260可以在第二通路260的下表面的水平高度处具有在X方向上的最大宽度。第二通路260可以具有倾斜的第二侧表面SC2，使得第二通路260在Y方向上的宽度朝向第二通路260的上部区域(例如，在Z方向上)变窄。第二通路260可以具有倾斜的第二侧表面SC2，使得第二通路260在Y方向上的宽度朝向第二通路260的下部区域变宽，并且第二通路260可以在第二通路260的下表面的水平高度处具有在Y方向上的最大宽度。第二通路260的最大宽度可以小于第一通路220的最大宽度。第二通路260的下表面与第一侧表面SC1之间形成的角度以及第二通路260的下表面与第二侧表面SC2之间形成的角度可以分别是锐角。
由于第二通路260形成为多个，因此在X方向上彼此相邻的多个第二通路260的上部区域之间的分隔距离S2X可以大于在X方向上彼此相邻的多个第二通路260的下部区域之间的分隔距离S1X。同样，在Y方向上彼此相邻的多个第二通路260的上部区域之间的分隔距离S2Y可以大于在Y方向上彼此相邻的多个第二通路260的下部区域之间的分隔距离S1Y。
第二通路260可以包括第三金属，例如钌(Ru)、钼(Mo)、钨(W)、铜(Cu)和钴(Co)中的至少一种。第三金属可以与第一金属相同或不同。第三金属可以与第二金属相同或不同。在示例实施例中，第三金属可以包括金属材料的合金。
第二通路260可以通过在第一通路220上的掩模图案层(参见图15B中的“232R”)被去除的区域(参见图16B中的“OP”)中填充导电材料层来形成。第二通路260可以是自对准的，使得侧表面SC1和SC2可以分别与第一通路220的侧表面SB1和SB2基本上共面。
第二互连层270可以设置在第一互连层210上。第二互连层270可以连接到第二通路260以与其成一体。例如，第二互连层270和第二通路260可以是连续集成结构。如本文所用，“连续集成结构”是指连续地集成的结构且没有不连续的边界面(例如，晶界)，其中通过不同工艺形成的两个组件不是简单的接触(不连续性)，而是由相同的材料通过相同的工艺形成。第二互连层270可以在第二方向(例如，Y方向)上纵长地延伸。第二互连层270的至少一部分在俯视图中可以具有线形。第二互连层270可以包括在第一方向(例如，X方向)上彼此间隔开的多个第二互连层270。
第二互连层270的下部区域的宽度D1可以大于第二互连层270的上部区域的宽度D2。第二互连层270可以具有倾斜的侧表面SD，第二互连层270在X方向上的宽度朝向第二互连层270的上部区域(例如，在Z方向上)变窄，并且第二互连层270可以在第二互连层270的上表面的水平高度处具有在X方向上的最小宽度。第二互连层270可以具有倾斜的侧表面SD，使得第二互连层270在X方向上的宽度朝向第二互连层270的下部区域增加。第二互连层270的上表面与侧表面SD之间的角度可以是钝角，例如大于90°。
第二互连层270通过金属蚀刻工艺而不是镶嵌方法形成，因此可以具有与上述相同的形状。然而，如本说明书的其他附图所示，第二互连层270可以通过镶嵌方法形成，稍后将参照图6A和图6B对其进行描述。由于第二互连层270形成为多个，因此在X方向上彼此相邻的多个第二互连层270的上部区域之间的分隔距离可以大于在X方向上彼此相邻的多个第二互连层270的下部区域之间的分隔距离。
第二互连层270可以包括第三金属，例如钌(Ru)、钼(Mo)、钨(W)、铜(Cu)和钴(Co)中的至少一种。第三金属可以与第一金属相同或不同。第三金属可以与第二金属相同或不同。在示例实施例中，第三金属可以包括金属材料的合金。
第一层间绝缘层250可以设置在下部结构上。第一层间绝缘层250可以覆盖多个第一互连层210、多个第一通路220和多个第二通路260中的每一者的侧表面。第一层间绝缘层250可以覆盖第一互连层210的上表面的未与第一通路220接触的部分。例如，第一层间绝缘层250可以接触多个第一互连层210、多个第一通路220和多个第二通路260中的每一者的侧表面以及第一互连层210的上表面的一部分。第一层间绝缘层250的上表面可以位于高于第一通路220的上表面的水平高度。
第二层间绝缘层280可以覆盖多个第二互连层270中的每一个的侧表面。第二层间绝缘层280设置在第一层间绝缘层250上并且可以覆盖第一层间绝缘层250。例如，第二层间绝缘层280可以接触多个第二互连层270中的每一个的侧表面和第一层间绝缘层250的上表面。
第一层间绝缘层250和第二层间绝缘层280可以在设置有后段制程(BEOL)互连层的区域中构成层间绝缘层。第一层间绝缘层250和第二层间绝缘层280中的每一者可以由氧化硅或介电常数低于氧化硅的低k绝缘材料层形成。例如，第一层间绝缘层250和第二层间绝缘层280可以各自包括诸如SiOCH或SiOC的低k绝缘材料。例如，第一层间绝缘层250和第二层间绝缘层280可以包括诸如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、无掺杂硅酸盐玻璃(USG)、原硅酸乙酯(TEOS)、等离子体增强型TEOS(PE-TEOS)、高密度等离子体化学气相沉积(HDP-CVD)氧化物等。
图3A和图3B是示出根据示例实施例的半导体器件的截面图。图3A和图3B分别示出了与图2的区域相对应的区域。
参照图3A，在半导体器件100a1中，多个第一互连层210中的每一个可以包括第一导电层212和在第一导电层212上的第二导电层214。第二导电层214的底表面可以接触第一导电层212的上表面。第一通路220可以接触第二导电层214的上表面的一部分。第一导电层212可以包括第一金属，并且第二导电层214可以包括钌(Ru)、钼(Mo)、钨(W)、铜(Cu)和钴(Co)中的且不同于第一导电层212的第一金属和第一通路220的第二金属的至少一种材料。在示例实施例中，第一导电层212、第二导电层214和第一通路220可以分别包括不同的金属。
参照图3B，在半导体器件100a2中，多个第一通路220中的每一个可以包括第一通路图案222和在第一通路图案222上的第二通路图案224。第二通路图案224的底表面可以接触第一通路图案222的上表面。第二通路260可以接触第二通路图案224的上表面的至少一部分。第一通路图案222可以包括第二金属，并且第二通路图案224可以包括钌(Ru)、钼(Mo)、钨(W)、铜(Cu)和钴(Co)中的且与第一互连层210的第一金属和第一通路图案222的第二金属不同的至少一种材料。在示例实施例中，第一互连层210、第一通路图案222和第二通路图案224可以分别包括不同的金属。
图4A至图4C是示出根据示例实施例的半导体器件的截面图。图4A至图4C分别示出了与图2的区域相对应的区域。
参照图4A，在半导体器件100b1中，相对于衬底101的上表面，第一互连层210的侧表面SA的斜率可以比第一通路220的侧表面SB1和SB2的斜率平缓。例如，第一互连层210的至少一个侧表面SA与第一互连层210的下表面形成第一角度α的倾角，并且第一通路220的侧表面SB1和SB2中的至少一者可以与第一通路220的下表面形成第二角度β的倾角，并且第一角度α和第二角度β可以彼此不同。例如，第一角度α可以小于第二角度β。
如图4B所示，在半导体器件100b2中，相对于衬底101的上表面，第一通路220的侧表面SB1和SB2的斜率可以比第一互连层210的侧表面SA的斜率平缓。例如，第一互连层210的至少一个侧表面SA与第一互连层210的下表面形成第一角度α’的倾角，第一通路220的侧表面SB1和SB2中的至少一者与第一通路220的下表面形成第二角度β’的倾角，并且第一角度α’和第二角度β’可以彼此不同。例如，第一角度α’可以大于第二角度β’。
如图4C所示，在半导体器件100b3中，相对于衬底101的上表面，第一通路220的侧表面SB1’的倾角与第一通路220的侧表面SB2’的倾角可以不同。例如，第一通路220的第一侧表面SB1’与第一通路220的下表面形成第一角度k1，第一通路220的第二侧表面SB2’与第一通路220的下表面形成第二角度k2，并且第一角度k1和第二角度k2可以彼此不同。例如，第一角度k1可以小于第二角度k2。然而，根据示例实施例，第一角度k1可以大于第二角度k2。
图5是示出根据示例实施例的半导体器件的截面图。图5示出了与图2的区域相对应的区域。
参照图5，半导体器件100c还可以包括第二阻挡层240。第二阻挡层240设置在绝缘层201上，并且可以基本上共形地覆盖多个第一互连层210的侧表面SA、多个第一通路220的侧表面SB1和SB2、以及多个第二通路260的侧表面SC1和SC2。第二阻挡层240可以覆盖第一互连层210的上表面的不接触第一通路220的部分。第一层间绝缘层250可以覆盖第二阻挡层240。例如，第二阻挡层240可以接触多个第一互连层210的侧表面SA、多个第一通路220的侧表面SB1和SB2、多个第二通路260的侧表面SC1和SC2、第一互连层210的上表面的一部分以及第一层间绝缘层250。第二阻挡层240可以包括例如钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)和碳氮化钨(WCN)中的至少一种。第二阻挡层240可以包括至少一种二维(2D)材料，例如石墨烯、硫化钽(TaS)、硫化钼(MoS)和硫化钨(WS)中的至少一种。第二阻挡层240形成在第一层间绝缘层250与第一互连层210之间、第一层间绝缘层250与第一通路220之间以及第一层间绝缘层250与第二通路260之间，以提高与第一层间绝缘层250的粘附性。第二阻挡层240也可以应用于本说明书的其他实施例。
图6A和图6B是示出根据示例实施例的半导体器件的截面图。图6A和图6B分别示出了与图2的区域相对应的区域。
参照图6A，在半导体器件100d1中，多个第二通路260’中的每一个可以包括第一部分260U和第二部分260L。第二部分260L可以设置在第一部分260U与第一通路220之间。第二通路260’的第一部分260U可以具有倾斜的侧表面SC1U和SC2U，其中第二通路260’的宽度朝向第二通路260’的上部区域的方向变宽。第二通路260’的第二部分260L可以具有倾斜的侧表面SC1和SC2，其中第二通路260’的宽度朝向第二通路260’的下部区域的方向变宽。可以通过在第一通路220上的掩模图案层(参见图15B中的“232R”)被去除的区域(参见图16B中的“OP”)中填充导电材料来形成第二通路260’的第二部分260L。可以通过如下步骤形成第二通路260’的第一部分260U：首先形成第二层间绝缘层280、图案化第二层间绝缘层280以形成暴露掩模图案层的通孔(参见图18B中的“VH”)，然后用导电材料层填充通孔。这将参考图18A和图18B进一步描述。
多个第二互连层270’可以具有倾斜的侧表面SD1，其中第二互连层270’在X方向上的宽度朝向第二互连层270’的上部区域变宽。多个第二互连层270’在Y方向上的端部的侧表面SD2也可以倾斜，使得其宽度朝向第二互连层270’的上部区域变宽。
参照图6B，与图6A的半导体器件100d1相比，在半导体器件100d2中，省略了第二通路260’的第二部分260L，并且第一部分260U可以直接连接到第一通路220。在这个实施例中，在形成第二层间绝缘层280之前，在掩模图案层(参见图15B中的“232R”)已经去除的状态下，形成暴露第一通路220的通孔，然后在通孔中填充导电材料层，从而制造出第二层间绝缘层280。
图7是示出根据示例实施例的半导体器件的截面图。图7示出了与图2中所示的区域相对应的区域。
参考图7，与图2的半导体器件100相比，在半导体器件100e中，省略了第二通路260，并且第二互连层270可以直接连接到第一通路220以接触第一通路220。在本实施例中，在掩模图案层(参见图15B中的“232”)已经通过平坦化工艺和蚀刻工艺去除的状态下，在第一通路220上形成金属层，以及蚀刻金属层并形成第二互连层270，从而制造半导体器件100e。
图8是示出根据示例实施例的半导体器件的俯视图。
图9A和图9B是示出根据示例实施例的半导体器件的截面图。图9A图示了图8的半导体器件沿线III-III’和IV-IV’截取的截面。图9B图示了图8的半导体器件的沿线III-III’和IV-IV’截取的截面。
参照图8和图9A，在半导体器件100f1中，第一通路220W在X方向上的第一宽度可以大于在Y方向上的第二宽度，并且半导体器件100f1还可以包括在第一通路220W上的掩模图案层232R。掩模图案层232R可以接触第二通路260b的侧表面SC1b并且可以接触第一通路220W的上表面的一部分。相比于第二互连层270的侧表面SD，第二通路260b的侧表面SC1b可以进一步在水平方向上突出。例如，第二通路260b在X方向上的宽度可以大于第二互连层270在X方向上的宽度。掩模图案层232R可以包括TiO、TiN、TiON、AlO、AlN、AlOC、SiO、SiN、SiON、SiCN、WCN和WN中的至少一种。
如图8和图9B所示，与图9A的半导体器件100f1相比，在半导体器件100f2中，掩模图案层232R被完全去除，使得第二通路260b’具有其中侧表面SC1b’在水平方向上进一步扩展的结构。例如，第二通路260b’在X方向上的宽度可以大于第二互连层270在X方向上的宽度。
将参照图19A和图19B进一步描述一种制造图8、图9A和图9B的示例实施例中的半导体器件的方法。
图10是示出根据示例实施例的半导体器件的截面图。图10示出了与图2的区域对应的区域，并一起示出了构成下部结构的组件。
半导体器件100g的下部结构可以包括晶体管，该晶体管包括衬底101上的有源区105、延伸以与有源区105相交的栅极结构160、以及在栅极结构160的两侧设置在有源区105上的源极/漏极区150。下部结构还可以包括器件隔离层110、接触结构181和182以及下通路191和192。绝缘层201可以设置在晶体管与第一互连层210之间。
例如，有源区105在衬底101中由器件隔离层110限定并且可以设置为在X方向上纵长地延伸。有源区105可以包括杂质，并且有源区105的至少一部分可以包括不同导电类型的杂质，但是本发明构思不限于此。在示例实施例中，有源区105可以具有从衬底101突出的鳍结构，并且晶体管可以是FinFET。
器件隔离层110可以在衬底101中限定有源区105。器件隔离层110可以通过例如浅沟槽隔离(STI)工艺形成。器件隔离层110可以由绝缘材料形成。
源极/漏极区150可以用作晶体管的源极区或漏极区。源极/漏极区150可以设置在栅极结构160的两侧。源极/漏极区150可以包括包含硅(Si)的半导体层并且可以包括外延层。源极/漏极区150可以包括不同类型和/或不同浓度的杂质。例如，源极/漏极区150可以包括n型掺杂硅(Si)或p型掺杂硅锗(SiGe)。在示例实施例中，源极/漏极区150可以包括多个区域，该多个区域包括不同浓度的元素和/或掺杂元素。
栅极结构160可以设置为与有源区105相交并且在Y方向上纵长地延伸。晶体管的沟道区可以形成在与栅极结构160相交的有源区105中。栅极结构160可以包括栅电极165、栅电极165与有源区105之间的栅极电介质层162、栅电极165的侧表面上的间隔物层164和栅电极165的上表面上的栅极覆盖层166。
栅极电介质层162可以包括氧化物、氮化物或高k材料。高k材料可以指介电常数比氧化硅层(SiO2)的介电常数高的介电材料。高介电常数材料可以是例如氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)和氧化镨(Pr2O3)中的任何一种。
栅电极165可以包括导电材料，并且例如可以包括诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)的金属氮化物和/或诸如铝(Al)、钨(W)或钼(Mo)的金属材料或诸如掺杂多晶硅的半导体材料。栅电极165可以由两个或更多个多层形成。
间隔物层164可以设置在栅电极165的两个侧表面上，接触栅电极165的侧表面，并且可以在垂直于衬底101的上表面的Z方向上延伸。间隔物层164可以使源极/漏极区150与栅电极165绝缘。根据示例实施例，间隔物层164可以具有多层结构。间隔物层164可以由氧化物、氮化物或氮氧化物形成，并且具体地可以由低k膜形成。
栅极覆盖层166可以设置在栅电极165的上表面上，并且可以接触栅电极165的上表面。栅极覆盖层166可以以使得栅极电介质层162的上部、栅电极165的上部和间隔物层164的上部凹陷并被填充的形式设置。因此，栅极覆盖层166可以具有向下凸出的弯曲底表面和基本上平坦的上表面。栅极覆盖层166可以由氧化物、氮化物和氮氧化物形成，并且具体地可以包括SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
接触结构181和182可以包括连接到源极/漏极区150的第一接触结构181和连接到栅电极165的第二接触结构182。第一接触结构181可以在栅极结构160之间延伸以接触源极/漏极区150。第二接触结构182可以穿透栅极覆盖层166以接触栅电极165。接触结构181和182可以分别通过下通路191和192电连接到第一互连层210。第一互连层210可以电连接到源极/漏极区150。接触结构181和182可以包括阻挡层和插塞层。阻挡层可以包括金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN)中的至少一种。插塞层可以包括金属，例如铜(Cu)、钨(W)、钴(Co)、钌(Ru)或钼(Mo)中的至少一种。接触结构181和182还可以包括金属-半导体化合物层，例如硅化钴(CoSi)、硅化钛(TiSi)、硅化镍(NiSi)和硅化钨(WSi)。
半导体器件100g的上部结构对应于参照图1和图2描述的上部结构，但参照图3A至图7描述的上部结构也可以应用于半导体器件100g。
图11是示出根据示例实施例的半导体器件的截面图。图11示出了与图2的区域对应的区域，并一起示出了构成下部结构的组件。
半导体器件100h的下部结构还可以包括有源区，该有源区包括有源鳍105A和沟道结构140，其中多个沟道层141、142和143设置在有源鳍105A上。以下，仅说明与图10的半导体器件100f不同的结构。
在半导体器件100h中，有源鳍105A具有鳍结构，并且栅电极165可以设置在有源鳍105A与沟道结构140之间、沟道结构140的多个沟道层141、142和143之间、以及沟道结构140上。因此，半导体器件100h可以包括由沟道结构140、源极/漏极区150A和栅电极165形成的多桥沟道FET(MBCFETTM)。
沟道结构140可以包括第一至第三沟道层141、142和143，其是设置在有源鳍105A上以在垂直于有源鳍的上表面的方向上(例如，在第三方向(Z方向)上)彼此间隔开的两个或更多个沟道层。第一至第三沟道层141、142和143可以与有源鳍105A的上表面间隔开，同时连接到源极/漏极区150A。第一至第三沟道层141、142和143可以在源极/漏极区150A之间被栅极电介质层162和栅电极165包围。第一至第三沟道层141、142和143可以由半导体材料形成，并且可以包括例如硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种。第一至第三沟道层141、142和143可以由例如与衬底101相同的材料形成。构成一个沟道结构140的沟道层141、142和143的数量和形状在不同的在示例实施例中可以改变。
半导体器件100h的上部结构对应于参照图1和图2描述的上部结构，但参照本说明书的图3A至图7描述的上部结构也可以应用于半导体器件100h。
图12A至图17B是示出用于描述根据示例实施例的制造半导体器件的方法的工艺顺序的图。图12B、图13B、图14B、图15B、图16B和图17B是根据工序序列分别示出沿图12A、图13A、图14A、图15A、图16A和图17A的线I-I’和II-II’截取的截面的图。
参照图12A和图12B，可以在设置有集成电路的衬底101上堆叠绝缘层201、第一阻挡层205、第一金属层210P、第二金属层220P、第一掩模层232和第二掩模层234，从而形成堆叠结构ST。
可以先在衬底101上形成集成电路，再在集成电路上形成绝缘层201。可以在衬底101上形成参考图10和图11描述的有源区105和有源鳍105A、栅极结构160以及源极/漏极区150和150A。
绝缘层201可以由氧化硅或介电常数低于氧化硅的介电常数的低k材料形成。可以在绝缘层201上形成第一阻挡层205。
可以通过顺序地沉积第一金属层210P、第二金属层220P、第一掩模层232和第二掩模层234来形成堆叠结构ST。第一金属层210P和第二金属层220P均可以包括例如钌(Ru)、钼(Mo)、钨(W)、铜(Cu)和钴(Co)中的至少一种。第二金属层220P可以包括与第一金属层210P的金属不同的金属，以相对于第一金属层210P具有蚀刻选择性。第一掩模层232和第二掩模层234均可以由TiO、TiN、TiON、AlO、AlN、AlOC、SiO、SiN、SiON、SiCN、WCN和WN中的至少一种形成，或者可以由诸如无定形碳层(ACL)或旋涂硬掩模(SOH)的含碳材料层形成。第一掩模层232可以是硬掩模层。第一掩模层232也可以包括多个掩模层。
在示例实施例中，第一金属层210P可以包括包含不同金属的多个金属层。在这种情况下，第一金属层210P中的最上金属层和第二金属层220P可以包括不同的金属。第二金属层220P可以包括包含不同金属的多个金属层。在这种情况下，第二金属层220P中的最下金属层和第一金属层210P可以包括不同的材料。此后，通过执行后续工艺，可以制造图3A和图3B的半导体器件。
参照图13A和图13B，通过对第一金属层210P、第二金属层220P和第一掩模层232执行第一蚀刻工艺，可以形成第一互连层210、金属线图案220L和掩模线图案232L。
在第一掩模层232和第二掩模层234上形成单独的光刻胶之后，可以使用光刻胶执行第一蚀刻工艺。通过第一蚀刻工艺蚀刻第一金属层210P、第二金属层220P和第一掩模层232以形成包括第一互连层210、金属线图案220L和掩模线图案232L的第一结构ST1。第一结构ST1可以具有在俯视图中沿X方向纵长地延伸的线形。
例如，通过第一蚀刻工艺，第一金属层210P可以由在Y方向上彼此分隔开的多个第一互连层210形成。通过第一蚀刻工艺，第二金属层220P可以由在Y方向上彼此分隔开的多个金属线图案220L形成。通过第一蚀刻工艺，第一掩模层232可以由在Y方向上彼此分隔开的多个掩模线图案232L形成。可以在第一蚀刻工艺之后或在第一蚀刻工艺期间去除第二掩模层234。通过第一刻蚀工艺，第一阻挡层205也可以在Y方向上分隔开。
在该操作中，第一结构ST1可以具有倾斜表面，其中第一结构ST1在Y方向上的宽度朝向第一结构ST1的上部区域(例如，在Z方向上)变窄。通过第一蚀刻工艺，可以确定第一互连层210的侧表面SA的倾角和第一通路(参考图2中的“第一通路220”)的侧表面SB2的倾角。掩模线图案232L的侧表面SC2也可以具有倾斜度。在示例实施例中，倾角可以由于蚀刻选择性的差异而彼此不同，然后，可以执行后续工艺，从而制造图4A和图4B的半导体器件。
参照图14A和图14B，可以形成覆盖第一结构ST1的间隙填充图案236、间隙填充图案236上的第三掩模层237、以及第三掩模层237上的光刻胶238。
首先，可以通过执行化学气相沉积(CVD)工艺(例如，可流动化学气相沉积(FCVD)工艺)形成间隙填充图案236以填充第一结构ST1之间的空间。间隙填充图案236可以形成到高于第一结构ST1的上表面的水平高度。间隙填充图案236还可以覆盖第一阻挡层205的侧表面。间隙填充图案236可以由诸如无定形碳层(ACL)或旋涂硬掩模(SOH)的含碳材料层形成。
接下来，在形成第三掩模层237以覆盖间隙填充图案236的上表面之后，可以在第三掩模层237上形成光刻胶238。第三掩模层237可以由TiO、TiN、TiON、AlO、AlN、AlOC、SiO、SiN、SiON、SiCN、WCN和WN中的至少一种形成。光刻胶238可以在将要形成第一通路220的区域上形成为岛型。
参照图15A和图15B，可以对金属线图案220L和掩模线图案232L执行第二蚀刻工艺以形成第一通路220和掩模图案层232R。可以去除间隙填充图案236。
可以使用光刻胶238执行第二蚀刻工艺。在第二蚀刻工艺中，可以蚀刻金属线图案220L和掩模线图案232L以形成包括第一通路220和掩模图案层232R的初步通路结构PS。因此，可以形成包括初步通路结构PS和第一互连层210的第二结构ST2。
例如，通过第二蚀刻工艺，金属线图案220L可以形成为在X方向上彼此分隔开的多个第一通路220。通过第二蚀刻工艺，掩模线图案232L可以形成为在X方向上彼此分隔开的多个掩模图案层232R。在第二蚀刻工艺之后或在第二蚀刻工艺期间，可以去除第三掩模层237和光刻胶238。在形成第二结构ST2之后，可以去除间隙填充图案236。
由于蚀刻选择性的差异，可以执行第二蚀刻工艺直到暴露第一互连层210的上表面。因此，第二蚀刻工艺可以仅执行到所需的蚀刻深度，而不提供单独的蚀刻停止层。
在该操作中，第二结构ST2的初步通路结构PS可以具有在X方向上倾斜的侧表面并且沿向上的方向(例如，Z方向)变窄。通过第二蚀刻工艺，可以确定第一通路220的侧表面SB1的倾角和掩模图案层232R的侧表面SC1的倾角。
在示例实施例中，第一通路220的侧表面SB1和SB2也可以根据第一蚀刻工艺和第二蚀刻工艺各自的工艺条件具有不同的倾角，然后通过执行后续工艺，可以制造图4C的半导体器件。
在示例实施例中，在该操作之后，在共形地形成覆盖第一阻挡层205和第二结构ST2的第二阻挡层240之后，执行后续工艺，从而制造图5的半导体器件。
参照图16A和图16B，在形成第一层间绝缘层250并执行平坦化工艺之后，可以去除掩模图案层232R。
可以通过执行化学气相沉积(CVD)工艺(例如，可流动化学气相沉积(FCVD)工艺)形成第一层间绝缘层250以填充第二结构ST2之间的空间。第一层间绝缘层250还可以覆盖第一阻挡层205的侧表面。第一层间绝缘层250可以形成到高于第二结构ST2的上表面的水平高度。此后，可以通过执行平坦化工艺去除第一层间绝缘层250的一部分，直到暴露掩模图案层232R的上表面。在示例实施例中，在执行平坦化工艺之后，可以在第一层间绝缘层250上进一步形成蚀刻停止层。蚀刻停止层可以包括TiN、WCN或SiCN，或者可以包括双层(例如，AlN/SiCO)，或三层(例如，AlN/SiOC/AlOx、AlOx/SiCO/AlOx)。
可以相对于第一层间绝缘层250和第一通路220选择性地去除掩模图案层232R。掩模图案层232R的去除工艺可以使用湿法蚀刻和干法蚀刻中的至少一种。第一通路220的上表面可以暴露于通过去除掩模图案层232R而形成的开口OP。
参考图17A和图17B，可以在第一层间绝缘层250上形成第三金属层270P，同时用第二通路260填充开口OP。
第二通路260可以在填充开口OP的同时连接到第一通路220。第二通路260可以在第一通路220的上部自对准。第三金属层270P在与第二通路260的工艺操作相同的工艺操作中形成，并且可以被形成为覆盖第一层间绝缘层250的上表面。在第三金属层270P中，第二通路260可以由例如钌(Ru)、钼(Mo)、钨(W)、铜(Cu)和钴(Co)中的至少一种形成。
接下来，一起参照图1和图2，通过对第三金属层270P进行图案化来形成第二互连层270，并且可以在已经从中部分去除了第三金属层270P的区域中形成第二层间绝缘层280。因此，可以制造图1和图2的半导体器件。
图18A和图18B是示出根据示例实施例的制造半导体器件的方法的一些操作的图。
首先，参照图18A，如上面参照图12A至图16B所描述的，形成衬底101、绝缘层201、第一阻挡层205、第二结构ST2和第一层间绝缘层250，然后，可以在不去除掩模图案层232R的情况下形成第二层间绝缘层280。在示例实施例中，在对第一层间绝缘层250执行平坦化工艺之后并且在形成第二层间绝缘层280之前，还可以在第一层间绝缘层250上形成蚀刻停止层。蚀刻停止层可以包括TiN、WCN或SiCN，或者可以包括双层(例如，AlN/SiCO)或三层(例如，AlN/SiOC/AlOx、AlOx/SiCO/AlOx)。在形成图18B中的通孔VH时，可以从通孔VH的下部部分地去除蚀刻停止层。接着，如图18B所示，可以去除第二层间绝缘层280的一部分，以形成暴露掩模图案层232R的上表面的通孔VH和连接到通孔VH的第一沟槽T1。通孔VH可以具有倾斜的侧表面SC1U和SC2U，其中通孔VH的宽度朝向通孔VH的上部区域变宽。第一沟槽T1的宽度也可以朝向第一沟槽T1的上部区域增加。
接下来，在去除了掩模图案层232R之后，用金属填充从中去除了掩模图案层232R的区域、通孔VH和第一沟槽T1，以形成第二通路260’和第二互连层270’。由此可以制造图6A的半导体器件。
在示例实施例中，在形成图18A中的第二层间绝缘层280之前，可以执行平坦化工艺直到第一通路220的上表面被暴露，或者可以在图15A和图15B中的掩模图案层232R已经被去除的状态下形成第一层间绝缘层250，并且可以执行图18B的工艺操作，从而制造图6B的半导体器件。
图19A和图19B是示出根据示例实施例的制造半导体器件的方法的一些操作的图。图19A和图19B是按工艺顺序示出沿图8的线III-III’和IV-IV’截取的截面的视图。
首先，参照图19A，可以以使得初步通路结构PS’在X方向上的宽度大于在Y方向上的宽度的方式形成初步通路结构PS’。例如，第二通路220W和掩模图案层232R在X方向上的宽度可以大于在Y方向上的宽度。如上面参照图18A所描述的，可以在不去除掩模图案层232R的情况下形成第二层间绝缘层280。在示例实施例中，在对第一层间绝缘层250执行平坦化工艺之后并且在形成第二层间绝缘层280之前，还可以在第一层间绝缘层250上形成蚀刻停止层。蚀刻停止层可以包括TiN、WCN或SiCN，或者可以包括双层(例如，AlN/SiCO)或三层(例如，AlN/SiOC/AlOx、AlOx/SiCO/AlOx)。在形成图19B中的第二沟槽T2时，可以从第二沟槽T2的下部部分地去除蚀刻停止层。
接下来，参照图19B，可以去除第二层间绝缘层280的一部分以形成暴露掩模图案层232R的上表面的第二沟槽T2。第二沟槽T2的宽度可以朝向第二沟槽T2的上部区域增加。
接下来，在去除部分或全部掩模图案层232R之后，可以通过在从中去除了部分或全部掩模图案层232R的区域中和第二沟槽T2中填充金属来形成第二通路260b和260b’以及第二互连层270。因此，可以制造图9A和图9B的半导体器件。
如上所述，根据示例实施例，通过使第一互连层的第一金属和位于第一互连层上且彼此接触的第一通路的第二金属不同，可以稳定地执行蚀刻工艺，从而提供具有改进的电特性和可靠性的半导体器件。
尽管上面已经说明和描述了示例实施例，但是对于本领域的技术人员来说显而易见的是，可以在不脱离由所附权利要求限定的本发明构思的范围的情况下进行修改和变化。

Claims (20)

1.一种半导体器件，包括：
下部结构，所述下部结构包括衬底；
第一互连层，所述第一互连层在所述下部结构上沿第一方向纵长地延伸并且包括第一金属；
第一通路，所述第一通路与所述第一互连层的上表面的一部分接触，并且包括不同于所述第一金属的第二金属；
第二通路，所述第二通路与所述第一通路的上表面的至少一部分接触并且具有比所述第一通路的最大宽度窄的最大宽度；以及
第二互连层，所述第二互连层连接到所述第二通路并在垂直于所述第一方向的第二方向上纵长地延伸，
其中，所述第一互连层具有倾斜侧表面，在所述第一互连层的所述倾斜侧表面中所述第一互连层的宽度朝向所述第一互连层的上部区域变窄，并且
其中，所述第一通路具有倾斜侧表面，在所述第一通路的所述倾斜侧表面中所述第一通路的宽度朝向所述第一通路的上部区域变窄。
2.根据权利要求1所述的半导体器件，
其中，所述第一金属包括钌、钼、钨、铜和钴中的至少一种，并且
其中，所述第二金属包括钌、钼、钨、铜和钴中的不同于所述第一金属的至少一种材料。
3.根据权利要求1所述的半导体器件，
其中，所述第一通路包括设置在所述第一互连层上的且在所述第一方向上彼此间隔开的多个第一通路，并且
其中，在所述第一方向上彼此相邻的所述多个第一通路的上部区域之间的第一分隔距离大于在所述第一方向上彼此相邻的所述多个第一通路的下部区域之间的第二分隔距离。
4.根据权利要求1所述的半导体器件，
其中，所述第二通路具有倾斜侧表面，在所述第二通路的所述倾斜侧表面中所述第二通路的宽度朝向所述第二通路的上部区域变窄，并且
其中，所述第二互连层具有倾斜侧表面，在所述第二互连层的所述倾斜侧表面中所述第二互连层的宽度朝向所述第二互连层的上部区域变窄。
5.根据权利要求1所述的半导体器件，
其中，所述第一互连层包括第一导电层和在所述第一导电层上的第二导电层，
其中，所述第一通路与所述第二导电层的上表面的一部分接触，
其中，所述第一导电层包括所述第一金属，并且
其中，所述第二导电层包括与所述第一金属和所述第二金属均不同的金属。
6.根据权利要求1所述的半导体器件，
其中，所述第一通路包括第一通路图案和在所述第一通路图案上的第二通路图案，
其中，所述第二通路接触所述第二通路图案的上表面的至少一部分，
其中，所述第一通路图案包括所述第二金属，并且
其中，所述第二通路图案包括与所述第一金属和所述第二金属均不同的金属。
7.根据权利要求1所述的半导体器件，
其中，所述第一互连层的至少一个所述倾斜侧表面相对于所述第一互连层的下表面以第一角度倾斜，
其中，所述第一通路的至少一个所述倾斜侧表面相对于所述第一通路的下表面以第二角度倾斜，并且
其中，所述第一角度与所述第二角度不同。
8.根据权利要求1所述的半导体器件，
其中，所述第一通路的所述倾斜侧表面包括在所述第一方向上彼此相对的第一侧表面和在所述第二方向上彼此相对的第二侧表面，
其中，所述第一通路的所述第一侧表面相对于所述第一通路的下表面以第一角度倾斜，
其中，所述第一通路的所述第二侧表相对于所述第一通路的所述下表面以第二角度倾斜，并且
其中，所述第一角度与所述第二角度不同。
9.根据权利要求1所述的半导体器件，还包括共形地覆盖所述第一互连层的所述倾斜侧表面、所述第一通路的所述倾斜侧表面和所述第二通路的侧表面的阻挡层。
10.一种半导体器件，包括：
多个第一互连层，所述多个第一互连层在衬底上沿第一方向纵长地延伸，并沿垂直于所述第一方向的第二方向彼此间隔开；
多个第二互连层，所述多个第二互连层被设置在所述多个第一互连层上、沿所述第二方向纵长地延伸、并沿所述第一方向彼此间隔开；以及
多个通路结构，所述多个通路结构在所述多个第一互连层与所述多个第二互连层之间的水平高度处被设置在所述多个第一互连层和所述多个第二互连层相交的多个区域中的至少一部分区域中，所述多个通路结构将所述多个第一互连层和所述多个第二互连层彼此电连接，
其中，所述多个第一互连层和所述多个第二互连层中的至少一者具有第一倾斜侧表面，在所述第一倾斜侧表面中所述多个第一互连层和所述多个第二互连层中的该至少一者的宽度朝向该至少一者的下部区域变宽，
其中，所述多个通路结构中的每一个通路结构包括具有第二倾斜侧表面的部分，在所述第二倾斜侧表面中所述多个通路结构中的每一个通路结构的宽度朝向该通路结构的下部区域变宽，
其中，所述多个第一互连层均由第一金属形成，
其中，所述多个通路结构均包括包含第二金属的金属层，并且
其中，所述第二金属不同于所述第一金属并且与所述第一金属接触。
11.根据权利要求10所述的半导体器件，
其中，所述多个第二互连层均由第三金属形成，并且
其中，所述第一金属与所述第三金属相同或彼此不同。
12.根据权利要求11所述的半导体器件，其中，所述第一金属、所述第二金属和所述第三金属分别是选自钌、钼、钨、铜和钴中的一种金属。
13.根据权利要求10所述的半导体器件，其中，所述多个通路结构均包括第一通路和第二通路，所述第一通路与作为所述多个第一互连层之一的第一互连层的上表面的一部分接触，所述第二通路被设置在所述第一通路上并与作为所述多个第二互连层之一的第二互连层成一体。
14.根据权利要求13所述的半导体器件，其中，所述第二通路自对准成使得所述第二通路的侧表面与所述第一通路的侧表面基本上共面。
15.根据权利要求13所述的半导体器件，其中，所述第一通路具有倾斜侧表面，在所述第一通路的所述倾斜侧表面中所述第一通路的宽度朝向所述第一通路的下部区域变宽。
16.根据权利要求13所述的半导体器件，其中，所述第二通路包括具有倾斜侧表面的第一部分，在所述第一部分的所述倾斜侧表面中所述第二通路的宽度朝向所述第二通路的上部区域变宽。
17.根据权利要求16所述的半导体器件，其中，所述第二通路还包括设置在所述第一部分与所述第一通路之间的第二部分，所述第二部分具有倾斜侧表面，在所述第二部分的所述倾斜侧表面中所述第二通路的宽度朝向所述第二通路的下部区域变宽。
18.一种半导体器件，包括：
下部结构，所述下部结构包括衬底；
多个第一互连层，所述多个第一互连层在所述下部结构上沿第一方向纵长地延伸，并沿垂直于所述第一方向的第二方向彼此间隔开；
多个第二互连层，所述多个第二互连层被设置在所述多个第一互连层上、沿所述第二方向纵长地延伸、并沿所述第一方向彼此间隔开；
第一通路，所述第一通路与所述多个第一互连层中的一个第一互连层的上表面的一部分接触，
第二通路，所述第二通路被设置在所述第一通路与所述多个第二互连层中的一个第二互连层之间并且与所述第一通路接触；
第一层间绝缘层，所述第一层间绝缘层覆盖所述多个第一互连层、所述第一通路和所述第二通路中的每一者的侧表面；以及
第二层间绝缘层，所述第二层间绝缘层覆盖所述多个第二互连层中的每一个第二互连层的侧表面，
其中，在所述多个第一互连层中的每一个第一互连层中，下部区域的宽度大于上部区域的宽度，
其中，所述第一通路的下部区域的宽度大于所述第一通路的上部区域的宽度，
其中，所述第二通路的下部区域的宽度大于所述第二通路的上部区域的宽度，
其中，所述多个第一互连层均由第一金属形成，
其中，所述第一通路由第二金属形成，并且
其中，所述第二金属不同于所述第一金属。
19.根据权利要求18所述的半导体器件，
其中，所述第一金属包括钌、钼、钨、铜和钴中的至少一种，并且
其中，所述第二金属包括钌、钼、钨、铜和钴中的不同于所述第一金属的至少一种材料。
20.根据权利要求18所述的半导体器件，
其中，所述第二通路的最大宽度小于所述第一通路的最大宽度，
其中，所述第二通路与所述一个第二互连层成一体，并且
其中，所述第一层间绝缘层的上表面位于高于所述第一通路的上表面的水平高度。
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