KR20230008935A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20230008935A
KR20230008935A KR1020210088976A KR20210088976A KR20230008935A KR 20230008935 A KR20230008935 A KR 20230008935A KR 1020210088976 A KR1020210088976 A KR 1020210088976A KR 20210088976 A KR20210088976 A KR 20210088976A KR 20230008935 A KR20230008935 A KR 20230008935A
Authority
KR
South Korea
Prior art keywords
metal material
layer
side surfaces
wiring layers
wiring
Prior art date
Application number
KR1020210088976A
Other languages
English (en)
Inventor
이의복
김락환
김완돈
노선영
장한민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210088976A priority Critical patent/KR20230008935A/ko
Priority to US17/705,343 priority patent/US20230011088A1/en
Priority to CN202210793148.XA priority patent/CN115602687A/zh
Publication of KR20230008935A publication Critical patent/KR20230008935A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판을 포함하는 하부 구조물; 상기 하부 구조물 상에서 제1 방향으로 연장되고, 제1 금속 물질을 포함하는 제1 배선 층; 상기 제1 배선 층의 상면의 일부와 접촉하고, 상기 제1 금속 물질과 다른 제2 금속 물질을 포함하는 제1 비아; 상기 제1 비아의 상면의 적어도 일부와 접촉하고, 상기 제1 비아의 최대 폭보다 작은 최대 폭을 갖는 제2 비아; 및 상기 제2 비아와 연결되며 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 배선 층을 포함하고, 상기 제1 배선 층은 상부로 갈수록 폭이 좁아지는 경사진 측면들을 갖고, 상기 제1 비아는 상부로 갈수록 폭이 좁아지는 경사진 측면들을 갖는다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 트랜지스터의 크기가 축소되고, 크기가 축소된 트랜지스터와 전기적으로 연결되는 배선 층들과 비아들의 크기도 축소되고 있다. 이에 따라, 배선 층들 및 비아들의 저항과 배선 층들 간의 정전 용량을 감소시키기 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판을 포함하는 하부 구조물; 상기 하부 구조물 상에서 제1 방향으로 연장되고, 제1 금속 물질을 포함하는 제1 배선 층; 상기 제1 배선 층의 상면의 일부와 접촉하고, 상기 제1 금속 물질과 다른 제2 금속 물질을 포함하는 제1 비아; 상기 제1 비아의 상면의 적어도 일부와 접촉하고, 상기 제1 비아의 최대 폭보다 작은 최대 폭을 갖는 제2 비아; 및 상기 제2 비아와 연결되며 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 배선 층을 포함하고, 상기 제1 배선 층은 상부로 갈수록 폭이 좁아지는 경사진 측면들을 갖고, 상기 제1 비아는 상부로 갈수록 폭이 좁아지는 경사진 측면들을 가질 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되고, 상기 제1 방향과 수직한 제2 방향에서 서로 이격되어 배치되는 복수의 제1 배선 층들; 상기 복수의 제1 배선 층들 상에 배치되고, 상기 제2 방향으로 연장되고, 상기 제1 방향에서 서로 이격되어 배치되는 복수의 제2 배선 층들; 및 상기 복수의 제1 배선 층들과 상기 복수의 제2 배선 층들 사이 레벨에서, 상기 복수의 제1 배선 층들과 상기 복수의 제2 배선 층들이 교차하는 영역들 중 적어도 일부 영역에 배치되어, 상기 복수의 제1 배선 층들과 상기 복수의 제2 배선 층들을 서로 전기적으로 연결하는 복수의 비아 구조물들; 상기 복수의 제1 배선 층들 및 상기 복수의 제2 배선 층들 중 적어도 하나는 하부로 갈수록 폭이 넓어지는 경사진 측면들을 갖고, 상기 복수의 비아 구조물들의 각각은 하부로 갈수록 폭이 넓어지는 경사진 측면들을 갖는 부분을 포함하고, 상기 복수의 제1 배선 층들의 각각은 제1 금속 물질로 형성되고, 상기 비아 구조물들의 각각은 제2 금속 물질을 포함하는 금속 물질 층을 포함하고, 상기 제2 금속 물질은 상기 제1 금속 물질과 다르며, 상기 제1 금속 물질과 접촉될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판을 포함하는 하부 구조물; 상기 하부 구조물 상에서 제1 방향으로 연장되고, 상기 제1 방향과 수직한 제2 방향에서 서로 이격되어 배치되는 복수의 제1 배선 층들; 상기 복수의 제1 배선 층들 상에 배치되고, 상기 제2 방향으로 연장되고, 상기 제1 방향에서 서로 이격되어 배치되는 복수의 제2 배선 층들; 및 상기 복수의 제1 배선 층들 중 하나의 제1 배선 층의 상면의 일부와 접촉하는 제1 비아; 상기 제1 비아 및 상기 복수의 제2 배선 층들 중 하나의 제2 배선 층 사이에 배치되고, 상기 제1 비아와 접촉하는 제2 비아; 상기 복수의 제1 배선 층들, 상기 제1 비아, 및 상기 제2 비아 각각의 측면들을 덮는 제1 층간 절연 층; 및 상기 복수의 제2 배선 층들 각각의 측면들을 덮는 제2 층간 절연 층을 포함하고, 상기 복수의 제1 배선 층들 각각은, 하부 영역의 폭이 상부 영역의 폭보다 크고, 상기 제1 비아는 하부 영역의 폭이 상부 영역의 폭보다 크고, 상기 제2 비아는 하부 영역의 폭이 상부 영역의 폭보다 크고, 상기 복수의 제1 배선 층들의 각각은 제1 금속 물질로 형성되고, 상기 제1 비아는 제2 금속 물질로 형성되고, 상기 제2 금속 물질은 상기 제1 금속 물질과 다를 수 있다.
서로 접촉하는 제1 배선 층의 제1 금속 물질과 상기 제1 배선 층 상의 제1 비아의 제2 금속 물질을 달리함으로써, 식각 공정을 안정적으로 수행할 수 있어 전기적 특성 및 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 12a 내지 도 17b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 18a 및 도 18b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법 중 일부 단계들을 설명하기 위해 도시한 도면들이다.
도 19a 및 도 19b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법 중 일부 단계들을 설명하기 위해 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 2는 도 1의 반도체 장치를 절단선 I-I' 및 II-II'를 따라서 절단한 단면들을 도시한다.
도 1 및 도 2를 참조하면, 반도체 장치(100)는, 기판(101) 및 절연 층(201)을 포함하는 하부 구조물, 상기 하부 구조물 상의 제1 배선 층(210), 제1 배선 층(210) 상의 제1 비아(220), 제1 비아(220) 상의 제2 비아(260), 제2 비아(260) 상의 제2 배선 층(270)을 포함할 수 있다. 반도체 장치(100)는 제1 배리어 층(205), 제1 층간 절연 층(250), 및 제2 층간 절연 층(280)을 더 포함할 수 있다. 제1 배리어 층(205), 제1 배선 층(210), 제1 비아(220), 제2 비아(260), 제1 층간 절연 층(250), 제2 배선 층(270), 및 제2 층간 절연 층(280)은 상부 구조물을 구성할 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 저마늄(Ge) 또는 실리콘 저마늄(SiGe)을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다. 기판(101) 상에는 집적 회로를 구성하는 트랜지스터들이 배치될 수 있으며, 상기 트랜지스터들은 기판(101)과 절연 층(201) 사이의 생략된 영역에 배치될 수 있다.
상기 집적 회로를 구성하는 트랜지스터들은, 평면형(planar) MOSFET(Metal Oxide Semiconductor FET), 활성 영역이 핀(fin) 구조를 갖는 FinFET(도 10 참고), 활성 영역 상에 수직으로 적층된 복수의 채널들을 포함하는 MBCFETTM(Multi Bridge Channel FET) 또는 게이트-올-어라운드(Gate-All-Around) 트랜지스터(도 11 참고), 또는 VFET(Vertical FET)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 집적 회로는 DRAM, SRAM(static RAM) 등과 같은 휘발성 메모리 소자, PRAM, MRAM, ReRAM, 플래시 메모리 장치 등의 비휘발성 메모리 소자를 포함할 수도 있다.
절연 층(201)은 기판(101) 상에 배치될 수 있다. 절연 층(201)은 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전(low-k) 절연 물질 층으로 이루어질 수 있다. 예를 들어, 절연 층(201)은 SiOCH 또는 SiOC과 같은 저유전 절연 물질을 포함할 수 있다. 예를 들어, 절연 층(201)은 PSG(phosphor silicate glass), BPSG(boro-phosphor silicate glass), USG(undoped silicate glass), TEOS(tetra ethyl ortho silicate), PE-TEOS(plasma enhanced-TEOS), HDP-CVD(high density plasma-chemical vapor deposition) 산화물 등과 같은 물질을 포함할 수 있다. 절연 층(201)은 기판(101) 상에 차례로 적층되는 복수의 절연 층들을 포함할 수 있다.
제1 배리어 층(205)은 절연 층(201)과 제1 배선 층(210) 사이에 배치될 수 있다. 제1 배리어 층(205)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 및 텅스텐 탄소 질화물(WCN) 중 적어도 하나를 포함할 수 있다. 제1 배리어 층(205)은 원자들이 소정의 결정 구조를 이루고 있는 단층(single-layer) 또는 반층(half-layer)의 고체인 이차원 물질(two-dimensional material, 2D material)을 포함할 수 있다. 예를 들어, 제1 배리어 층(205)은 그래핀(graphene), 황화 탄탈륨(TaS), 황화 몰리브덴(MoS), 및 황화 텅스텐 (WS) 중 적어도 하나를 포함할 수도 있다. 제1 배리어 층(205)은 절연 층(201)과 제1 배선 층(210) 사이에 제공되어 절연 층(201)과 제1 배선 층(210) 간의 접착력을 향상시킬 수 있다.
제1 배선 층(210)은 상기 하부 구조물의 절연 층(201) 상에 배치되며, 예를 들어, 제1 배리어 층(205)의 상면 상에 배치될 수 있다. 제1 배선 층(210)은 제1 방향, 예를 들어 X 방향으로 연장될 수 있다. 제1 배선 층(210)은 평면에서 보았을 때, 적어도 일 영역이 라인 형상을 가질 수 있다. 제1 배선 층(210)은 상기 제1 방향에 수직한 제2 방향, 예를 들어, Y 방향에서 서로 이격되어 배치되는 복수의 제1 배선 층들(210)을 포함할 수 있다. X 방향과 Y 방향은 각각 기판(101)의 상면에 평행한 방향일 수 있다.
제1 배선 층(210)은 하부 영역의 폭(A1)이 상부 영역의 폭(A2)보다 클 수 있다. 제1 배선 층(210)은 상부로 갈수록 Y 방향에서 폭이 좁아지는 경사진 측면들(SA)을 가질 수 있으며, 제1 배선 층(210)은 상면의 레벨에서 Y 방향으로 최소 폭을 가질 수 있다. 제1 배선 층(210)은 하부로 갈수록 Y 방향에서 폭이 넓어지는 경사진 측면들(SA)을 가질 수 있으며, 제1 배선 층(210)은 하면의 레벨에서 Y 방향으로 최대 폭을 가질 수 있다. 제1 배선 층(210)의 하면과 측면(SA)이 이루는 각도는 예각, 즉 90 ° 미만일 수 있다.
제1 배선 층(210)은, 층간 절연 층을 먼저 형성하고 이를 패터닝 한 후, 금속 물질 층을 채워 넣는 다마신(damascene) 공법과 다른 방법으로 형성될 수 있다. 예를 들어, 제1 배선 층(210)은 금속 물질 층을 먼저 증착한 다음, 포토 공정 및 식각 공정을 수행하여 형성될 수 있으며, 이에 따라 제1 배선 층(210)은 상술한 것과 같은 형상을 가질 수 있다. 제1 배선 층(210)은 복수 개로 형성되므로, Y 방향에서 서로 인접한 복수의 제1 배선 층들(210)의 상부 영역들 사이의 이격 거리(P2)는, Y 방향에서 서로 인접한 복수의 제1 배선 층들(210)의 하부 영역들 사이의 이격 거리(P1)보다 클 수 있다.
제1 배선 층(210)은 제1 금속 물질, 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 상기 제1 금속 물질은, 상기 금속 물질들의 합금을 포함할 수도 있다. 제1 배선 층(210)의 상기 제1 금속 물질은 제1 비아(220)를 형성하는 제2 금속 물질과 다를 수 있다. 따라서, 제1 비아(220)의 형성시 제1 배선 층(210)과 제1 비아(220) 사이에 식각 정지 층을 형성하지 않아도, 이종 금속 물질들 간의 식각 선택비 차이로 제1 비아(220)의 식각 공정을 멈출 수 있고, 제1 배선 층(210)의 상부 영역이 식각에 의한 손상 또는 리세스되는 것을 최소화할 수 있다. 제1 배선 층(210)과 제1 비아(220) 사이에 식각 정지 층을 포함하는 경우와 비교하여, 본 발명에서는 식각 정지 층과 금속 물질 층 사이의 계면 저항이 증가되는 문제가 없으므로, 반도체 장치의 전기적 특성 및 신뢰성이 향상될 수 있다.
제1 비아(220)는 제1 배선 층(210)과 제2 배선 층(270)의 사이에 배치될 수 있다. 제1 비아(220)는 제1 배선 층들(210)과 제2 배선 층(270) 사이 레벨에서, 복수의 제1 배선 층들(210)과 복수의 제2 배선 층들(270)이 교차하는 영역들 중 적어도 일부 영역에 각각 배치될 수 있다. 제1 비아(220)는 제1 배선 층(210)과 제2 배선 층(270)을 서로 전기적으로 연결할 수 있다. 제1 비아(220)는 제1 배선 층(210)의 상면의 일부와 접촉하고, 제2 비아(260)와 접촉할 수 있다. 제1 비아(220)는 평면에서 보았을 때, 다각형, 사각형, 직사각형, 모서리가 둥근 사각형, 원, 및 타원 중 어느 하나의 형상을 가질 수 있다. 제1 비아(220)는 복수의 제1 배선 층들(210)의 각각의 상부에 복수 개로 배치될 수 있으며, 하나의 제1 배선 층(210) 상에서 X 방향으로 서로 이격되어 복수 개로 배치될 수도 있다.
제1 비아(220)는 하부 영역의 폭(B1X, B1Y)이 상부 영역의 폭(B2X, B2Y)보다 클 수 있다. 제1 비아(220)는 상부로 갈수록 X 방향에서 폭이 좁아지는 경사진 제1 측면들(SB1)을 가질 수 있으며, 제1 비아(220)는 상면의 레벨에서 X 방향으로 최소 폭을 가질 수 있다. 제1 비아(220)는 하부로 갈수록 X 방향에서 폭이 넓어지는 경사진 제1 측면들(SB1)을 가질 수 있으며, 제1 비아(220)는 하면의 레벨에서 X 방향으로 최대 폭을 가질 수 있다. 제1 비아(220)는 상부로 갈수록 Y 방향에서 폭이 좁아지는 경사진 제2 측면들(SB2)을 가질 수 있으며, 제1 비아(220)는 상면의 레벨에서 Y 방향으로 최소 폭을 가질 수 있다. 제1 비아(220)는 하부로 갈수록 Y 방향에서 폭이 좁아지는 경사진 제2 측면들(SB2)을 가질 수 있으며, 제1 비아(220)는 하면의 레벨에서 Y 방향으로 최대 폭을 가질 수 있다. 제1 비아(220)의 하면과 제1 측면(SB1)이 이루는 각도와, 제1 비아(220)의 하면과 제2 측면(SB2)이 이루는 각도는 각각 예각일 수 있다.
제1 비아(220)는 다마신 공법이 아니라 금속 식각 공정에 의해 형성되므로, 상술한 것과 같은 형상을 가질 수 있다. 제1 비아(220)는 복수 개로 형성되므로, X 방향에서 서로 인접한 복수의 제1 비아들(220)의 상부 영역들 사이의 이격 거리(Q2X)는, X 방향에서 서로 인접한 복수의 제1 비아들(220)의 하부 영역들 사이의 이격 거리(Q1X)보다 클 수 있다. 이는, Y 방향에서의 이격 거리들(Q1Y, Q2Y)도 마찬가지일 수 있다.
제1 비아(220)는 제2 금속 물질, 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중 적어도 하나를 포함할 수 있으나, 상기 제1 금속 물질과 다른 물질로 선택될 수 있다. 예를 들어, 상기 제2 금속 물질은, 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중 상기 제1 금속 물질과 다른 적어도 하나의 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 금속 물질은 상기 금속 물질들의 합금을 포함할 수도 있다. 제1 비아(220)의 상기 제2 금속 물질은 제1 배선 층(210)의 상기 제1 금속 물질과 직접 접촉할 수 있다.
제2 비아(260)는 제1 배선 층(210)과 제2 배선 층(270)의 사이에서, 제1 비아(220) 상에 배치될 수 있다. 제2 비아(260)는 제1 배선 층들(210)과 제2 배선 층(270) 사이 레벨에서, 복수의 제1 배선 층들(210)과 복수의 제2 배선 층들(270)이 교차하는 영역들 중 적어도 일부 영역에 각각 배치될 수 있다. 제2 비아(260)는 제1 배선 층(210)과 제2 배선 층(270)을 서로 전기적으로 연결할 수 있다. 제2 비아(260)는 제1 비아(220)의 상면의 적어도 일부와 접촉하고, 제2 배선 층(270)과 일체를 이룰 수 있다. 제2 비아(260)는 평면에서 보았을 때, 다각형, 사각형, 직사각형, 및 모서리가 둥근 사각형 중 어느 하나의 형상을 가질 수 있다. 제2 비아(260)는 복수의 제1 비아들(220)의 각각에 대응하여 복수 개로 배치될 수 있다.
제2 비아(260)는 하부 영역의 폭(C1X, C1Y)이 상부 영역의 폭(C2X, C2Y)보다 클 수 있다. 제2 비아(260)는 상부로 갈수록 X 방향에서 폭이 좁아지는 경사진 제1 측면들(SC1)을 가질 수 있다. 제2 비아(260)는 하부로 갈수록 X 방향에서 폭이 넓어지는 경사진 제1 측면들(SC1)을 가질 수 있으며, 제2 비아(260)는 하면의 레벨에서 X 방향으로 최대 폭을 가질 수 있다. 제2 비아(260)는 상부로 갈수록 Y 방향에서 폭이 좁아지는 경사진 제2 측면들(SC2)을 가질 수 있다. 제2 비아(260)는 하부로 갈수록 Y 방향에서 폭이 좁아지는 경사진 제2 측면들(SC2)을 가질 수 있으며, 제2 비아(260)는 하면의 레벨에서 Y 방향으로 최대 폭을 가질 수 있다. 제2 비아(260)의 최대 폭은 제1 비아(220)의 최대 폭보다 작을 수 있다. 제2 비아(260)의 하면과 제1 측면(SC1)이 이루는 각도와 제2 비아(260)의 하면과 제2 측면(SC2)이 이루는 각도는 각각 예각일 수 있다.
제2 비아(260)는 복수 개로 형성되므로, X 방향에서 서로 인접한 복수의 제2 비아들(260)의 상부 영역들 사이의 이격 거리(S2X)는, X 방향에서 서로 인접한 복수의 제2 비아들(260)의 하부 영역들 사이의 이격 거리(S1X)보다 클 수 있다. 이는, Y 방향에서의 이격 거리들(S1Y, S2Y)도 마찬가지일 수 있다.
제2 비아(260)는 제3 금속 물질, 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중 적어도 하나를 포함할 수 있다. 상기 제3 금속 물질은, 상기 제1 금속 물질과 동일하거나 서로 다를 수 있다. 상기 제3 금속 물질은, 상기 제2 금속 물질과 동일하거나 서로 다를 수 있다. 예시적인 실시예에서, 상기 제3 금속 물질은 상기 금속 물질들의 합금을 포함할 수도 있다.
제2 비아(260)는 제1 비아(220) 상의 마스크 패턴 층(도 15b의 '232R' 참고)이 제거된 영역(도 16b의 'OP' 참고)에 도전성 물질 층을 채워 형성될 수 있다. 제2 비아(260)는 자기-정렬되어(self-aligned) 측면들(SC1, SC2)이 제1 비아(220)의 측면들(SB1, SB2)과 실질적으로 공면을 이룰 수 있다.
제2 배선 층(270)은 제1 배선 층(210) 상에 배치될 수 있다. 제2 배선 층(270)은 제2 비아(260)와 연결되어 일체를 이룰 수 있다. 제2 배선 층(270)은 제2 방향, 예를 들어 Y 방향으로 연장될 수 있다. 제2 배선 층(270)은 평면에서 보았을 때, 적어도 일 영역이 라인 형상을 가질 수 있다. 제2 배선 층(270)은 제1 방향, 예를 들어 X 방향에서 서로 이격되어 배치되는 복수의 제2 배선 층들(270)을 포함하 수 있다.
제2 배선 층(270)은 하부 영역의 폭(D1)이 상부 영역의 폭(D2)보다 클 수 있다. 제2 배선 층(270)은 상부로 갈수록 X 방향에서 폭이 좁아지는 경사진 측면들(SD)을 가질 수 있으며, 제2 배선 층(270)은 상면의 레벨에서 X 방향으로 최소 폭을 가질 수 있다. 제2 배선 층(270)은 하부로 갈수록 X 방향에서 폭이 넓어지는 경사진 측면들(SD)을 가질 수 있다. 제2 배선 층(270)의 상면과 측면(SD)이 이루는 각도는 둔각, 즉 90 ° 초과일 수 있다.
제2 배선 층(270)은 다마신 공법이 아니라 금속 식각 공정에 의해 형성되므로 상술한 것과 같은 형상을 가질 수 있다. 다만, 본 명세서의 다른 도면에서 볼 수 있듯이, 제2 배선 층(270)은 다마신 공법으로 형성할 수도 있으며, 이는 도 6a 및 도 6b에서 후술하기로 한다. 제2 배선 층(270)은 복수 개로 형성되므로, X 방향에서 서로 인접한 복수의 제2 배선 층들(270)의 상부 영역들 사이의 이격 거리는, X 방향에서 서로 인접한 복수의 제2 배선 층들(270)의 하부 영역들 사이의 이격 거리보다 클 수 있다.
제2 배선 층(270)은 제3 금속 물질, 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중 적어도 하나를 포함할 수 있다. 상기 제3 금속 물질은, 상기 제1 금속 물질과 동일하거나 서로 다를 수 있다. 상기 제3 금속 물질은, 상기 제2 금속 물질과 동일하거나 서로 다를 수 있다. 예시적인 실시예에서, 상기 제3 금속 물질은 상기 금속 물질들의 합금을 포함할 수도 있다.
제1 층간 절연 층(250)은 상기 하부 구조물 상에 배치될 수 있다. 제1 층간 절연 층(250)은 복수의 제1 배선 층들(210), 복수의 제1 비아들(220), 및 복수의 제2 비아들(260) 각각의 측면들을 덮을 수 있다. 제1 층간 절연 층(250)은 제1 비아(220)와 접촉하지 않는 제1 배선 층(210)의 상면의 일부를 덮을 수 있다. 제1 배선 층(210)의 상면은 제1 비아(220)의 상면보다 높은 레벨에 위치할 수 있다.
제2 층간 절연 층(280)은 복수의 제2 배선 층들(270) 각각의 측면들을 덮을 수 있다. 제2 층간 절연 층(280)은 제1 층간 절연 층(250) 상에 배치되며, 제1 층간 절연 층(250)을 덮을 수 있다.
제1 및 제2 층간 절연 층들(250, 280)은 BEOL(Back End of Line)의 배선층들이 배치된 영역의 층간 절연층들을 구성할 수 있다. 제1 및 제2 층간 절연 층들(250, 280)은 각각 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전(low-k) 절연 물질 층으로 이루어질 수 있다. 예를 들어, 제1 및 제2 층간 절연 층들(250, 280)은 각각 SiOCH 또는 SiOC과 같은 저유전 절연 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 층간 절연 층들(250, 280)은 각각 PSG(phosphor silicate glass), BPSG(boro-phosphor silicate glass), USG(undoped silicate glass), TEOS(tetra ethyl ortho silicate), PE-TEOS(plasma enhanced-TEOS), HDP-CVD(high density plasma-chemical vapor deposition) 산화물 등과 같은 물질을 포함할 수 있다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 3a 및 도 3b는 각각 도 2에 대응하는 영역들을 도시한다.
도 3a를 참조하면, 반도체 장치(100a1)에서, 복수의 제1 배선 층들(210)의 각각은, 제1 도전 층(212) 및 제1 도전 층(212) 상의 제2 도전 층(214)을 포함할 수 있다. 제1 비아(220)는 제2 도전 층(214)의 상면의 일부와 접촉할 수 있다. 제1 도전 층(212)은 상기 제1 금속 물질을 포함하고, 제2 도전 층(214)은 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중 제1 도전 층(212)의 상기 제1 금속 물질 및 제1 비아(220)의 상기 제2 금속 물질과 다른 적어도 하나의 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 도전 층(212), 제2 도전 층(214), 및 제1 비아(220)는 서로 다른 금속 물질을 각각 포함할 수 있다.
도 3b를 참조하면, 반도체 장치(100a2)에서, 복수의 제1 비아들(220)의 각각은, 제1 비아 패턴(222) 및 제1 비아 패턴(222) 상의 제2 비아 패턴(224)을 포함할 수 있다. 제2 비아(260)는 제2 비아 패턴(224)의 상면의 적어도 일부와 접촉할 수 있다. 제1 비아 패턴(222)은 상기 제2 금속 물질을 포함하고, 제2 비아 패턴(224)은 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중 제1 배선 층(210)의 상기 제1 금속 물질 및 제1 비아 패턴(222)의 상기 제2 금속 물질과 다른 적어도 하나의 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 배선 층(210), 제1 비아 패턴(222), 및 제2 비아 패턴(224)은 서로 다른 금속 물질을 각각 포함할 수 있다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 4a 내지 도 4c는 각각 도 2에 대응하는 영역들을 도시한다.
도 4a를 참조하면, 반도체 장치(100b1)에서, 기판(101)의 상면에 대하여 제1 배선 층(210)의 측면들(SA)이 제1 비아(220)의 측면들(SB1, SB2)보다 완만한 경사를 가질 수 있다. 예를 들어, 제1 배선 층(210)의 측면들(SA) 중 적어도 하나는, 제1 배선 층(210)의 하면과 제1 각도(α)의 경사를 이루고, 제1 비아(220)의 측면들(SB1, SB2) 중 적어도 하나는 제1 비아(220)의 하면과 제2 각도(β)의 경사를 이루고, 제1 각도(α)와 제2 각도(β)는 서로 다를 수 있다. 예를 들어, 제1 각도(α)가 제2 각도(β)보다 작을 수 있다.
도 4b를 참조하면, 반도체 장치(100b2)에서, 기판(101)의 상면에 대하여, 제1 비아(220)의 측면들(SB1, SB2)이 제1 배선 층(210)의 측면들(SA)보다 완만한 경사를 가질 수 있다. 예를 들어, 제1 배선 층(210)의 측면들(SA) 중 적어도 하나는, 제1 배선 층(210)의 하면과 제1 각도(α')의 경사를 이루고, 제1 비아(220)의 측면들(SB1, SB2) 중 적어도 하나는 제1 비아(220)의 하면과 제2 각도(β')의 경사를 이루고, 제1 각도(α')와 제2 각도(β')는 서로 다를 수 있다. 예를 들어, 제1 각도(α')가 제2 각도(β')보다 클 수 있다.
도 4c를 참조하면, 반도체 장치(100b3)에서, 기판(101)의 상면에 대하여, 제1 비아(220)의 측면들(SB1', SB2')이 서로 다른 기울기를 가질 수 있다. 예를 들어, 제1 비아(220)의 제1 측면들(SB1')은 제1 비아(220)의 하면과 제1 각도(k1)의 경사를 이루고, 제2 비아(220)의 제2 측면들(SB2')은 제1 비아(220)의 하면과 제2 각도(k2)의 경사를 이루고, 제1 각도(k1)와 제2 각도(k2)는 서로 다를 수 있다. 예를 들어, 제1 각도(k1)가 제2 각도(k2)보다 작을 수 있다. 다만, 실시예들에 따라, 제1 각도(k1)가 제2 각도(k2)보다 클 수도 있을 것이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 5는 도 2에 대응하는 영역들을 도시한다.
도 5를 참조하면, 반도체 장치(100c)는 제2 배리어 층(240)을 더 포함할 수 있다. 제2 배리어 층(240)은 절연 층(201) 상에 배치되며, 복수의 제1 배선 층들(210)의 측면들(SA), 복수의 제1 비아들(220)의 측면들(SB1, SB2), 및 복수의 제2 비아들(260)의 측면들(SC1, SC2)을 실질적으로 컨포멀하게 덮을 수 있다. 제2 배리어 층(240)은 제1 비아(220)와 접촉하지 않는 제1 배선 층(210)의 상면의 일부를 덮을 수 있다. 제1 층간 절연 층(250)은 제2 배리어 층(240)을 덮을 수 있다. 제2 배리어 층(240)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 및 텅스텐 탄소 질화물(WCN) 중 적어도 하나를 포함할 수 있다. 제2 배리어 층(240)은 이차원 물질(2D material), 예를 들어, 그래핀(graphene), 황화 탄탈륨(TaS), 황화 몰리브덴(MoS), 및 황화 텅스텐 (WS) 중 적어도 하나를을 포함할 수도 있다. 제2 배리어 층(240)은 제1 층간 절연 층(250)과 제1 배선 층(210)의 사이, 제1 층간 절연 층(250)과 제1 비아(220)의 사이, 및 제1 층간 절연 층(250)과 제2 비아(260)의 사이에 제공되어, 제1 층간 절연 층(250)과의 접착력을 향상시킬 수 있다. 제2 배리어 층(240)은 본 명세서의 다른 실시예들에도 적용될 수 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 6a 및 도 6b는 각각 도 2에 대응하는 영역들을 도시한다.
도 6a를 참조하면, 반도체 장치(100d1)에서, 복수의 제2 비아들(260')의 각각은, 제1 부분(260U) 및 제2 부분(260L)을 포함할 수 있다. 제2 부분(260L)은 제1 부분(260U)과 제1 비아(220) 사이에 배치될 수 있다. 제2 비아(260')의 제1 부분(260U)은 상부로 갈수록 폭이 넓어지는 경사진 측면들(SC1U, SC2U)을 가질 수 있다. 제2 비아(260')의 제2 부분(260L)은 하부로 갈수록 폭이 넓어지는 경사진 측면들(SC1, SC2)을 가질 수 있다. 제2 비아(260')의 제2 부분(260L)은 제1 비아(220) 상의 마스크 패턴 층(도 15b의 '232R' 참고)이 제거된 영역(도 16b의 'OP' 참고)에 도전성 물질 층을 채워 형성될 수 있으며, 제2 비아(260')의 제1 부분(260U)은 제2 층간 절연 층(280)을 먼저 형성하고, 제2 층간 절연 층(280)을 패터닝하여 상기 마스크 패턴 층을 노출시키는 비아 홀(도 18b의 'VH' 참고)을 형성한 후, 상기 비아 홀에 도전성 물질 층을 채워 형성될 수 있다. 이에 대하여서, 도 18a 및 도 18b를 참조하여 더 설명하기로 한다.
복수의 제2 배선 층들(270')은 상부로 갈수록 X 방향에서 폭이 넓어지는 경사진 측면들(SD1)을 가질 수 있다. 복수의 제2 배선 층들(270')은 Y 방향을 따른 단부의 측면(SD2)도 상부로 갈수록 폭이 넓어지도록 경사질 수 있다.
도 6b를 참조하면, 반도체 장치(100d2)에서, 도 6a의 반도체 장치(100d1)와 비교할 때, 제2 비아(260)의 제2 부분(260L)은 생략되고, 제1 부분(260U)이 제1 비아(220)와 직접 연결될 수 있다. 본 실시예는, 상기 제2 층간 절연 층(280)을 형성하기 전에, 마스크 패턴 층(도 15b의 '232R' 참조)이 이미 제거된 상태에서, 제1 비아(220)를 노출시키는 비아 홀을 형성한 후, 상기 비아 홀에 도전성 물질 층을 채워서 제조할 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 7은 도 2에 대응하는 영역들을 도시한다.
도 7을 참조하면, 반도체 장치(100e)에서, 도 2의 반도체 장치(100)와 비교할 때, 제2 비아(260)가 생략되고, 제2 배선 층들(270)이 제1 비아(220)와 직접 연결될 수 있다. 본 실시예는, 평탄화 공정 및 식각 공정으로 마스크 패턴 층(도 15b의 '232' 참조)이 이미 제거된 상태에서, 제1 비아(220) 상에 금속 물질 층을 형성하고, 상기 금속 물질 층을 식각하여 제2 배선 층들(270)을 형성함으로써 제조할 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 9a는 도 8의 반도체 장치를 절단선 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'를 따라 절단한 단면들을 도시한다. 도 9b도 도 8의 반도체 장치를 절단선 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'를 따라 절단한 단면들을 도시한다.
도 8 및 도 9a를 참조하면, 반도체 장치(100f1)에서, 제1 비아(220W)는 X 방향에서 제1 폭이 Y 방향에서 제2 폭보다 클 수 있고, 반도체 장치(100f)는 제1 비아(220W) 상의 마스크 패턴 층(232R)을 더 포함할 수 있다. 마스크 패턴 층(232R)은 제2 비아(260b)의 측면(SC1b)과 접촉할 수 있고, 제1 비아(220W)의 상면의 일부와 접촉할 수 있다. 제2 비아(260b)의 측면(SC1b)은 제2 배선 층(270)의 측면들(SD)보다 수평 방향으로 돌출될 수 있다. 마스크 패턴 층(232R)은 TiO, TiN, TiON, AlO, AlN, AlOC, SiO, SiN, SiON, SiCN, WCN, 및 WN 중 적어도 하나를 포함할 수 있다.
도 8 및 도 9b를 참조하면, 반도체 장치(100f2)에서, 도 8a의 반도체 장치(100f1)와 비교할 때, 마스크 패턴 층(232R)이 완전히 제거되어, 제2 비아(260b')는 측면들(SC1b')이 수평 방향으로 더욱 확장된 구조를 가질 수 있다.
도 8a, 도 9a, 및 도 9b의 실시예들을 제조하는 방법은, 도 19a 및 도 19b를 참조하여 더 설명하기로 한다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 10은 도 2에 대응하는 영역을 도시하며, 하부 구조물을 이루는 구성요소들이 함께 도시된다.
반도체 장치(100g)의 하부 구조물은, 기판(101) 상의 활성 영역(105), 활성 영역(105)과 교차하여 연장되는 게이트 구조물(160), 및 게이트 구조물(160)의 양 측에서 활성 영역(105) 상에 배치되는 소스/드레인 영역들(150)을 포함하는 트랜지스터를 포함할 수 있다. 상기 하부 구조물은 소자 분리 층(110), 콘택 구조물들(181, 182), 및 하부 비아들(191, 192)을 더 포함할 수 있다. 절연 층(201)은 상기 트랜지스터와 제1 배선 층(210)의 사이에 배치될 수 있다.
활성 영역(105)은 기판(101) 내에서 소자 분리 층(110)에 의해 정의되며, 예를 들어 X 방향으로 연장되도록 배치될 수 있다. 활성 영역(105)은 불순물들을 포함할 수 있고, 활성 영역들(105) 중 적어도 일부는 서로 다른 도전형의 불순물들을 포함할 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예에서, 활성 영역(105)은 기판(101)으로부터 돌출된 핀(fin) 구조를 가질 수 있고, 상기 트랜지스터는 FinFET일 수 있다.
소자 분리 층(110)은 기판(101)에서 활성 영역(105)을 정의할 수 있다. 소자 분리 층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리 층(110)은 절연 물질로 이루어질 수 있다.
소스/드레인 영역들(150)은 상기 트랜지스터의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(150)은 게이트 구조물(160)의 양 측에 배치될 수 있다. 소스/드레인 영역들(150)은 실리콘(Si)을 포함하는 반도체 층을 포함할 수 있으며, 에피택셜 층을 포함할 수 있다. 소스/드레인 영역들(150)은 서로 다른 종류 및/또는 농도의 불순물들을 포함할 수 있다. 예를 들어, 소스/드레인 영역들(150)은 n형으로 도핑된 실리콘(Si) 또는 p형으로 도핑된 실리콘 저마늄(SiGe)을 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(150)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다.
게이트 구조물(160)은 활성 영역(105)과 교차하여 Y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160)과 교차되는 활성 영역(105)에는 상기 트랜지스터의 채널 영역이 형성될 수 있다. 게이트 구조물(160)은 게이트 전극(165), 게이트 전극(165)과 활성 영역(105) 사이의 게이트 유전 층(162), 게이트 전극(165)의 측면들 상의 스페이서 층들(164), 및 게이트 전극(165)의 상면 상의 게이트 캡핑 층(166)을 포함할 수 있다.
게이트 유전 층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다.
스페이서 층들(164)은 게이트 전극(165)의 양 측면에 배치되고, 기판(101)의 상면에 수직한 Z 방향으로 연장될 수 있다. 스페이서 층들(164)은 소스/드레인 영역들(150)과 게이트 전극들(165)을 절연시킬 수 있다. 스페이서 층들(164)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 스페이서 층들(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
게이트 캡핑 층(166)은 게이트 전극(165)의 상면 상에 배치될 수 있다. 게이트 캡핑 층(166)은 게이트 유전 층(162), 게이트 전극(165), 스페이서 층들(164)의 상부 일부를 리세스하고 채운 형태로 배치될 수 있다. 이에 따라, 게이트 캡핑 층(166)은 아래로 볼록한 곡면의 하면 및 실질적으로 평탄한 상면을 가질 수 있다. 게이트 캡핑 층(166)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 구체적으로, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
콘택 구조물들(181, 182)은 소스/드레인 영역들(150)과 연결되는 제1 콘택 구조물(181) 및 게이트 전극(165)과 연결되는 제2 콘택 구조물(182)을 포함할 수 있다. 제1 콘택 구조물(181)은 게이트 구조물들(160)의 사이로 연장되어 소스/드레인 영역들(150)과 접촉할 수 있다. 제2 콘택 구조물(182)은 게이트 캡핑 층(166)을 관통하여 게이트 전극(165)과 접촉할 수 있다. 콘택 구조물들(181, 182)은 하부 비아들(191, 192)을 통해 제1 배선 층들(210)과 각각 전기적으로 연결될 수 있다. 제1 배선 층(210)은 소스/드레인 영역들(150)과 전기적으로 연결될 수 있다. 콘택 구조물들(181, 182)은 배리어 층 및 플러그 층을 포함할 수 있다. 상기 배리어 층은 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 상기 플러그 층은 금속 물질, 예를 들어 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 또는 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 콘택 구조물들(181, 182)은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 및 텅스텐 실리사이드(WSi)와 같은 금속-반도체 화합물 층을 더 포함할 수도 있다.
반도체 장치(100g)의 상부 구조물은 도 1 및 도 2를 참조하여 설명한 상부 구조물에 대응하나, 본 명세서의 도 3a 내지 도 7에서 설명한 상부 구조물이 반도체 장치(100g)에도 적용될 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 11은 도 2에 대응하는 영역을 도시하며, 하부 구조물을 이루는 구성요소들이 함께 도시된다.
반도체 장치(100h)의 하부 구조물은, 활성 영역이 활성 핀(105A) 및 활성 핀(105A) 상의 복수의 채널 층들(141, 142, 143)을 포함하는 채널 구조물(140)을 더 포함할 수 있다. 이하에서는, 도 10의 반도체 장치(100f)와 다른 구조에 대해서만 설명하기로 한다.
반도체 장치(100h)에서는, 활성 핀(105A)이 핀(fin) 구조를 갖고, 게이트 전극(165)이 활성 핀(105A)과 채널 구조물(140)의 사이, 채널 구조물(140)의 복수의 채널 층들(141, 142, 143)의 사이, 및 채널 구조물(140)의 상부에 배치될 수 있다. 이에 따라, 반도체 장치(100h)는 채널 구조물(140), 소스/드레인 영역들(150A), 및 게이트 전극(165)에 의한 MBCFETTM(Multi Bridge Channel FET)을 포함할 수 있다.
채널 구조물(140)은 활성 핀(105A) 상에서 활성 핀(105A)의 상면에 수직한 방향, 예를 들어, 제3 방향(Z)으로 서로 이격되어 배치되는 2개 이상의 복수의 채널 층들인 제1 내지 제3 채널 층들(141, 142, 143)을 포함할 수 있다. 제1 내지 제3 채널 층들(141, 142, 143)은 소스/드레인 영역(150A)과 연결되면서, 활성 핀(105A)의 상면과는 이격될 수 있다. 제1 내지 제3 채널 층들(141, 142, 143)은 소스/드레인 영역들(150A)의 사이에서, 게이트 유전 층(162) 및 게이트 전극(165)에 의해 둘러싸일 수 있다. 제1 내지 제3 채널 층들(141, 142, 143)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 저마늄(SiGe), 및 저마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 채널 층들(141, 142, 143)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물(140)을 이루는 채널 층들(141, 142, 143)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다.
반도체 장치(100h)의 상부 구조물은 도 1 및 도 2를 참조하여 설명한 상부 구조물에 대응하나, 본 명세서의 도 3a 내지 도 7에서 설명한 상부 구조물이 반도체 장치(100h)에 적용될 수 있다.
도 12a 내지 도 17b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 및 도 17b는 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 및 도 17a 각각의 절단선 I-I' 및 II-II'를 따라서 절단한 단면들을 공정 순서에 따라 도시한 도면들이다.
도 12a 및 도 12b를 참조하면, 집적 회로가 배치된 기판(101) 상에 절연 층(201), 제1 배리어 층(205), 제1 금속 층(210P), 제2 금속 층(220P), 제1 마스크 층(232), 및 제2 마스크 층(234)을 적층하여 적층 구조물(ST)을 형성할 수 있다.
기판(101) 상에 상기 집적 회로를 먼저 형성하고, 상기 집적 회로 상에 절연 층(201)을 형성할 수 있다. 기판(101) 상에는 도 10 및 도 11을 참조하여 설명한, 활성 영역들(105, 105A), 게이트 구조물(160), 및 소스/드레인 영역들(150A)이 형성될 수 있다.
절연 층(201)은 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전 물질로 형성될 수 있다. 제1 배리어 층(205)은 절연 층(201) 상에 형성될 수 있다.
제1 금속 층(210P), 제2 금속 층(220P), 제1 마스크 층(232), 및 제2 마스크 층(234)을 차례로 증착하여 적층 구조물(ST)을 형성할 수 있다. 제1 금속 층(210P) 및 제2 금속 층(220P)은 각각 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중 적어도 하나를 포함할 수 있다. 제2 금속 층(220P)은 제1 금속 층(210P)에 대하여 식각 선택비를 갖도록, 제1 금속 층(210P)의 금속 물질과 다른 금속 물질을 포함할 수 있다. 제1 마스크 층(232) 및 제2 마스크 층(234) 각각은 TiO, TiN, TiON, AlO, AlN, AlOC, SiO, SiN, SiON, SiCN, WCN, 및 WN 중 적어도 하나로 형성되거나, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같은 탄소 함유 물질층으로 형성될 수 있다. 제1 마스크 층(232)은 하드 마스크 층일 수 있다. 제1 마스크 층(232)은 복수의 마스크 층들을 포함할 수도 있다.
예시적인 실시예에서, 제1 금속 층(210P)은 서로 다른 금속 물질을 포함하는 복수의 금속 층들을 포함할 수 있다. 이 경우에, 제1 금속 층(210P)의 최상위 금속 층과 제2 금속 층(220P)은 서로 다른 금속 물질을 포함할 수 있다. 제2 금속 층(220P)도 서로 다른 금속 물질을 포함하는 복수의 금속 층들을 포함할 수 있다. 이 경우에, 제2 금속 층(220P)의 최하위 금속 층과 제1 금속 층(210P)은 서로 다른 물질을 포함할 수 있다. 이후, 후속 공정들을 수행하면, 도 3a 및 도 3b의 반도체 장치가 제조될 수 있다.
도 13a 및 도 13b를 참조하면, 제1 금속 층(210P), 제2 금속 층(220P), 및 제1 마스크 층(232)에 제1 식각 공정을 수행하여, 제1 배선 층(210), 금속 라인 패턴(220L), 및 마스크 라인 패턴(232L)을 형성할 수 있다.
제1 마스크 층(232) 및 제2 마스크 층(234) 상에 별도의 포토레지스트를 형성한 후, 이를 이용하여 제1 식각 공정을 수행할 수 있다. 상기 제1 식각 공정으로 제1 금속 층(210P), 제2 금속 층(220P), 및 제1 마스크 층(232)을 식각하여 제1 배선 층(210), 금속 라인 패턴(220L), 및 마스크 라인 패턴(232L)을 포함하는 제1 구조물들(ST1)을 형성할 수 있다. 제1 구조물들(ST1)은 평면에서 보았을 때, X 방향으로 연장되는 라인 모양일 수 있다.
예를 들어, 상기 제1 식각 공정에 의해, 제1 금속 층(210P)은 Y 방향에서 서로 분리되는 복수의 제1 배선 층들(210)로 형성될 수 있다. 상기 제1 식각 공정에 의해, 제2 금속 층(220P)은 Y 방향에서 서로 분리되는 복수의 금속 라인 패턴들(220L)로 형성될 수 있다. 상기 제1 식각 공정에 의해, 제1 마스크 층(232)은 Y 방향에서 서로 분리되는 복수의 마스크 라인 패턴(232L)로 형성될 수 있다. 상기 제1 식각 공정 후 또는 상기 제1 식각 공정 중에 제2 마스크 층(234)은 제거될 수 있다. 상기 제1 식각 공정에 의해, 제1 배리어 층(205)도 Y 방향에서 서로 분리될 수 있다.
본 단계에서, 제1 구조물(ST1)은 상부로 갈수록 Y 방향으로 폭이 좁아지는 경사면들을 가질 수 있다. 상기 제1 식각 공정에 의해, 제1 배선 층(210)의 측면들(SA)의 경사 각도와 제1 비아(도 2의 '220' 참조)의 측면들(SB2)의 경사 각도가 정해질 수 있다. 마스크 라인 패턴(232L)의 측면들(SC2)도 경사를 가질 수 있다. 예시적인 실시예에서, 식각 선택비의 차이로 상기 경사 각도들은 서로 달라질 수 있으며, 이후, 후속 공정들을 수행하면, 도 4a 및 도 4b의 반도체 장치가 제조될 수 있다.
도 14a 및 도 14b를 참조하면, 제1 구조물들(ST1)을 덮는 갭필 패턴(236), 갭필 패턴(236) 상의 제3 마스크 층(237), 및 제3 마스크 층(237) 상의 포토레지스트(238)를 형성할 수 있다.
먼저, 갭필 패턴(236)을 화학 기상 증착(CVD) 공정, 예를 들어, 유동성 화학 기상 증착(flowable chemical vapor deposition, FCVD) 공정을 수행하여 제1 구조물들(ST1) 사이 공간을 채우도록 형성할 수 있다. 갭필 패턴(236)은 제1 구조물(ST1)의 상면보다 높은 레벨까지 형성될 수 있다. 갭필 패턴(236)은 제1 배리어 층(205)의 측면들도 덮을 수 있다. 갭필 패턴(236)은 ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같은 탄소 함유 물질층으로 형성될 수 있다.
다음으로, 제3 마스크 층(237)을 갭필 패턴(236)의 상면을 덮도록 형성한 후, 포토레지스트(238)를 제3 마스크 층(237) 상에 형성할 수 있다. 제3 마스크 층(237)은 TiO, TiN, TiON, AlO, AlN, AlOC, SiO, SiN, SiON, SiCN, WCN, 및 WN 중 적어도 하나로 형성될 수 있다. 포토레지스트(238)는 제1 비아(220)가 형성될 영역 상에 아일랜드 타입으로 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 금속 라인 패턴(220L) 및 마스크 라인 패턴(232L)에 제2 식각 공정을 수행하여, 제1 비아(220) 및 마스크 패턴 층(232R)을 형성할 수 있다. 갭필 패턴(236)을 제거할 수 있다.
포토레지스트(238)를 이용하여 제2 식각 공정을 수행할 수 있다. 상기 제2 식각 공정으로, 금속 라인 패턴(220L) 및 마스크 라인 패턴(232L)을 식각하여 제1 비아(220) 및 마스크 패턴 층(232R)을 포함하는 예비 비아 구조물들(PS)을 형성할 수 있다. 이로써, 예비 비아 구조물들(PS)과 제1 배선 층(210)을 포함하는 제2 구조물(ST2)을 형성할 수 있다.
예를 들어, 상기 제2 식각 공정에 의해, 금속 라인 패턴(220L)은 X 방향에서 서로 분리되는 복수의 제1 비아들(220)로 형성될 수 있다. 상기 제2 식각 공정에 의해, 마스크 라인 패턴(232L)은 X 방향에서 서로 분리되는 복수의 마스크 패턴 층들(232R)로 형성될 수 있다. 상기 제2 식각 공정 후 또는 상기 제2 식각 공정 중에, 제3 마스크 층(237)과 포토레지스트(238)는 제거될 수 있다. 제2 구조물들(ST2)을 형성한 후, 갭필 패턴(236)은 제거될 수 있다.
식각 선택비의 차이로, 상기 제2 식각 공정은, 제1 배선 층들(210)의 상면이 노출될 때까지 수행될 수 있다. 따라서, 별도의 식각 정지 층의 제공 없이도, 상기 제2 식각 공정을 원하는 식각 깊이까지만 수행할 수 있다.
본 단계에서, 제2 구조물(ST2)의 예비 비아 구조물(PS)은 상부로 갈수록 X 방향으로 폭이 좁아지는 경사진 측면들을 가질 수 있다. 상기 제2 식각 공정에 의해, 제1 비아(220)의 측면들(SB1)의 경사 각도와 마스크 패턴 층(232R)의 측면들(SC1)의 경사 각도가 정해질 수 있다.
예시적인 실시예에서, 상기 제1 식각 공정 및 상기 제2 식각 공정 각각의 공정 조건들에 따라, 제1 비아(220)의 측면들(SB1, SB2)도 서로 다른 경사 각도를 가질 수 있으며, 이후 후속 공정들을 수행하면, 도 4c의 반도체 장치가 제조될 수 있다.
예시적인 실시예에서, 본 단계 후에, 제1 배리어 층(205) 및 제2 구조물(ST2)을 덮는 제2 배리어 층(240)을 컨포멀하게 형성한 후, 후속 공정들을 수행하면 도 5의 반도체 장치가 제조될 수 있다.
도 16a 및 도 16b를 참조하면, 제1 층간 절연 층(250)을 형성하고, 평탄화 공정을 수행한 후, 마스크 패턴 층(232R)을 제거할 수 있다.
제1 층간 절연 층(250)을 화학 기상 증착(CVD) 공정, 예를 들어, 유동성 화학 기상 증착(FCVD) 공정을 수행하여 제2 구조물들(ST2) 사이 공간을 채우도록 형성할 수 있다. 제1 층간 절연 층(250)은 제1 배리어 층(205)의 측면들도 덮을 수 있다. 제1 층간 절연 층(250)은 제2 구조물들(ST2)의 상면보다 높은 레벨까지 형성될 수 있다. 이후, 마스크 패턴 층(232R)의 상면이 노출될 때까지 평탄화 공정을 수행하여 제1 층간 절연 층(250)의 일부를 제거할 수 있다. 예시적인 실시예에서, 상기 평탄화 공정을 수행한 후, 제1 층간 절연 층(250) 상에 식각 정지 층을 더 형성할 수도 있다. 상기 식각 정지 층은 TiN, WCN, 또는 SiCN을 포함하거나, 이중층(bi-layer)(예컨대, AlN/SiCO), 또는 삼중층(Tri-layer)(예컨대, AlN/SiOC/AlOx, AlOx,/SiCO/AlOx)을 포함할 수 있다.
마스크 패턴 층(232R)을 제1 층간 절연 층(250) 및 제1 비아(220)에 대하여 선택적으로 제거할 수 있다. 마스크 패턴 층(232R)의 제거 공정은 습식 식각 및 건식 식각 중 적어도 하나를 이용할 수 있다. 마스크 패턴 층(232R)이 제거되어 형성된 개구부(OP)에서 제1 비아(220)의 상면이 노출될 수 있다.
도 17a 및 도 17b를 참조하면, 개구부(OP)를 제2 비아(260)로 채우면서 제1 층간 절연 층(250) 상에 제3 금속 층(270P)을 형성할 수 있다.
제2 비아(260)는 개구부(OP)를 채우면서 제1 비아(220)와 연결될 수 있다. 제2 비아(260)는 제1 비아(220)의 상부에 자기-정렬(self-aligned)될 수 있다. 제3 금속 층(270P)은 제2 비아(260)와 동일한 공정 단계에서 형성되며, 제1 층간 절연 층(250)의 상면을 덮도록 형성될 수 있다. 제3 금속 층(270P)은 제2 비아(260)는 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중 적어도 하나로 형성될 수 있다.
다음으로, 도 1 내지 도 2를 함께 참조하면, 제3 금속 층(270P)을 패터닝하여 제2 배선 층(270)을 형성하고, 제3 금속 층(270P)이 일부 제거된 영역에 제2 층간 절연 층(280)을 형성할 수 있다. 이로써, 도 1 내지 도 2의 반도체 장치가 제조될 수 있다.
도 18a 및 도 18b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법 중 일부 단계들을 설명하기 위해 도시한 도면들이다.
먼저, 도 18a를 참조하면, 도 12a 내지 도 16b에서 상술한 바와 같이, 기판(101), 절연 층(201), 제1 배리어 층(205), 제2 구조물(ST2), 및 제1 층간 절연 층(250)을 형성한 후, 마스크 패턴 층(232R)을 제거하지 않고 제2 층간 절연 층(280)을 형성할 수 있다. 예시적인 실시예에서, 제1 층간 절연 층(250) 상에 평탄화 공정을 수행한 후, 제2 층간 절연 층(280)을 형성하기 전에, 제1 층간 절연 층(250) 상에 식각 정지 층을 더 형성할 수도 있다. 상기 식각 정지 층은 TiN, WCN, 또는 SiCN을 포함하거나, 이중층(bi-layer)(예컨대, AlN/SiCO), 또는 삼중층(Tri-layer)(예컨대, AlN/SiOC/AlOx, AlOx,/SiCO/AlOx)을 포함할 수 있다. 상기 식각 정지 층은 하기 도 18b에서 비아 홀(VH)을 형성하면서 비아 홀(VH)의 하부에서 일부 제거될 수 있다.다음으로, 도 18b를 참조하면, 제2 층간 절연 층(280)의 일부를 제거하여 마스크 패턴 층(232R)의 상면을 노출시키는 비아 홀(VH) 및 비아 홀(VH)과 연결되는 제1 트렌치(T1)를 형성할 수 있다. 비아 홀(VH)은 상부로 갈수록 폭이 넓어지는 경사진 측면들(SC1U, SC2U)을 가질 수 있다. 제1 트렌치(T1)도 상부로 갈수록 폭이 넓어질 수 있다.
다음으로, 마스크 패턴 층(232R)을 제거한 후, 마스크 패턴 층(232R)이 제거된 영역, 비아 홀(VH), 및 제1 트렌치(T1)에 금속 물질을 채워 제2 비아(260') 및 제2 배선 층(270')을 형성할 수 있다. 이로써, 도 6a의 반도체 장치가 제조될 수 있다.
예시적인 실시예에서, 도 18a에서 제2 층간 절연 층(280)을 형성하기 전에, 제1 비아(220)의 상면이 노출될 때까지 평탄화 공정을 수행하거나, 도 15a 및 도 15b에서 마스크 패턴 층(232R)이 이미 제거된 상태에서, 제1 층간 절연 층(250)을 형성하고, 도 18b의 공정 단계를 수행하는 경우, 도 6b의 반도체 장치가 제조될 수 있다.
도 19a 및 도 19b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법 중 일부 단계들을 설명하기 위해 도시한 도면들이다. 도 19a 및 도 19b는 도 8의 절단선 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'를 따라서 절단한 단면들을 공정 순서에 따라 도시한 도면들이다.
먼저, 도 19a를 참조하면, 예비 비아 구조물(PS')이 X 방향으로 폭이 Y 방향으로 폭보다 크게 형성될 수 있다. 예를 들어, 제2 비아(220W) 및 마스크 패턴 층(232R)도 X 방향으로 폭이 Y 방향으로 폭보다 크게 형성될 수 있다. 도 18a를 참조하여 상술한 바와 같이, 마스크 패턴 층(232R)을 제거하지 않고 제2 층간 절연 층(280)을 형성할 수 있다. 예시적인 실시예에서, 제1 층간 절연 층(250) 상에 평탄화 공정을 수행한 후, 제2 층간 절연 층(280)을 형성하기 전에, 제1 층간 절연 층(250) 상에 식각 정지 층을 더 형성할 수도 있다. 상기 식각 정지 층은 TiN, WCN, 또는 SiCN을 포함하거나, 이중층(bi-layer)(예컨대, AlN/SiCO), 또는 삼중층(Tri-layer)(예컨대, AlN/SiOC/AlOx, AlOx,/SiCO/AlOx)을 포함할 수 있다. 상기 식각 정지 층은 하기 도 19b에서 제2 트렌치(T2)를 형성하면서 제2 트렌치(T2)의 하부에서 일부 제거될 수 있다.
다음으로, 도 19b를 참조하면, 제2 층간 절연 층(280)의 일부를 제거하여 마스크 패턴 층(232R)의 상면을 노출시키는 제2 트렌치(T2)를 형성할 수 있다. 제2 트렌치(T2)는 상부로 갈수록 폭이 넓어질 수 있다.
다음으로, 마스크 패턴 층(232R)의 일부 또는 전부를 제거한 후, 마스크 패턴 층(232R)의 일부 또는 전부 제거된 영역 및 제2 트렌치(T2)에 금속 물질을 채워 제2 비아(260b, 260b') 및 제2 배선 층(270)을 형성할 수 있다. 이로써, 도 9a 및 도 9b의 반도체 장치가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 영역
110: 소자 분리 층 150: 소스/드레인 영역
160: 게이트 구조물 181, 182: 콘택 구조물
201: 절연 층 205: 제1 배리어 층
210: 제1 배선 층 220: 제1 비아
232: 제1 마스크 층 234: 제2 마스크 층
236: 갭필 패턴 237: 제3 마스크 층
238: 포토레지스트 240: 제2 배리어 층
250: 제1 층간 절연 층 260: 제2 비아
270: 제2 배선 층 280: 제2 층간 절연 층

Claims (20)

  1. 기판을 포함하는 하부 구조물;
    상기 하부 구조물 상에서 제1 방향으로 연장되고, 제1 금속 물질을 포함하는 제1 배선 층;
    상기 제1 배선 층의 상면의 일부와 접촉하고, 상기 제1 금속 물질과 다른 제2 금속 물질을 포함하는 제1 비아;
    상기 제1 비아의 상면의 적어도 일부와 접촉하고, 상기 제1 비아의 최대 폭보다 작은 최대 폭을 갖는 제2 비아; 및
    상기 제2 비아와 연결되며 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 배선 층을 포함하고,
    상기 제1 배선 층은 상부로 갈수록 폭이 좁아지는 경사진 측면들을 갖고,
    상기 제1 비아는 상부로 갈수록 폭이 좁아지는 경사진 측면들을 갖는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 금속 물질은 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중 적어도 하나의 물질을 포함하고,
    상기 제2 금속 물질은 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중 상기 제1 금속 물질과 다른 적어도 하나의 물질을 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 비아는 상기 제1 배선 층 상에 상기 제1 방향에서 서로 이격되어 배치되는 복수의 제1 비아들을 포함하고,
    상기 제1 방향에서 서로 인접한 상기 복수의 제1 비아들의 상부 영역들 사이의 제1 이격 거리는, 상기 제1 방향에서 서로 인접한 상기 복수의 제1 비아들의 하부 영역들 사이의 제2 이격 거리보다 큰 반도체 장치.
  4. 제1 항에 있어서,
    상기 제2 비아는 상부로 갈수록 폭이 좁아지는 경사진 측면들을 갖고,
    상기 제2 배선 층은 상부로 갈수록 폭이 좁아지는 경사진 측면들을 갖는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 배선 층은, 제1 도전 층 및 상기 제1 도전 층 상의 제2 도전 층을 포함하고,
    상기 제1 비아는 상기 제2 도전 층의 상면의 일부와 접촉하고,
    상기 제1 도전 층은 상기 제1 금속 물질을 포함하고,
    상기 제2 도전 층은 상기 제1 금속 물질 및 상기 제2 금속 물질과 각각 다른 금속 물질을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 비아는, 제1 비아 패턴 및 상기 제1 비아 패턴 상의 제2 비아 패턴을 포함하고,
    상기 제2 비아는 상기 제2 비아 패턴의 상면의 적어도 일부와 접촉하고,
    상기 제1 비아 패턴은 상기 제2 금속 물질을 포함하고,
    상기 제2 비아 패턴은 상기 제1 금속 물질 및 상기 제2 금속 물질과 각각 다른 금속 물질을 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 배선 층의 상기 측면들 중 적어도 하나는 상기 제1 배선 층의 하면과 제1 각도로 경사를 이루고,
    상기 제1 비아의 상기 측면들 중 적어도 하나는 상기 제1 비아의 하면과 제2 각도로 경사를 이루고,
    상기 제1 각도와 상기 제2 각도는 서로 다른 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 비아는 상기 제1 방향에서 서로 대향하는 제1 측면들 및 상기 제2 방향에서 서로 대향하는 제2 측면들을 갖고,
    상기 제1 비아의 상기 제1 측면들은 상기 제1 비아의 하면과 제1 각도로 경사를 이루고,
    상기 제1 비아의 상기 제2 측면들은 상기 제1 비아의 상기 하면과 제2 각도로 경사를 이루고,
    상기 제1 각도와 상기 제2 각도는 서로 다른 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 배선 층의 측면들, 상기 제1 비아의 측면들, 및 상기 제2 비아의 측면들을 컨포멀하게 덮는 배리어 층을 더 포함하는 반도체 장치.
  10. 기판 상에서 제1 방향으로 연장되고, 상기 제1 방향과 수직한 제2 방향에서 서로 이격되어 배치되는 복수의 제1 배선 층들;
    상기 복수의 제1 배선 층들 상에 배치되고, 상기 제2 방향으로 연장되고, 상기 제1 방향에서 서로 이격되어 배치되는 복수의 제2 배선 층들; 및
    상기 복수의 제1 배선 층들과 상기 복수의 제2 배선 층들 사이 레벨에서, 상기 복수의 제1 배선 층들과 상기 복수의 제2 배선 층들이 교차하는 영역들 중 적어도 일부 영역에 배치되어, 상기 복수의 제1 배선 층들과 상기 복수의 제2 배선 층들을 서로 전기적으로 연결하는 복수의 비아 구조물들;
    상기 복수의 제1 배선 층들 및 상기 복수의 제2 배선 층들 중 적어도 하나는 하부로 갈수록 폭이 넓어지는 경사진 측면들을 갖고,
    상기 복수의 비아 구조물들의 각각은 하부로 갈수록 폭이 넓어지는 경사진 측면들을 갖는 부분을 포함하고,
    상기 복수의 제1 배선 층들의 각각은 제1 금속 물질로 형성되고,
    상기 비아 구조물들의 각각은 제2 금속 물질을 포함하는 금속 물질 층을 포함하고,
    상기 제2 금속 물질은 상기 제1 금속 물질과 다르며, 상기 제1 금속 물질과 접촉되는 반도체 장치.
  11. 제10 항에 있어서,
    상기 복수의 제2 배선 층들의 각각은 제3 금속 물질로 형성되고,
    상기 제1 금속 물질과 상기 제3 금속 물질은 동일하거나 서로 다른 반도체 장치.
  12. 제11 항에 있어서,
    상기 제1 금속 물질, 상기 제2 금속 물질, 및 상기 제3 금속 물질은 각각 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중에서 어느 하나의 금속 물질로 선택되는 반도체 장치.
  13. 제10 항에 있어서,
    상기 비아 구조물들의 각각은, 상기 복수의 제1 배선 층들 중 하나의 제1 배선 층의 상면의 일부와 접촉하는 제1 비아 및 상기 제1 비아 상에 배치되고 상기 복수의 제2 배선 층들 중 하나의 제2 배선 층과 일체를 이루는 제2 비아를 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제2 비아는 자기-정렬되어(self-aligned) 측면들이 상기 제1 비아의 측면들과 공면을 이루는 반도체 장치.
  15. 제13 항에 있어서,
    상기 제1 비아는, 하부로 갈수록 폭이 넓어지는 경사진 측면들을 갖는 반도체 장치.
  16. 제13 항에 있어서,
    상기 제2 비아는, 상부로 갈수록 폭이 넓어지는 경사진 측면들을 갖는 제1 부분을 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 제2 비아는, 상기 제1 부분과 상기 제1 비아의 사이에 배치되고, 하부로 갈수록 폭이 넓어지는 경사진 측면들을 갖는 제2 부분을 더 포함하는 반도체 장치.
  18. 기판을 포함하는 하부 구조물;
    상기 하부 구조물 상에서 제1 방향으로 연장되고, 상기 제1 방향과 수직한 제2 방향에서 서로 이격되어 배치되는 복수의 제1 배선 층들;
    상기 복수의 제1 배선 층들 상에 배치되고, 상기 제2 방향으로 연장되고, 상기 제1 방향에서 서로 이격되어 배치되는 복수의 제2 배선 층들; 및
    상기 복수의 제1 배선 층들 중 하나의 제1 배선 층의 상면의 일부와 접촉하는 제1 비아;
    상기 제1 비아 및 상기 복수의 제2 배선 층들 중 하나의 제2 배선 층 사이에 배치되고, 상기 제1 비아와 접촉하는 제2 비아;
    상기 복수의 제1 배선 층들, 상기 제1 비아, 및 상기 제2 비아 각각의 측면들을 덮는 제1 층간 절연 층; 및
    상기 복수의 제2 배선 층들 각각의 측면들을 덮는 제2 층간 절연 층을 포함하고,
    상기 복수의 제1 배선 층들 각각은, 하부 영역의 폭이 상부 영역의 폭보다 크고,
    상기 제1 비아는 하부 영역의 폭이 상부 영역의 폭보다 크고,
    상기 제2 비아는 하부 영역의 폭이 상부 영역의 폭보다 크고,
    상기 복수의 제1 배선 층들의 각각은 제1 금속 물질로 형성되고,
    상기 제1 비아는 제2 금속 물질로 형성되고,
    상기 제2 금속 물질은 상기 제1 금속 물질과 다른 반도체 장치.
  19. 제18 항에 있어서,
    상기 제1 금속 물질은 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중 적어도 하나의 물질을 포함하고,
    상기 제2 금속 물질은 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중 상기 제1 금속 물질과 다른 적어도 하나의 물질을 포함하는 반도체 장치.
  20. 제18 항에 있어서,
    상기 제2 비아의 최대 폭은 상기 제1 비아의 최대폭보다 작고,
    상기 제2 비아는 상기 하나의 제2 배선 층과 일체를 이루고,
    상기 제1 층간 절연 층의 상면은 상기 제1 비아의 상면보다 높은 레벨에 위치하는 반도체 장치.

KR1020210088976A 2021-07-07 2021-07-07 반도체 장치 KR20230008935A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210088976A KR20230008935A (ko) 2021-07-07 2021-07-07 반도체 장치
US17/705,343 US20230011088A1 (en) 2021-07-07 2022-03-27 Semiconductor devices
CN202210793148.XA CN115602687A (zh) 2021-07-07 2022-07-05 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210088976A KR20230008935A (ko) 2021-07-07 2021-07-07 반도체 장치

Publications (1)

Publication Number Publication Date
KR20230008935A true KR20230008935A (ko) 2023-01-17

Family

ID=84799326

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210088976A KR20230008935A (ko) 2021-07-07 2021-07-07 반도체 장치

Country Status (3)

Country Link
US (1) US20230011088A1 (ko)
KR (1) KR20230008935A (ko)
CN (1) CN115602687A (ko)

Also Published As

Publication number Publication date
CN115602687A (zh) 2023-01-13
US20230011088A1 (en) 2023-01-12

Similar Documents

Publication Publication Date Title
US10164034B2 (en) Semiconductor device and a method for fabricating the same
US11195927B2 (en) Semiconductor device
US11710796B2 (en) Semiconductor devices
US11658075B2 (en) Semiconductor device
US20230411517A1 (en) Semiconductor devices
US11721622B2 (en) Semiconductor devices
US20220367453A1 (en) Semiconductor device
US20220406914A1 (en) Semiconductor device
US20220238653A1 (en) Semiconductor device
US20220246528A1 (en) Semiconductor device
KR20220115701A (ko) 반도체 소자 형성 방법
KR20230008935A (ko) 반도체 장치
KR20220167938A (ko) 반도체 장치
KR20220099143A (ko) 반도체 장치
US20240120392A1 (en) Semiconductor device
US20230223451A1 (en) Semiconductor devices
US20230163178A1 (en) Semiconductor devices
US20240096995A1 (en) Semiconductor devices
US20230131215A1 (en) Methods of manufacturing semiconductor devices
US20230135975A1 (en) Semiconductor devices
EP4312274A2 (en) Gate-all-around semiconductor devices comprising two-dimensional protective layers
US20220254650A1 (en) Semiconductor device and a method of manufacturing the semiconductor device
US20220352309A1 (en) Semiconductor device
TW202414787A (zh) 半導體元件
KR20240045604A (ko) 반도체 소자