TWI752339B - 半導體結構及其製造方法 - Google Patents

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TWI752339B
TWI752339B TW108127380A TW108127380A TWI752339B TW I752339 B TWI752339 B TW I752339B TW 108127380 A TW108127380 A TW 108127380A TW 108127380 A TW108127380 A TW 108127380A TW I752339 B TWI752339 B TW I752339B
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dielectric layer
patterned
semiconductor
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楊慶榮
陳憲偉
陳明發
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台灣積體電路製造股份有限公司
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Abstract

提供一種半導體結構及其製造方法。一種半導體結構包括第一半導體基板、第一內連結構、第一導電墊、第一介電層及第一導電連接件。第一半導體基板包括位於第一半導體基板中的多個第一半導體裝置。第一內連結構設置在第一半導體基板之上且電性耦合到第一半導體裝置。第一導電墊設置在第一內連結構之上且電性耦合到第一內連結構。第一介電層覆蓋第一導電墊及第一內連結構且第一介電層包括延伸穿過第一導電墊的一部分。第一導電連接件設置在第一內連結構上且電性耦合到第一內連結構且第一導電連接件延伸穿過第一介電層的所述部分。

Description

半導體結構及其製造方法
本發明的實施例是涉及一種半導體結構及其製造方法，特別是涉及一種適於應用在三維積體電路的半導體結構及其製造方法。
近年來，由於各種電子元件（例如，電晶體、二極體、電阻器、電容器等）的積體密度的持續提高，半導體業已經歷了快速增長。在很大程度上，積體密度的此種提高來自於最小特徵尺寸（minimum feature size）的連續減小，此使得更多元件能夠整合到給定面積中。舉例來說，積體元件佔用的面積接近於半導體晶圓的表面，然而，在二維（two-dimensional，2D）積體電路形成中可實現的密度存在實體限制。舉例來說，這些限制中的一個限制來自於隨著半導體裝置的數目增加，半導體裝置之間的內連的數目及長度明顯增大。由於現存的積體電路設計規則要求在半導體結構中佈置導電配線的節距減小，因此正不斷努力開發形成半導體結構的新機制。
根據本公開的一些實施例，一種半導體結構包括第一半導體基板、第一內連結構、第一導電墊、第一介電層及第一導電連接件。所述第一半導體基板包括位於所述第一半導體基板中的多個第一半導體裝置。所述第一內連結構設置在所述第一半導體基板之上且電性耦合到所述第一半導體裝置。所述第一導電墊設置在所述第一內連結構之上且電性耦合到所述第一內連結構。所述第一介電層覆蓋所述第一導電墊及所述第一內連結構，並且所述第一介電層包括延伸穿過所述第一導電墊的一部分。所述第一導電連接件設置在所述第一內連結構上且電性耦合到所述第一內連結構，並且所述第一導電連接件延伸穿過所述第一介電層的所述部分。
根據本公開的一些實施例，一種半導體結構包括第一半導體晶粒及第二半導體晶粒，所述第二半導體晶粒堆疊在所述第一半導體晶粒上且接合到所述第一半導體晶粒。所述第一半導體晶粒包括：第一內連層；第一導電墊，設置在所述第一內連層上且電性耦合到所述第一內連層；第一介電層，設置在所述第一內連層之上且覆蓋所述第一導電墊；第一導電連接件，嵌在所述第一介電層中且朝所述第一導電墊延伸以電性耦合到所述第一內連層；以及第一虛擬連接件，設置在所述第一導電連接件旁邊且嵌在所述第一介電層中。所述第二半導體晶粒包括第二介電層、第二導電連接件及第二虛擬連接件。所述第二介電層接合到所述第一半導體晶粒的所述第一介電層。所述第二導電連接件及所述第二虛擬連接件嵌在所述第二介電層中且分別接合到所述第一半導體晶粒的所述第一導電連接件及所述第一半導體晶粒的所述第一虛擬連接件。
根據本公開的一些實施例，一種半導體結構的製造方法包括至少以下步驟。在半導體基板之上的內連結構上形成具有貫穿孔的圖案化導電墊。將所述內連結構之上的介電材料圖案化以形成具有第一開口的圖案化介電層。所述第一開口穿過所述介電材料的形成在所述圖案化導電墊的所述貫穿孔內部的一部分從而以可觸及的方式暴露出所述內連結構。在所述圖案化介電層的所述第一開口內部形成導電材料且所述導電材料接觸所述內連結構以形成導電連接件。所述導電連接件藉由所述圖案化介電層而在橫向上與所述圖案化導電墊隔離。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及佈置的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開在各種實例中可重複使用參考標號及/或文字。這種重複使用是為了簡明及清晰起見且自身並不表示所論述的各個實施例及/或配置之間的關係。
另外，為易於說明，本文中可能使用例如“下方（beneath）”、“下面（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還涵蓋裝置在使用或操作中的不同取向。裝置可具有其他取向（旋轉90度或處於其他取向）且本文中所用的空間相對性描述語可同樣相應地進行解釋。
還可包括其他特徵及製程。舉例來說，可包括測試結構以說明對三維（three-dimensional，3D）封裝或三維積體電路（three-dimensional integrated circuit，3DIC）裝置進行驗證測試。所述測試結構可包括例如在重佈線層中或基板上形成的測試墊（test pad），以便能夠對3D封裝或3DIC進行測試、使用探針及/或探針卡（probe card）等。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可與包含對已知良好晶粒（known good die）進行中間驗證的測試方法結合使用以提高良率並降低成本。
圖1A到圖1F是示出根據本公開一些示例性實施例的一層半導體結構的製造方法中各個階段的示意性剖視圖。參照圖1A及圖1B，在半導體基板110上形成內連結構120。舉例來說，半導體基板110包括可為經摻雜的或未經摻雜的塊狀半導體、絕緣體上半導體（semiconductor-on-insulator，SOI）基板、其他支撐基板（例如，石英、玻璃等）、其組合等。在一些實施例中，半導體基板110包含元素半導體（例如，結晶、多晶或非晶結構中的矽或鍺等）、化合物半導體（例如，碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦等）、合金半導體（例如，矽-鍺（SiGe）、磷砷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化鎵銦（GaInP）等）、其組合或其他合適的材料。舉例來說，化合物半導體基板可具有多層式結構或者所述基板可包括多層式化合物半導體結構。在一些實施例中，合金SiGe形成在矽基板之上。在其他實施例中，SiGe基板是應變的。在一些實施例中，半導體基板110是裝置晶圓。舉例來說，半導體基板110包括形成在半導體基板110中的多個半導體裝置112。半導體裝置112可為或可包括主動裝置（例如，電晶體、二極體等）及/或被動裝置（例如，電容器、電阻器、電感器等）或其他合適的電子元件。
半導體基板110可包括在前端工序（front-end-of-line，FEOL）中形成的電路系統（未示出）且內連結構120可在後端工序（back-end-of-line，BEOL）中形成。在一些實施例中，內連結構120包括形成在半導體基板110之上且覆蓋半導體裝置112的層間介電（inter-layer dielectric，ILD）層以及形成在ILD層之上的金屬間介電（inter-metallization dielectric，IMD）層。在一些實施例中，ILD層及IMD層由例如以下低介電常數（low-K）介電材料形成：磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、SiOxCy、旋塗玻璃（Spin-On-Glass）、旋塗聚合物（Spin-On-Polymer）、矽碳材料、其化合物、其複合物、其組合等。ILD層及IMD層可包括任何合適數目的介電材料層，所述介電材料層的數目並非僅限於此。
在一些實施例中，內連結構120對半導體裝置112進行內連。舉例來說，內連結構120包括設置在半導體基板110上的至少一個介電層124以及嵌在介電層124中的多個內連層122。舉例來說，內連層122中的每一者包括導電線、導電墊、導通孔等。內連層122的材料可包括銅或銅合金，但也可使用其他金屬（例如，鋁、銀、金及其組合）。在一些實施例中，內連層122的兩層或更多層導電線由內連層122的導通孔在垂直方向上進行內連且嵌在介電層124中。設置在半導體基板110之上的內連結構120的內連層122可將形成在半導體基板110中及/或半導體基板110上的半導體裝置112彼此電性耦合且將半導體裝置112電性耦合到外部元件。
舉例來說，內連結構120的內連層122包括底部內連層M1、頂部內連層Mt及位於底部內連層M1與頂部內連層Mt之間的中間層級內連層（例如，位於底部內連層M1正上方的第二層級內連層M2、位於頂部內連層Mt正下方的第三層級內連層M3及位於第二層級內連層M2與第三層級內連層M3之間的其他內連層（未示出））。為易於說明，本文中使用用語“頂部”來指代層中的相對於其他層來說距離半導體基板110最遠的一層，使用用語“底部”來指代層中的相對於其他層來說距離半導體基板110最近的一層。應注意，圖中所示四層級的內連層結構僅為示例性的，內連結構120可依據電路設計的要求包括更多內連層或更少內連層。在一些實施例中，在介電層124上設置內連結構120的至少一個鈍化層126’且所述至少一個鈍化層126’局部地覆蓋內連層122的頂部內連層Mt。在一些實施例中，鈍化層126’是非低介電常數介電層。舉例來說，鈍化層126’由氧化矽、氮化矽、未經摻雜的矽酸鹽玻璃、聚醯亞胺等形成。作為另外一種選擇，省略鈍化層126’。鈍化層126’可包括以可觸及的方式暴露出頂部內連層Mt的至少一部分以用於進一步電性連接的開口（未標記）。
在一些實施例中，在鈍化層126’上及鈍化層126’的開口內部形成導電材料以實體接觸且電性接觸下伏的內連層122（例如頂部內連層Mt）。接下來，移除導電材料的一部分以形成具有貫穿孔TH的圖案化導電墊130。導電墊130的材料可包括鋁，但可使用其他合適的導電材料（例如銅）。在一些實施例中，在鈍化層126’上及鈍化層126’的開口內部形成導電材料之後，將導電材料圖案化以形成導電墊130’。應注意，儘管僅示出一個導電墊130’，然而在內連結構120上可形成多個導電墊。在一些實施例中，導電墊130’可為能夠進行功能測試的測試墊。隨後，移除導電墊130’的一部分以形成圖案化導電墊130的貫穿孔TH。舉例來說，在測試之後執行貫穿孔TH的形成製程。在一些實施例中，鈍化層126’的一部分被圖案化導電墊130的貫穿孔TH暴露出，如圖1B所示。應注意，結合圖1B闡述的結構僅為示例性的。在其他實施例中，內連層122的頂部內連層Mt的一部分被圖案化導電墊130的貫穿孔TH暴露出。
在一些實施例中，在鈍化層126’上及鈍化層126’的開口內部形成導電材料之後，將導電材料一次性圖案化以形成具有貫穿孔TH的圖案化導電墊130。在一些實施例中，在形成導電材料之後，可使用微影（lithography）及蝕刻（etching）來形成圖案化導電墊130。舉例來說，微影技術涉及在導電材料上沉積光阻材料（未示出），隨後輻照（或曝光）光阻材料並對光阻材料進行顯影以移除光阻材料的一部分。其餘的光阻材料會保護下伏的材料不受後續蝕刻步驟的影響。可對導電材料施用合適的蝕刻製程（例如反應離子蝕刻（reactive ion etch）或其他乾式蝕刻、等向性（isotropic）或異向性（anisotropic）濕式蝕刻或者任何其他合適的蝕刻或圖案化製程）以移除導電材料的被暴露出的部分直到暴露出下伏的鈍化層126’為止，使得形成包括貫穿孔TH的圖案化導電墊130。隨後，針對光阻材料訂制剝除溶液，然後進行蝕刻以移除任何光阻殘餘物。應注意，可使用替代製程來形成具有貫穿孔TH的圖案化導電墊130。
在一些實施例中，圖案化導電墊130的外側壁130a是實質上豎直的且實質上垂直於鈍化層126’的頂表面。在一些實施例中，貫穿孔TH從圖案化導電墊130的頂表面130t向鈍化層126’漸縮。在一些實施例中，貫穿孔TH中的一者包括大於貫穿孔TH中的所述一者的底部寬度WH2的頂部寬度WH1。舉例來說，貫穿孔TH中的一者的寬度在朝圖案化導電墊130的頂表面130t的方向上逐漸增大，從而形成圖案化導電墊130的傾斜的內側壁130b。頂表面130t連接到內側壁130b及外側壁130a。應注意，結合圖1B闡述的結構僅為示例性的，在其他實施例中，圖案化導電墊130的外側壁130a及/或內側壁130b依據貫穿孔TH的形成製程可為傾斜的或可為實質上垂直的。
參照圖1C及圖1D，在鈍化層126’上形成介電材料140’以覆蓋圖案化導電墊130。舉例來說，圖案化導電墊130的頂表面130t、外側壁130a及內側壁130b被介電材料140’覆蓋。在一些實施例中，用介電材料140’填充圖案化導電墊130的貫穿孔TH。介電材料140’可為或可包含用於後續接合製程的任何合適的電絕緣材料。在一些實施例中，介電材料140’包括含矽介電層。舉例來說，介電材料140’包含氧化矽（SiO）、氮氧化矽（SiON）、氮化矽（SiN）等，並且可藉由沉積製程（例如，化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）等）或其他合適的技術形成。
接下來，可移除介電材料140’的部分及下伏的鈍化層126’的部分以分別形成圖案化介電層140及圖案化鈍化層126。舉例來說，可利用鑲嵌技術（damascene technique）或其他合適的圖案化製程。在一些實施例中，對介電材料140’及下伏的鈍化層126’執行雙鑲嵌製程（dual damascene process）。舉例來說，在介電材料140’中形成多個溝槽開口TR1及TR2，並且在介電材料140’及鈍化層126’中形成多個通孔開口VO且所述多個通孔開口VO從對應的溝槽開口TR2延伸。溝槽開口TR1及TR2可被形成為分佈在介電材料140’上的分散的凹陷圖案。通孔開口VO可穿過下伏的鈍化層126’以形成以可觸及的方式暴露出內連層122的頂部內連層Mt的圖案化鈍化層126。在其他實施例中，通孔開口VO可依據設計要求進一步延伸到內連結構120的介電層124中以暴露出內連層122的位於頂部內連層Mt下方的任何層級。應理解，結合圖1D闡述的雙鑲嵌技術僅為示例性的，並且在其他實施例中可使用單鑲嵌製程（single damascene process）或其他合適的圖案化製程。
在一些實施例中，利用微影及蝕刻技術形成通孔開口VO以及溝槽開口TR1及TR2。通孔開口VO可在溝槽開口TR1及TR2之前形成。舉例來說，通孔優先製造方法（via-first approach）包括至少以下步驟。在介電材料140’上施加光阻（未示出）並將所述光阻圖案化。光阻可為單層式光阻、雙層式光阻、三層式光阻等。接著，使用光阻作為罩幕在與圖案化導電墊130的貫穿孔TH對應的預定位置處形成通孔開口VO。舉例來說，藉由圖案化光阻移除介電材料140’的部分及下伏的鈍化層126’的部分直到暴露出內連層122為止。在一些實施例中，採用選擇性蝕刻製程（selective etching process）來對介電材料140’及下伏的鈍化層126’進行蝕刻，並且可連續進行所述蝕刻製程直到暴露出頂部內連層Mt為止。隨後，視需要藉由例如剝除及/或灰化，然後藉由清潔來移除圖案化光阻。可形成附加的光阻並將所述附加的光阻圖案化，接著藉由使用附加的圖案化光阻對介電材料140’進行進一步蝕刻來形成溝槽開口TR1及TR2。在一些實施例中，使用例如時間模式（time-mode）執行蝕刻製程，使得溝槽開口TR1及TR2從介電材料140’的頂部部分延伸到介電材料140’的中間點。可預期存在用於蝕刻的其他偵測技術（detection technique）。在一些其他實施例中，執行溝槽優先製造方法（trench-first approach）（例如在通孔開口VO之前形成溝槽開口TR1及TR2）。作為另外一種選擇，使用例如半調型罩幕（half tone mask）、多調型罩幕（multi-tone mask）等，在同一製程期間形成通孔開口VO以及溝槽開口TR1及TR2。應理解，依據製程要求可在內連結構120中設置或可在介電材料140’與內連結構120之間設置蝕刻停止層（etch stop layer）（未示出）。
繼續參照圖1D，在一些實施例中，溝槽開口TR1在剖面中可不對應於通孔開口中的任何通孔開口。舉例來說，溝槽開口TR1可用於形成導電線或虛擬墊。作為另外一種選擇，通孔開口VO被形成為對應於溝槽開口TR1及TR2。溝槽開口TR1可形成在介電材料140’的未被佔用的頂部部分中，以使可維持溝槽開口TR2的間隔。在一些實施例中，溝槽開口TR2被溝槽開口TR1環繞。溝槽開口TR1及TR2可從頂部向底部漸縮。溝槽開口TR1的尺寸可實質上等於溝槽開口TR2的尺寸。在一些實施例中，通孔開口VO也可從頂部向底部漸縮。舉例來說，溝槽開口TR1及TR2中的每一者包括大於溝槽開口TR1及TR2中的所述每一者的底部寬度WT2的頂部寬度（或直徑）WT1。溝槽開口TR2的底部寬度WT2與對應的通孔開口VO的頂部寬度WV1可位於同一平面處且交疊。舉例來說，溝槽開口TR2的底部寬度WT2略大於對應的通孔開口VO的頂部寬度WV1。通孔開口VO中的每一者的頂部寬度WV1可大於通孔開口VO中的所述每一者的底部寬度WV2。在一些實施例中，通孔開口VO中的一者的頂部寬度WV1實質上等於或大於約1.8μm。在一些實施例中，通孔開口VO中的所述每一者在圖案化導電墊130的頂表面130t所在的平面的寬度WV3小於圖案化導電墊130的貫穿孔TH的頂部寬度WH1。圖案化導電墊130的貫穿孔TH的底部寬度WH2大於通孔開口VO中的所述每一者在圖案化鈍化層126的頂表面所在的平面的寬度WV4。貫穿孔TH的尺寸、通孔開口VO的尺寸以及溝槽開口TR1及TR2的尺寸可依據隨後形成的連接件的功能及製程要求而定尺寸。作為另外一種選擇，圖案化介電層140包括位於形成溝槽開口TR1及TR2及/或通孔開口VO的位置處的實質上垂直的側壁。
在形成通孔開口VO以及溝槽開口TR1及TR2之後，介電材料140’的一部分保留在圖案化導電墊130的貫穿孔TH中且覆蓋圖案化導電墊130的內側壁130b。介電材料140’的保留在貫穿孔TH中的所述部分還可覆蓋圖案化鈍化層126的頂表面的與貫穿孔TH對應的部分。在一些實施例中，設置在圖案化鈍化層126的頂表面上的圖案化導電墊130被圖案化介電層140包封。
參照圖1E及圖1F，在通孔開口VO以及溝槽開口TR1及TR2中形成導電材料CM以形成多個導電連接件152及虛擬連接件154。舉例來說，形成在溝槽開口TR1中的導電材料CM可被視為虛擬連接件154，並且形成在通孔開口VO及對應的溝槽開口TR2中的導電材料CM可被視為導電連接件152。應注意，本文中示出的導電連接件及虛擬連接件僅為示例性的。舉例來說，導電連接件152及虛擬連接件154被形成為多層式結構。
在示例性實施例中，形成導電連接件152及虛擬連接件154的方法包括至少以下步驟。舉例來說，在圖案化介電層140上以共形的方式形成擴散阻擋層（diffusion barrier layer）（未示出）且所述擴散阻擋層覆蓋通孔開口VO的側壁及底部以及溝槽開口TR1及TR2的側壁及底部。擴散阻擋層可實體接觸且電性接觸被通孔開口VO及對應的溝槽開口TR2暴露出的內連層122（例如頂部內連層Mt）。舉例來說，擴散阻擋層包含阻擋材料（例如，鈦、氮化鈦、鉭、氮化鉭及其組合），並且可使用例如物理氣相沉積（PVD）或其他合適的沉積製程形成。接下來，可使用濺鍍（sputtering）、鍍覆（plating）或其他合適的沉積製程在擴散阻擋層上以共形的方式形成晶種層（未示出）。晶種層可為或可包括銅層、鈦/銅雙層或有助於在後續處理步驟期間形成更厚的導電材料的其他合適的金屬層。隨後，使用鍍覆、印刷或其他合適的沉積製程在晶種層上且在通孔開口VO以及溝槽開口TR1及TR2內部形成導電材料（例如，銅、鋁、銀、金、金屬合金等）。
然後，可移除多餘的導電材料CM直到暴露出下伏的圖案化介電層140為止，使得形成導電連接件152及虛擬連接件154。舉例來說，對多餘的導電材料CM執行平坦化製程（例如化學機械拋光（chemical mechanical polish，CMP）製程）或其他合適的製程以形成平坦表面。在一些實施例中，導電連接件152的頂表面152t與虛擬連接件154的頂表面154t實質上齊平。應注意，可利用其他合適的技術形成導電連接件152及虛擬連接件154。至此，實質上形成了一層TD1半導體結構。在一些實施例中，所述層TD1半導體結構被視為半導體晶粒或半導體晶片。舉例來說，所述層TD1的上述製造步驟以晶圓級來執行，並且在進行下一步驟（例如接合）之前，所述層TD1可被或可不被單體化成多個半導體晶粒（或晶片）。
仍參照圖1F，所述層TD1包括第一表面S1及與第一表面S1相對的第二表面S2。在一些實施例中，導電連接件152的頂表面152t、虛擬連接件154的頂表面154t及圖案化介電層140的頂表面140t在第一表面S1處實質上齊平。在一些實施例中，虛擬連接件154在圖案化介電層140中的深度Dd小於導電連接件152在圖案化介電層140及圖案化鈍化層126中的深度Dc。所述層TD1的虛擬連接件154設置在導電連接件152旁邊且嵌在圖案化介電層140中。虛擬連接件154在圖1F所示的剖面中可不接觸下伏的導電特徵中的任一者。舉例來說，虛擬連接件154可不具有電氣功能，並且可為電性浮置的。在一些實施例中，在使用層TD1期間，電訊號可藉由內連結構120的內連層122及導電連接件152連接到半導體裝置112。然而，虛擬連接件154可不連接到電訊號或電壓。在一些實施例中，虛擬連接件154分佈在第一表面S1的周邊處，並且導電連接件152可被虛擬連接件154環繞。在一些實施例中，藉由形成虛擬連接件154，所述層TD1中的圖案密度變得更加均勻，因此在形成導電連接件152時的圖案負載效應（pattern-loading effect）會減少。
在一些實施例中，導電連接件152中的每一者包括溝槽部分（或接墊部分）152a、從對應的溝槽部分152a向下延伸的通孔部分152b及從對應的通孔部分152b延伸以接觸內連層122（例如頂部內連層Mt）的底部部分152c。溝槽部分152a及通孔部分152b在橫向上被圖案化介電層140覆蓋，並且導電連接件152的底部部分152c在橫向上被圖案化鈍化層126覆蓋。舉例來說，導電連接件152的溝槽部分152a是對應地形成在溝槽開口TR2中的導電材料的部分，並且導電連接件152的通孔部分152b及底部部分152c是形成在通孔開口VO中的導電材料。在一些實施例中，導電連接件152的通孔部分152b及對應的底部部分152c從導電連接件152的對應的溝槽部分152a向頂部內連層Mt漸縮。溝槽部分152a的尺寸、通孔部分152b的尺寸及底部部分152c的尺寸可依據對應的通孔開口VO及溝槽開口TR2而定尺寸。在一些實施例中，導電連接件152的通孔部分152b的一部分對應於圖案化導電墊130的貫穿孔TH且可藉由圖案化介電層140而在橫向上與圖案化導電墊130隔離。在一些實施例中，導電連接件152不直接連接到圖案化導電墊130。舉例來說，導電連接件152藉由內連層122（例如頂部內連層Mt）電性耦合到圖案化導電墊130。在一些實施例中，藉由測試墊形成圖案化導電墊130。由於放置測試墊會佔據半導體晶粒的表面上的實體面積（real-estate），因此藉由測試墊形成圖案化導電墊130並形成穿過圖案化導電墊130的貫穿孔TH以到達內連層122的導電連接件152可將佔用半導體晶粒的表面的實體面積的測試墊的影響最小化。
圖2A及圖2B是示出根據本公開一些示例性實施例的一層半導體結構的製造方法中各個階段的示意性剖視圖。所示出的實施例的製造方法相似於圖1A到圖1F中闡述的層TD1的製造方法，為易於理解，所有圖式中的相同的元件指代相同的標號且本文中不再對其予以贅述。參照圖2A，在半導體基板110上形成內連結構220。舉例來說，內連結構220包括設置在半導體基板110上的至少一個介電層224以及嵌在介電層224中的多個內連層222。內連層222可將半導體基板110的半導體裝置112彼此電性耦合且將半導體裝置112電性耦合到外部元件。內連層222及介電層224可相似於圖1A中闡述的內連層122及介電層124，不同的是內連結構220的內連層222包括虛擬圖案DP。在一些實施例中，內連結構220的虛擬圖案DP是電性浮置的。在其他實施例中，虛擬圖案DP電性耦合到一些功能半導體裝置112或提供用於對積體電路進行接地的短的接地路徑（grounding path）。舉例來說，虛擬圖案DP形成在內連層222的頂部內連層Mt’中。應注意，虛擬圖案DP可依據設計要求形成或不形成在內連層222的任何層級中。在一些實施例中，非虛擬圖案DP的導電圖案可被視為主動圖案AP。舉例來說，形成在頂部內連層Mt’中的主動圖案AP可被頂部內連層Mt’的虛擬圖案DP環繞。應注意，所示出的虛擬圖案DP及主動圖案AP的配置僅為示例性的，可存在其他配置。
繼續參照圖2A，在介電層224中的最頂部介電層224上形成內連結構220的圖案化鈍化層226且圖案化鈍化層226局部地覆蓋頂部內連層Mt’。在一些實施例中，圖案化鈍化層226包括多個第一開口226a、第二開口226b及第三開口226c。舉例來說，第一開口226a及第三開口226c分別暴露出主動圖案AP的至少部分，並且第二開口226b暴露出虛擬圖案DP的至少一部分。在圖案化鈍化層226的頂表面上及圖案化鈍化層226的第三開口226c內部設置圖案化導電墊130以電性耦合到內連結構220。舉例來說，圖案化導電墊130電性耦合到內連層222的主動圖案AP。圖案化鈍化層226的第一開口226a可對應於圖案化導電墊130的貫穿孔TH。舉例來說，貫穿孔TH中的一者的底部寬度大於或實質上等於圖案化鈍化層226的對應的第一開口226a的頂部寬度。
圖案化介電層240覆蓋圖案化導電墊130及內連結構220。舉例來說，圖案化介電層240形成在圖案化鈍化層226上且包封圖案化導電墊130。在一些實施例中，圖案化介電層240的一部分延伸穿過圖案化導電墊130的貫穿孔TH且覆蓋圖案化導電墊130的內側壁130b。舉例來說，圖案化介電層240包括多個第一開口240a及第二開口240b。圖案化介電層240的第一開口240a對應於圖案化導電墊130的貫穿孔TH，並且可與圖案化鈍化層226的第一開口226a連通。圖案化介電層240的第二開口240b設置在第一開口240a旁邊，並且可與圖案化鈍化層226的第二開口226b連通。在一些實施例中，頂部內連層Mt’的虛擬圖案DP的至少一部分被圖案化鈍化層226的第二開口226b及圖案化介電層240的第二開口240b暴露出。
仍參照圖2A，圖案化鈍化層226、圖案化導電墊130及圖案化介電層240的形成方法可包括至少以下步驟。舉例來說，在頂部內連層Mt’及介電層224中的最頂部介電層224上形成鈍化材料，接著將鈍化材料圖案化以形成第三開口226c。作為另外一種選擇，第一開口226a及/或第二開口226b可與第三開口226c一同形成，以形成圖案化鈍化層226。鈍化材料可相似於上述圖案化鈍化層126的材料。接下來，在鈍化材料的頂表面上及第三開口226c內部形成導電材料，接著將導電材料圖案化，以形成具有貫穿孔TH的圖案化導電墊130。接下來，可在鈍化材料上形成介電材料，以覆蓋圖案化導電墊130且填充貫穿孔TH。介電材料可相似於圖案化介電層140的材料。在其中第二開口226b及/或第一開口226a與第三開口226c一同形成的某些實施例中，介電材料可形成在圖案化鈍化層226的第一開口226a及第二開口226b中。隨後，可使用例如鑲嵌製程將介電材料圖案化，以形成具有第一開口240a及第二開口240b的圖案化介電層240。在同一製程期間可將下伏的鈍化材料圖案化以形成圖案化鈍化層226。
在一些實施例中，圖案化介電層240的第一開口240a及第二開口240b從圖案化介電層240的頂表面240t朝頂部內連層Mt’漸縮。舉例來說，第一開口240a及第二開口240b中的每一者的寬度在朝圖案化介電層240的頂表面240t的方向上逐漸增大，從而形成圖案化介電層240的傾斜的內側壁。應理解，結合圖2A闡述的單鑲嵌技術僅為示例性的，在其他實施例中可使用雙鑲嵌製程或其他合適的圖案化製程。還注意到，圖案化鈍化層226、圖案化導電墊130及圖案化介電層240的形成方法可以任何邏輯次序執行，所述邏輯次序在本公開中不受限制。
參照圖2B，在圖案化鈍化層226及圖案化介電層240中形成導電材料以形成導電連接件252及虛擬連接件254。在實施例中，可藉由以下方式形成導電材料：在圖案化介電層240的內側壁上以及圖案化鈍化層226的內側壁及底部上沉積一個或多個擴散阻擋層以接觸內連層222（例如頂部內連層Mt’），接著沉積晶種層。一旦晶種層已沉積在圖案化介電層240及圖案化鈍化層226中，便將導電材料填充到圖案化介電層240的第一開口240a及第二開口240b中以及圖案化鈍化層226的第一開口226a及第二開口226b中。可將多餘的導電材料及/或介電膜從圖案化介電層240的頂表面240t移除。經填充第一開口240a及226a形成導電連接件252，並且經填充第二開口240b及226b形成虛擬連接件254。至此，實質上形成了一層TS1半導體結構。
繼續參照圖2B，所述層TS1包括第一表面S1及與第一表面S1相對的第二表面S2。虛擬連接件254的頂表面254t、導電連接件252的頂表面252t及圖案化介電層240的頂表面240t在所述層TS1的第一表面S1處可實質上齊平。在一些實施例中，虛擬連接件254中的一者在圖案化介電層240及圖案化鈍化層226中的深度Dd’實質上等於導電連接件252中的一者在圖案化介電層240及圖案化鈍化層226中的深度Dc。在一些實施例中，所述層TS1的所有的導電連接件252及虛擬連接件254穿透圖案化介電層240及圖案化鈍化層226。作為另外一種選擇，虛擬連接件254可鑲嵌在圖案化介電層240且可不穿過圖案化介電層240。在一些實施例中，導電連接件252被虛擬連接件254環繞。在一些實施例中，所述層TS1的導電連接件252穿過圖案化介電層240的延伸到圖案化導電墊130的貫穿孔TH中的部分，以實體接觸且電性接觸內連結構220的主動圖案AP（例如位於內連層222的頂部內連層Mt’或其他層級處）。導電連接件252可藉由內連結構220的主動圖案AP電性耦合到圖案化導電墊130。在一些實施例中，所述層TS1的虛擬連接件254穿過圖案化介電層240及圖案化鈍化層226，以接觸內連結構220的虛擬圖案DP（例如位於內連層222的頂部內連層Mt’或其他層級處）。
虛擬連接件254及內連結構的虛擬圖案DP可不具有電氣功能，並且在所述層TS1中可為電性浮置的。在後續步驟中，可將所述層TS1鋸切成半導體晶粒。在使用半導體晶粒期間，電訊號可連接到主動圖案AP及導電連接件252，但虛擬連接件254及虛擬圖案DP可不連接到電訊號或電壓。在一些實施例中，在虛擬連接件254與虛擬圖案DP之間可有導電路徑，但虛擬連接件254及虛擬圖案DP二者可為浮置的。在一些實施例中，虛擬連接件254及虛擬圖案DP用於散熱（thermal dissipation）。在其他實施例中，虛擬連接件254及虛擬圖案DP用於提供對所述層TS1的積體電路進行接地的短的接地路徑。
圖3A到圖3C是示出根據本公開一些示例性實施例的一層半導體結構的製造方法中各個階段的示意性剖視圖。所示實施例的製造方法相似於圖1A到圖1F中闡述的層TD1的製造方法，為易於理解，所有圖式中相同的元件指代相同的標號且本文中不再對其予以贅述。參照圖3A，在半導體基板110之上的內連結構120的鈍化層126’上形成介電材料340’，以包封導電墊330。舉例來說，在鈍化層126’上及鈍化層126’的開口內部形成導電材料，以實體接觸且電性接觸頂部內連層Mt，接著將導電材料圖案化以形成導電墊330。導電墊330藉由內連結構120的內連層122電性耦合到半導體裝置112。在所示出的實施例中，不將導電墊330圖案化成形成貫穿孔。在形成導電墊330之後，使用沉積製程或其他合適的技術在鈍化層126’上形成介電材料340’，以覆蓋導電墊330。導電墊330的材料及介電材料340’的材料可分別相似於導電墊130’的材料及介電材料140’的材料。
參照圖3B，移除介電材料340’的一部分以形成圖案化介電層340。在一些實施例中，對介電材料340’執行雙鑲嵌製程以形成具有多個溝槽開口TR1及TR2以及從溝槽開口TR2的底部延伸的多個通孔開口VO’的圖案化介電層340。通孔開口VO’以及溝槽開口TR1及TR2可藉由若干方法（例如通孔優先製造方法、溝槽優先製造方法及其他合適的圖案化技術）形成。溝槽開口TR2可對應於導電墊330，並且可被溝槽開口TR1環繞。在其他實施例中，省略溝槽開口TR1。溝槽開口TR2中的每一者可與通孔開口VO’中的一者連通。溝槽開口TR1中的一者的開口深度可小於溝槽開口TR2中的一者與對應的通孔開口VO’的總開口深度。在一些實施例中，導電墊330的至少一部分被溝槽開口TR2及對應的通孔開口VO’以可觸及的方式暴露出，以用於進一步電性連接。應注意，圖3B示出的兩組溝槽開口TR2及通孔開口VO’僅為示例性的，可存在更多組溝槽開口TR2及通孔開口VO’或僅存在一組溝槽開口TR2及通孔開口VO’。
參照圖3C，可在通孔開口VO’以及溝槽開口TR1及TR2中形成導電材料，以形成多個導電連接件352及虛擬連接件354。舉例來說，形成在溝槽開口TR1中的導電材料可被視為虛擬連接件354，並且形成在溝槽開口TR2及通孔開口VO’中且著落在導電墊330上的導電材料可被視為導電連接件352。導電連接件352實體接觸且電性接觸下伏的導電墊330。應注意，本文中示出的導電連接件352及虛擬連接件354僅為示例性的，並且導電連接件352及虛擬連接件354可被形成為包括擴散阻擋層、晶種層及鍍覆金屬層等的多層式結構。導電連接件352及虛擬連接件354的形成製程可相似於圖1E及圖1F中闡述的導電連接件152及虛擬連接件154的形成製程，為簡潔起見不再予以贅述。至此，實質上形成了一層TD2半導體結構。
繼續參照圖3C，所述層TD2包括第一表面S1及與第一表面S1相對的第二表面S2。在一些實施例中，導電連接件352的頂表面352t、虛擬連接件354的頂表面354t及圖案化介電層340的頂表面340t在第一表面S1處實質上齊平。在一些實施例中，虛擬連接件354中的一者在圖案化介電層340中的深度Dd小於導電連接件352中的一者在圖案化介電層340中的深度Dc’。作為另外一種選擇，在其他實施例中虛擬連接件354中的一者的深度Dd可實質上等於或大於導電連接件352中的一者的深度Dc’。在橫向上被圖案化介電層340覆蓋的導電連接件352可藉由導電墊330電性耦合到內連層122。設置在導電連接件352旁邊且嵌在圖案化介電層340中的虛擬連接件354可不具有電氣功能，並且可為電性浮置的。在一些實施例中，在使用所述層TD2期間，電訊號可藉由內連層122、導電墊330及導電連接件352連接到半導體裝置112。然而，虛擬連接件354可不連接到電訊號或電壓。在一些實施例中，藉由形成虛擬連接件354，所述層TD2中的圖案密度變得更加均勻，因此減少在形成導電連接件352時的圖案負載效應。
圖4A及圖4B是示出根據本公開一些示例性實施例的一層半導體結構的製造方法中各個階段的示意性剖視圖。所示實施例的製造方法相似於圖2A到圖2B及圖3A到圖3C中分別闡述的層TS1及層TD2的製造方法。為易於理解，所有圖式中相同的元件指代相同的標號且本文中不再對其予以贅述。參照圖4A，在半導體基板110上形成內連結構220’。舉例來說，內連結構220’包括設置在半導體基板110上的至少一個介電層224、嵌在介電層224中且電性耦合到半導體裝置112的多個內連層222以及形成在介電層224中的最頂部介電層224上且局部地暴露出頂部內連層Mt’的圖案化鈍化層226’。圖案化鈍化層226’的材料及形成製程可相似於圖2A中闡述的圖案化鈍化層226的材料及形成製程。圖案化鈍化層226’與圖2A中闡述的圖案化鈍化層226之間的不同之處在於所示實施例的圖案化鈍化層226’包括第二開口226b及第三開口226c，但不包括第一開口226a。
在一些實施例中，內連層222（例如頂部內連層Mt’）的虛擬圖案DP的至少一部分被圖案化鈍化層226’的第二開口226b以可觸及的方式暴露出。圖案化鈍化層226’的被第二開口226b環繞的第三開口226c可以可觸及的方式暴露出內連層222（例如頂部內連層Mt’）的主動圖案AP的至少一部分，以用於連接隨後形成的導電墊330。導電墊330形成在圖案化鈍化層226’的頂表面上及圖案化鈍化層226’的第三開口226c內部。導電墊330的材料及形成製程相似於圖3A中闡述的導電墊330的材料及形成製程，因此為簡潔起見不再予以贅述。
繼續參照圖4A，在形成導電墊330之後，在圖案化鈍化層226’上形成圖案化介電層440且圖案化介電層440局部地覆蓋導電墊330。圖案化介電層440的材料及形成製程相似於圖2A中闡述的圖案化介電層240的材料及形成製程。在一些實施例中，圖案化介電層440的第一開口440a以可觸及的方式暴露出導電墊330的至少一部分，以用於進一步電性連接。圖案化介電層440的第二開口440b可對應於圖案化鈍化層226’的第二開口226b且可與第二開口226b連通，從而以可觸及的方式暴露出下伏的虛擬圖案DP。在一些實施例中，圖案化介電層440的第二開口440b的開口深度大於圖案化介電層440的第一開口440a的開口深度。在一些實施例中，圖案化鈍化層226’的第三開口226c可在圖案化鈍化層226’的第二開口226b之前形成，並且圖案化介電層440的第二開口440b與圖案化鈍化層226’的第二開口226b在同一圖案化製程中形成。應注意，本文中示出的開口的數目僅為示例性的，可依據設計要求存在更多開口或更少開口。
參照圖4B，可在圖案化鈍化層226’的第二開口226b、圖案化介電層440的第一開口440a及第二開口440b中形成導電材料，以形成多個導電連接件452及虛擬連接件454。導電連接件452實體接觸且電性接觸下伏的導電墊330。應注意，圖4B所示導電連接件452及虛擬連接件454是出於例示的目的，並且導電連接件452及虛擬連接件454可被形成為包括擴散阻擋層、晶種層及鍍覆金屬層等的多層式結構。至此，實質上形成了一層TS2半導體結構。所述層TS2包括第一表面S1及與第一表面S1相對的第二表面S2。虛擬連接件454的頂表面454t、導電連接件452的頂表面452t及圖案化介電層440的頂表面440t在所述層TS2的第一表面S1處可實質上齊平。
繼續參照圖4B，在一些實施例中，所述層TS2的虛擬連接件454穿透圖案化介電層440及圖案化鈍化層226’，以實體接觸內連結構220’的虛擬圖案DP（例如位於內連層222的頂部內連層Mt’或其他層級處）。作為另外一種選擇，虛擬連接件454可不穿過圖案化介電層440且可不連接到內連結構220’。在一些實施例中，導電連接件452被虛擬連接件454環繞，並且可從圖案化介電層的頂表面440t延伸以著落在導電墊330上。導電連接件452可藉由導電墊330電性耦合到內連結構220’。在一些實施例中，虛擬連接件454中的一者在圖案化介電層440及圖案化鈍化層226’中的深度Dd’大於導電連接件452中的一者在圖案化介電層440中的深度Dc’。虛擬連接件454及與虛擬連接件454連接的虛擬圖案DP可不具有電氣功能，並且在所述層TS2中可為電性浮置的。在後續步驟中，可將所述層TS2鋸切成半導體晶粒。在使用半導體晶粒期間，電訊號可連接到主動圖案AP、導電墊330及導電連接件452，但虛擬連接件454及虛擬圖案DP可不連接到電訊號或電壓。在一些實施例中，在虛擬連接件454與虛擬圖案DP之間可有導電路徑，但虛擬連接件454及虛擬圖案DP二者可為浮置的。在其他實施例中，虛擬連接件454及虛擬圖案DP用於提供對所述層TS2的積體電路進行接地的短的接地路徑及/或提供附加的散熱路徑。
圖5A及圖5B是示出根據本公開一些示例性實施例的半導體結構的製造方法中各個階段的示意性剖視圖。參照圖5A，將所述層TD1中的兩者以面對面（face-to-face）的配置形式接合在一起。舉例來說，所述層TD1被佈置成第一表面S1彼此面對並接合。作為另外一種選擇，所述層以面對背（face-to-back）的配置形式佈置，其中所述層中的一者的第一表面接合到所述層中的另一者的第二表面。在一些實施例中，分開製作所述層TD1，並且對所述層TD1執行混和接合製程（hybrid bonding process）。應注意，可使用各種接合方案來堆疊半導體結構，從而形成三維積體電路（3DIC）。舉例來說，所述層TD1之間的接合介面IF包括介電質對介電質（dielectric-to-dielectric）接合（例如氧化物對氧化物接合）、金屬對金屬（metal-to-metal）接合（例如銅對銅接合）、金屬對介電質（metal-to-dielectric）接合（例如氧化物對銅接合）、其任意組合及/或類似接合。
在示例性實施例中，所述層TD1的混和接合製程包括至少以下步驟。舉例來說，執行用於接合表面（例如所述層TD1的第一表面S1）的表面準備（surface preparation）製程以移除所述表面上的顆粒。表面準備製程可包括表面清潔及活化（activation）或其他合適的製程。在一些實施例中，在執行接合製程之前可藉由濕式清潔（wet cleaning）來對導電連接件152的頂表面152t及虛擬連接件154的頂表面154t進行清潔。藉由在濕式清潔中使用的化學製品，不僅會移除顆粒，還可移除形成在所述層TD1的導電連接件152的頂表面152t及虛擬連接件154的頂表面154t上的俱生氧化物（native oxide）。在清潔之後，可執行所述層TD1的圖案化介電層140的頂表面140t的活化以產生高的接合強度。在一些實施例中，可執行電漿活化（plasma activation）以對圖案化介電層140的頂表面140t進行處理。在一些實施例中，所述層TD1彼此對準且可實現超微米（sub-micron）的對準精度。一旦所述層TD1精確地對準，便將所述層TD1中的一者放置在所述層TD1中的另一者上且所述層TD1中的所述一者會接觸所述層TD1中的所述另一者。當所述層TD1的圖案化介電層140的活化的頂表面140t彼此接觸時，對所述層TD1的圖案化介電層140的頂表面140t進行預接合（pre-bond）。換句話說，藉由圖案化介電層140的預接合對所述層TD1進行預接合。在預接合之後，所述層TD1中的一者的導電連接件152及虛擬連接件154可分別對應於且可實體接觸所述層TD1中的另一者的導電連接件152及虛擬連接件154。
在一些實施例中，在預接合之後，執行所述層TD1的混合接合。混合接合可包括增強圖案化介電層140之間的接合的介電質接合的處理以及有利於所述層TD1的導電連接件152與虛擬連接件154之間的接合的熱退火（thermal annealing）。在一些實施例中，用於連接件接合的熱退火的製程溫度高於用於介電質接合的處理的製程溫度。由於對導電連接件152及虛擬連接件154執行的熱退火是在相對較高的溫度下執行，因此在兩個層TD1的導電連接件152與虛擬連接件154之間的接合介面IF處可能會發生金屬擴散及晶粒成長（grain growth）。在執行接合之後，這兩個層TD1的導電連接件152在所述兩個層TD1之間提供垂直連接及電性連接。圖案化介電層140可用作接合介電層。導電連接件152可被稱為接合連接件。兩個層TD1的虛擬連接件154接合在一起且也可被稱為接合連接件，但虛擬連接件154與下伏的導電特徵電性隔離。舉例來說，接合虛擬連接件154可不具有電氣功能，並且可為電性浮置的。至此，便形成了兩個層TD1的接合結構。
參照圖5B，在接合之後，在半導體基板110中形成半導體穿孔（through semiconductor via，TSV）70且半導體穿孔70延伸到所述層TD1中的至少一者的內連結構120中。TSV 70可延伸到介電層124中以到達內連層122的任何層級，以使TSV 70可藉由內連層122電性耦合到半導體裝置112。TSV 70的形成可在對所述層TD1進行接合之前或之後執行。在一些實施例中，TSV 70使用通孔優先製造方法形成，並且在形成內連結構120期間形成。在其他實施例中，TSV 70使用通孔最後製造方法（via-last approach）形成，並且可在形成內連結構120之後形成。應注意，TSV 70的形成步驟可以任何邏輯次序執行，所述邏輯次序在本公開中不受限制。在一些實施例中，TSV 70從半導體基板110朝內連層122漸縮。在其他實施例中，TSV 70的寬度在朝接合介面IF的方向上增大。作為另外一種選擇，TSV 70的側壁可相對於接合介面IF為實質上垂直的。應注意，儘管圖5B僅示出一個TSV，然而可在接合結構中設置更多TSV以執行一種或多種功能。還注意到，可依據設計要求以任何組合形式在垂直方向上堆疊任何數目的所述層TD1，並且不同的所述層可藉由至少導電連接件、TSV及其他導電特徵而彼此電性連通。
繼續參照圖5B，可在半導體基板110及TSV 70上形成重佈線結構80。在一些實施例中，在形成重佈線結構80之前，對所述層TD1中的一者的第二表面S2施行薄化製程（thinning process）（例如，研磨、拋光及/或蝕刻等），從而以可觸及的方式顯露出TSV 70且減小半導體基板110的厚度。在一些實施例中，在形成重佈線結構80之前，可在第二表面S2上形成隔離層以用於保護。重佈線結構80可包括至少一個介電圖案82及設置在介電圖案82中的至少一個導電圖案84（例如，線、通孔、接墊）。重佈線結構80的導電圖案84可對下伏的電路系統進行重佈線且可對接合結構的電訊號進行重新佈線。舉例來說，導電圖案84及介電圖案82可利用合適的沉積、圖案化及金屬化技術（例如，介電質沉積、微影、蝕刻、晶種層沉積、鍍覆、平坦化等）或其他合適的製程形成。導電圖案84中的最底部導電圖案84可嵌在介電圖案82中的最底部介電圖案82中，並且可實體接觸且電性接觸下伏的TSV 70。導電圖案84中的最頂部導電圖案84可被介電圖案82中的最頂部介電圖案82以可觸及的方式顯露出。在一些實施例中，介電圖案82中的最頂部介電圖案82可包含一種或多種合適的鈍化材料及/或保護材料以為下伏的導電圖案84提供一定程度的保護。在一些實施例中，導電圖案84中的最頂部導電圖案84包括外部接觸墊以用於進一步電性連接。舉例來說，外部接觸墊是凸塊下金屬（under-bump metallurgy，UBM）墊以用於後續植球（ball-mounting）製程。應注意，儘管圖5B示出兩層式重佈線結構，然而介電圖案82及導電圖案84的數目並不僅限於此。
仍參照圖5B，可在重佈線結構80上形成外部端子90。舉例來說，在導電圖案84中的最頂部導電圖案84的外部接觸墊上形成排列成陣列的多個外部端子90（例如導電球/凸塊）。在一些實施例中，外部端子90可為藉由植球（ball placement）及回焊（reflowing）製程形成的焊料球。在一些其他實施例中，外部端子90可為或可包括銅柱、受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、微凸塊、銅層、鎳層、無鉛（lead free，LF）層、無電鍍鎳鈀浸金（electroless nickel electroless palladium immersion gold，ENEPIG）層、Cu/LF層、Sn/Ag層、Sn/Pb層、其組合等。應注意，可對外部端子90利用任何合適的外部端子及形成外部端子的任何合適的製程。
在一些實施例中，在形成外部端子90之後，可沿切割道（scribe line）（未示出）執行單體化製程，以將所得結構切成多個半導體結構10A。在一些實施例中，可以晶圓對晶圓級（wafer-to-wafer level）執行上述步驟，其中所述層TD1以晶圓的形式被提供以用於接合，接著可將圖5B所示結構單體化成多個半導體結構10A。在其他實施例中，可以晶粒對晶粒級（die-to-die level）執行上述步驟，其中在接合之前將層TD1從相同或不同的裝置晶圓單體化成多個半導體晶粒（或晶片）。作為另外一種選擇，可以晶粒對晶圓級（die-to-wafer level）執行上述步驟。
對於先進技術，需要更多裝置來在單個半導體晶粒中執行更多工且半導體晶粒上的實體面積是非常寶貴的。藉由形成穿過圖案化導電墊130的貫穿孔TH的導電連接件152並將圖案化介電層140插置在導電連接件152與圖案化導電墊130之間來解決裝置顧慮，可節省半導體晶粒上的寶貴的空間。因此，可減小半導體結構10A的整體尺寸。
圖6到圖11是示出根據本公開一些示例性實施例的各種半導體結構的示意性剖視圖。對實施例的變型進行論述且為易於理解，所有圖式中相同的元件指代相同的標號且本文中不再對其予以贅述。參照圖6，提供包括所述層TS1及TD1的半導體結構10B。所述層TS1可堆疊在所述層TD1上且使用圖5A中闡述的相似的接合方法，以面對面的配置形式接合到所述層TD1。作為另外一種選擇，所述層TS1及TD1以面對背的配置形式佈置，其中所述層TS1及TD1中的一者的第一表面接合到所述層TS1及TD1中的另一者的第二表面。舉例來說，所述層TS1與所述層TD1之間的接合介面IF包括介電質對介電質接合（例如氧化物對氧化物接合）、金屬對金屬接合（例如銅對銅接合）、金屬對介電質接合（例如銅對氧化物接合）、其任意組合及/或類似接合。
在一些實施例中，所述層TS1的導電連接件252與所述層TD1的導電連接件152之間的接合及/或所述層TS1的虛擬連接件254與所述層TD1的虛擬連接件154之間的接合可為通孔對接墊（via-to-pad）接合。在一些實施例中，導電連接件252及/或虛擬連接件254的通孔周界與對應的導電連接件152及/或對應的虛擬連接件154的接墊周界交疊。在一些實施例中，通孔周界可處於對應的接墊周界以內。在一些其他實施例中，通孔周界可相對於對應的接墊周界在橫向上偏移。舉例來說，由於形成及/或對準製程變化，所述層TS1的導電連接件252及虛擬連接件254可相對於所述層TD1的導電連接件152及虛擬連接件154在一個方向上（例如向右或向左）稍微移位。應注意，通孔周界及接墊周界在本公開中不受限制，只要所述層TS1的導電連接件252及虛擬連接件254以可靠的方式接合到所述層TD1的導電連接件152及虛擬連接件即可。還注意到，可依據設計要求以任何組合形式在垂直方向上堆疊任何數目的所述層TS1及/或所述層TD1，並且不同的層可藉由至少導電連接件、TSV及其他導電特徵而彼此電性連通。
在一些實施例中，在半導體基板110中形成有TSV 70且TSV 70插入到所述層TS1的內連結構220的介電層224中以到達內連層222。作為另外一種選擇，TSV形成在半導體結構10B的所述層TD1中。在TSV 70及半導體基板110上形成有重佈線結構80，並且在重佈線結構80上形成有外部端子90以用於外部電性連接。如圖6所示，形成穿過圖案化導電墊130的貫穿孔TH以到達內連層122及222的導電連接件152及252可增大半導體結構10B的可用佈線面積。
參照圖7，提供包括所述層TD1及TD2的半導體結構10C。所述層TD1可堆疊在彼此上且使用圖5A中闡述的相似的接合方法，以面對面的配置形式接合到彼此。作為另外一種選擇，所述層TD1及TD2以面對背的配置形式佈置，其中所述層TD1及TD2中的一者的第一表面接合到所述層TD1及TD2中的另一者的第二表面。舉例來說，所述層TD1與所述層TD2之間的接合介面IF包括介電質對介電質接合（例如氧化物對氧化物接合）、金屬對金屬接合（例如銅對銅接合）、金屬對介電質接合（例如銅對氧化物接合）、其任意組合及/或類似接合。在一些實施例中，所述層TD2的導電連接件352與所述層TD1的導電連接件152之間的接合及/或所述層TD2的虛擬連接件354與所述層TD1的虛擬連接件154之間的接合可為接墊對接墊（pad-to-pad）接合。應注意，可依據設計要求以任何組合形式在垂直方向上堆疊任何數目的所述層TD1及/或所述層TD2，並且不同的層可藉由至少導電連接件、TSV及其他導電特徵而彼此電性連通。在一些實施例中，在半導體基板110中形成有TSV 70且TSV 70插入到所述層TD2的內連結構120的介電層124中以到達內連層122。作為另外一種選擇，TSV形成在半導體結構10C的所述層TD1中。在TSV 70及半導體基板110上形成有重佈線結構80，並且在重佈線結構80上形成有外部端子90以用於外部電性連接。
如圖7所示，形成穿過圖案化導電墊130的貫穿孔TH以到達所述層TD1的內連層122的導電連接件152可增大半導體結構10C的可用佈線面積。由於導電連接件352著落在所述層TD2的導電墊330上，因此在操作期間在半導體結構10C中產生的熱量可藉由至少導電連接件352及導電墊330傳導到外部端子90，並且隨後耗散，從而為需要熱管理（thermal management）的半導體結構提供更好的垂直散熱通道。
參照圖8，提供包括所述層TD1及TS2的半導體結構10D。所述層TS2可堆疊在所述層TD1上且使用圖5A中闡述的相似的接合方法，以面對面的配置形式接合到所述層TD1。作為另外一種選擇，所述層TD1及TS2以面對背的配置形式佈置，其中所述層TD1及TS2中的一者的第一表面接合到所述層TD1及TS2中的另一者的第二表面。舉例來說，所述層TS2與所述層TD1之間的接合介面IF包括介電質對介電質接合（例如氧化物對氧化物接合）、金屬對金屬接合（例如銅對銅接合）、金屬對介電質接合（例如銅對氧化物接合）、其任意組合及/或類似接合。在一些實施例中，所述層TS2的導電連接件452與所述層TD1的導電連接件152之間的接合及/或層TS2的虛擬連接件454與所述層TD1的虛擬連接件154之間的接合可為通孔對接墊接合。應注意，通孔周界及接墊周界在本公開中不受限制，只要所述層TS2的導電連接件452及虛擬連接件454以可靠的方式接合到所述層TD1的導電連接件152及虛擬連接件154即可。還注意到，可依據設計要求以任何組合形式在垂直方向上堆疊任何數目的所述層TD1及/或所述層TS2，並且不同的層可藉由至少導電連接件、TSV及其他導電特徵而彼此電性連通。
在一些實施例中，在半導體基板110中形成有TSV 70且TSV 70插入到所述層TS2的內連結構220’的介電層224中，以到達內連層222的主動圖案。作為另外一種選擇，TSV形成在半導體結構10D的所述層TD1中。在TSV 70及半導體基板110上形成有重佈線結構80，並且在重佈線結構80上形成有外部端子90以用於外部電性連接。如圖8所示，形成穿過圖案化導電墊130的貫穿孔TH以到達所述層TD1的內連層122的導電連接件152可增大半導體結構10D的可用佈線面積。所述層TS2的連接到導電墊330的導電連接件452及所述層TS2的連接到內連結構220’的虛擬圖案的虛擬連接件454可在半導體結構10D的操作期間提供用於散熱的更大的面積。
參照圖9，提供包括兩個層TS1的半導體結構10E。舉例來說，所述層TS1中的兩者使用圖5A中闡述的相似的接合方法，以面對面的配置形式接合在一起。作為另外一種選擇，所述層TS1以面對背的配置形式佈置，其中所述層TS1中的一者的第一表面接合到所述層TS1中的另一者的第二表面。舉例來說，兩個層TS1之間的接合介面IF包括介電質對介電質接合（例如氧化物對氧化物接合）、金屬對金屬接合（例如銅對銅接合）、金屬對介電質接合（例如銅對氧化物接合）、其任意組合及/或類似接合。在一些實施例中，兩個層TS1的導電連接件252之間的接合及/或所述兩個層TS1的虛擬連接件254之間的接合可為通孔對通孔接合。應注意，通孔周界在本公開中不受限制，只要兩個層TS1的導電連接件252及虛擬連接件254以可靠的方式接合到彼此即可。還注意到，可依據設計要求以任何組合形式在垂直方向上堆疊任何數目的所述層TS1，並且不同的層可藉由至少導電連接件、TSV及其他導電特徵而彼此電性連通。
在一些實施例中，在半導體基板110中形成有TSV 70且TSV 70插入到所述層TS1中的一者的內連結構220的介電層224中以到達內連層222。在TSV 70及半導體基板110上形成有重佈線結構80，並且在重佈線結構80上形成有外部端子90以用於外部電性連接。如圖9所示，形成穿過圖案化導電墊130的貫穿孔TH以到達內連層222的接合連接件（例如導電連接件252）可增大可用佈線面積，從而在半導體結構10E中提供改善的佈線可行性。應注意，圖9所示配置僅為示例性的。舉例來說，所述層TS1中的一者（例如被虛線圍繞的一者）可被以上闡述的其中設置有TSV的任何層（例如圖3C所示的所述層TD2、圖4B所示的所述層TS2等）代替，因此這些層的變型仍保持在本公開的範圍內。
參照圖10，提供包括兩個層TD2的半導體結構10F。舉例來說，所述層TD2中的兩者使用圖5A中闡述的相似的接合方法，以面對面的配置形式接合在一起。作為另外一種選擇，所述層TD2以面對背的配置形式佈置，其中所述層TD2中的一者的第一表面接合到所述層TD2中的另一者的第二表面。舉例來說，兩個層TD2之間的接合介面IF包括介電質對介電質接合（例如氧化物對氧化物接合）、金屬對金屬接合（例如銅對銅接合）、金屬對介電質接合（例如銅對氧化物接合）、其任意組合及/或類似接合。在一些實施例中，兩個層TD2的導電連接件352之間的接合及/或所述兩個層TD2的虛擬連接件354之間的接合可為接墊對接墊接合。應注意，接墊周界在本公開中不受限制，只要兩個層TD2的導電連接件352及虛擬連接件354以可靠的方式接合到彼此即可。還注意到，可依據設計要求以任何組合形式在垂直方向上堆疊任何數目的所述層TD2，並且不同的層可藉由至少導電連接件、TSV及其他導電特徵而彼此電性連通。
在一些實施例中，在半導體基板110中形成有TSV 70且TSV 70插入到層TD2中的一者的內連結構120的介電層124中以到達內連層122。在TSV 70及半導體基板110上形成有重佈線結構80，並且在重佈線結構80上形成有外部端子90以用於外部電性連接。如圖10所示，設置從接合介面IF著落在導電墊330上的導電連接件352可增大可用佈線面積，從而在半導體結構10F中提供改善的佈線可行性。在操作期間在半導體結構10F中產生的熱量可至少從導電連接件352傳導到導電墊330，以為堆疊結構提供垂直散熱通道。應注意，圖10所示配置僅為示例性的。舉例來說，所述層TD2中的一者（例如被虛線圍繞的一者）可被以上闡述的其中設置有TSV的任何層（例如圖4B所示的所述層TS2等）代替，因此這些層的變型仍保持在本公開的範圍內。
參照圖11，提供包括兩個層TS2的半導體結構10G。舉例來說，所述層TS2中的兩者使用圖5A中闡述的相似的接合方法，以面對面的配置形式接合在一起。作為另外一種選擇，所述層TS2以面對背的配置形式佈置，其中所述層TS2中的一者的第一表面接合到所述層TS2中的另一者的第二表面。舉例來說，兩個層TS2之間的接合介面IF包括介電質對介電質接合（例如氧化物對氧化物接合）、金屬對金屬接合（例如銅對銅接合）、金屬對介電質接合（例如銅對氧化物接合）、其任意組合及/或類似接合。在一些實施例中，兩個層TS2的導電連接件452之間的接合及/或所述兩個層TS2的虛擬連接件454之間的接合可為通孔對通孔接合。應注意，通孔周界在本公開中不受限制，只要所述層TS2的導電連接件452及虛擬連接件454以可靠的方式接合到彼此即可。還注意到，可依據設計要求以任何組合形式在垂直方向上堆疊任何數目的所述層TS2，並且不同的層可藉由至少導電連接件、TSV及其他導電特徵而彼此電性連通。
在一些實施例中，在半導體基板110中形成有TSV 70且TSV 70插入到所述層TS2中的一者的內連結構220’的介電層224中以到達內連層222’。在TSV 70及半導體基板110上形成有重佈線結構80，並且在重佈線結構80上形成有外部端子90以用於外部電性連接。如圖11所示，設置從接合介面IF著落在導電墊330上的導電連接件452可增大可用佈線面積，從而在半導體結構10G中提供改善的佈線可行性。在操作期間在半導體結構10G中產生的熱量可至少從導電連接件452傳導到導電墊330及/或從虛擬連接件454傳導到內連層222’，以為堆疊結構提供垂直散熱通道。應注意，圖11所示配置僅為示例性的。舉例來說，所述層TS2中的一者（例如被虛線圍繞的一者）可被以上闡述的其中設置有TSV的任何層代替，因此這些層的變型仍保持在本公開的範圍內。
圖12是示出根據本公開一些示例性實施例的半導體結構的應用的示意性剖視圖。參照圖12，提供包括第一元件22及設置在第一元件22之上的第二元件24的結構20。第一元件22可為或可包括印刷電路板（printed circuit board，PCB）、印刷配線板（printed wiring board）、中介層、封裝基板及/或能夠承載積體電路的其他載體。在一些實施例中，安裝在第一元件22上的第二元件24相似於上述半導體結構10A到10G中的一者。舉例來說，半導體結構中的一者或多者可藉由多個端子24a（例如外部端子90）電性耦合到第一元件22。在一些其他實施例中，安裝在第一元件22上的第二元件24可為包括其中封裝有至少一個半導體結構（例如以上結合圖5B及圖6到圖11闡述的10A到10G）的整合扇出型（integrated fan-out，InFO）封裝。舉例來說，第二元件24可包括被絕緣包封體（未示出）單獨地且在橫向上包封的多個半導體結構（例如半導體結構10A到10G的任意組合）。第二元件24還可包括形成在絕緣包封體上的扇出型重佈線結構（未示出）以及被絕緣包封體包封的所述半導體結構，並且扇出型重佈線結構可電性耦合到所述半導體結構。第二元件24還可包括形成在扇出型重佈線結構上的多個端子24a以藉由扇出型重佈線結構電性耦合到第一元件22及所述半導體結構。可利用其他封裝技術來形成結構20，所述封裝技術在本公開中不受限制。結構20可為例如以下裝置的電子系統的部分：電腦（例如高性能電腦）、與人工智慧系統（artificial intelligence system）結合使用的計算裝置、無線通訊裝置、電腦相關的周邊設備、娛樂裝置等。應注意，也可存在其他電子應用。
根據本公開的一些實施例，一種半導體結構包括第一半導體基板、第一內連結構、第一導電墊、第一介電層及第一導電連接件。所述第一半導體基板包括位於所述第一半導體基板中的多個第一半導體裝置。所述第一內連結構設置在所述第一半導體基板之上且電性耦合到所述第一半導體裝置。所述第一導電墊設置在所述第一內連結構之上且電性耦合到所述第一內連結構。所述第一介電層覆蓋所述第一導電墊及所述第一內連結構，並且所述第一介電層包括延伸穿過所述第一導電墊的一部分。所述第一導電連接件設置在所述第一內連結構上且電性耦合到所述第一內連結構，並且所述第一導電連接件延伸穿過所述第一介電層的所述部分。
在一些實施例中，所述的半導體結構還包括虛擬連接件，其設置在所述第一導電連接件旁邊且嵌在所述第一介電層中。在一些實施例中，所述虛擬連接件在所述第一介電層中的深度小於所述第一導電連接件在所述第一介電層中的深度，以及所述虛擬連接件的頂表面與所述第一導電連接件的頂表面實質上齊平。在一些實施例中，所述虛擬連接件從所述第一內連結構的虛擬圖案延伸且穿透所述第一介電層。在一些實施例中，所述的半導體結構還包括第二半導體基板，包括位於所述第二半導體基板中的多個第二半導體裝置；第二內連結構，設置在所述第二半導體基板之上且電性耦合到所述第二半導體裝置；第二導電墊，設置在所述第二內連結構之上且電性耦合到所述第二內連結構；第二介電層，覆蓋所述第二導電墊及所述第二內連結構，所述第二介電層接合到所述第一介電層；以及第二導電連接件，設置在所述第二內連結構上且電性耦合到所述第二內連結構，所述第二導電連接件接合到所述第一導電連接件且朝所述第二導電墊延伸。在一些實施例中，所述第二導電連接件藉由所述第二導電墊電性耦合到所述第二內連結構。在一些實施例中，所述第二介電層的一部分延伸穿過所述第二導電墊且所述第二導電連接件延伸穿過所述第二介電層的所述部分。在一些實施例中，所述的半導體結構還包括第一虛擬連接件，設置在所述第一導電連接件旁邊且嵌在所述第一介電層中，以及第二虛擬連接件，設置在所述第二導電連接件旁邊並嵌在所述第二介電層中且所述第二虛擬連接件接合到所述第一虛擬連接件。在一些實施例中，所述第一虛擬連接件穿透所述第一介電層以接觸所述第一內連結構的第一虛擬圖案，以及所述第二虛擬連接件穿透所述第二介電層以接觸所述第二內連結構的第二虛擬圖案。
根據本公開的一些實施例，一種半導體結構包括第一半導體晶粒及第二半導體晶粒，所述第二半導體晶粒堆疊在所述第一半導體晶粒上且接合到所述第一半導體晶粒。所述第一半導體晶粒包括：第一內連層；第一導電墊，設置在所述第一內連層上且電性耦合到所述第一內連層；第一介電層，設置在所述第一內連層之上且覆蓋所述第一導電墊；第一導電連接件，嵌在所述第一介電層中且朝所述第一導電墊延伸以電性耦合到所述第一內連層；以及第一虛擬連接件，設置在所述第一導電連接件旁邊且嵌在所述第一介電層中。所述第二半導體晶粒包括第二介電層、第二導電連接件及第二虛擬連接件。所述第二介電層接合到所述第一半導體晶粒的所述第一介電層。所述第二導電連接件及所述第二虛擬連接件嵌在所述第二介電層中且分別接合到所述第一半導體晶粒的所述第一導電連接件及所述第一半導體晶粒的所述第一虛擬連接件。
在一些實施例中，所述第一導電連接件從所述第一半導體晶粒與所述第二半導體晶粒之間的接合介面延伸且著落在所述第一導電墊上，並且所述第一導電連接件藉由所述第一導電墊電性耦合到所述第一內連層。在一些實施例中，所述第一導電連接件從所述第一半導體晶粒與所述第二半導體晶粒之間的接合介面延伸且穿透所述第一導電墊以接觸所述第一內連層，以及所述第一導電連接件藉由所述第一介電層而在橫向上與所述第一導電墊隔離。在一些實施例中，所述第一虛擬連接件從所述第一半導體晶粒與所述第二半導體晶粒之間的接合介面延伸且穿透所述第一介電層以接觸所述第一內連層的虛擬圖案。在一些實施例中，所述第一導電連接件及所述第一虛擬連接件從所述第一半導體晶粒與所述第二半導體晶粒之間的接合介面朝所述第一內連層漸縮。在一些實施例中，所述第一半導體晶粒的所述第一虛擬連接件及所述第二半導體晶粒的所述第二虛擬連接件是電性浮置的。在一些實施例中，所述第一半導體晶粒還包括：半導體基板，包括位於所述半導體基板中的多個半導體裝置，其中所述第一內連層設置在所述半導體基板之上且電性耦合到所述半導體裝置；以及半導體穿孔，穿透所述半導體基板且電性耦合到所述第一內連層。
根據本公開的一些實施例，一種半導體結構的製造方法包括至少以下步驟。在半導體基板之上的內連結構上形成具有貫穿孔的圖案化導電墊。將所述內連結構之上的介電材料圖案化以形成具有第一開口的圖案化介電層。所述第一開口穿過所述介電材料的形成在所述圖案化導電墊的所述貫穿孔內部的一部分從而以可觸及的方式暴露出所述內連結構。在所述圖案化介電層的所述第一開口內部形成導電材料且所述導電材料接觸所述內連結構以形成導電連接件。所述導電連接件藉由所述圖案化介電層而在橫向上與所述圖案化導電墊隔離。
在一些實施例中，所述的製造方法還包括在所述介電材料中及所述第一開口旁邊形成第二開口，其中所述第二開口的深度小於所述第一開口的深度；以及在所述圖案化介電層的所述第二開口內形成所述導電材料以形成虛擬連接件，其中所述虛擬連接件是電性浮置的。在一些實施例中，所述的製造方法還包括形成穿過所述介電材料的第二開口從而以能夠觸及的方式暴露出所述內連結構的虛擬圖案；以及在所述圖案化介電層的所述第二開口內形成所述導電材料且所述導電材料接觸所述內連結構的所述虛擬圖案以形成虛擬連接件，其中所述虛擬連接件是電性浮置的。在一些實施例中，所述的製造方法還包括局部地移除所述導電材料直到暴露出所述介電材料的頂表面為止。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10A、10B、10C、10D、10E、10F、10G:半導體結構 20:結構 22:第一元件 24:第二元件 24a:端子 70:半導體穿孔（TSV） 80:重佈線結構 82:介電圖案 84:導電圖案 90:外部端子 110:半導體基板 112:半導體裝置 120、220、220’:內連結構 122、222:內連層 124、224:介電層 126、226、226’:圖案化鈍化層 126’:鈍化層 130、130’、330:導電墊 130a:外側壁 130b:內側壁 130t、140t、152t、154t、240t、252t、254t、340t、352t、354t、440t、452t、454t:頂表面 140、240、340、440:圖案化介電層 140’、340’:介電材料 152、252、352、452:導電連接件 152a:溝槽部分 152b:通孔部分 152c:底部部分 154、254、354、454:虛擬連接件 226a、240a、440a:第一開口 226b、240b、440b:第二開口 226c:第三開口 AP:主動圖案 Dc、Dc’、Dd、Dd’:深度 CM:導電材料 DP:虛擬圖案 IF:接合介面 M1:底部內連層 M2:第二層級內連層 M3:第三層級內連層 Mt、Mt’:頂部內連層 S1:第一表面 S2:第二表面 TD1、TD2、TS1、TS2:層 TH:貫穿孔 TR1、TR2:溝槽開口 VO、VO’:通孔開口 WH1、WT1、WV1:頂部寬度 WH2、WT2、WV2:底部寬度 WV3、WV4:寬度
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。 圖1A到圖1F是示出根據本公開一些示例性實施例的一層半導體結構的製造方法中各個階段的示意性剖視圖。 圖2A及圖2B是示出根據本公開一些示例性實施例的一層半導體結構的製造方法中各個階段的示意性剖視圖。 圖3A到圖3C是示出根據本公開一些示例性實施例的一層半導體結構的製造方法中各個階段的示意性剖視圖。 圖4A及圖4B是示出根據本公開一些示例性實施例的一層半導體結構的製造方法中各個階段的示意性剖視圖。 圖5A及圖5B是示出根據本公開一些示例性實施例的半導體結構的製造方法中各個階段的示意性剖視圖。 圖6到圖11是示出根據本公開一些示例性實施例的各種半導體結構的示意性剖視圖。 圖12是示出根據本公開一些示例性實施例的半導體結構的應用的示意性剖視圖。
110:半導體基板
112:半導體裝置
120:內連結構
122:內連層
124:介電層
126:圖案化鈍化層
130:導電墊
140:圖案化介電層
140t、152t、154t:頂表面
152:導電連接件
152a:溝槽部分
152b:通孔部分
152c:底部部分
154:虛擬連接件
Dc、Dd:深度
Mt:頂部內連層
S1:第一表面
S2:第二表面
TD1:層

Claims (10)

  1. 一種半導體結構，包括：第一半導體基板，包括位於所述第一半導體基板中的多個第一半導體裝置；第一內連結構，設置在所述第一半導體基板之上且電性耦合到所述第一半導體裝置；第一導電墊，設置在所述第一內連結構之上且電性耦合到所述第一內連結構；第一介電層，覆蓋所述第一導電墊及所述第一內連結構，所述第一介電層包括延伸穿過所述第一導電墊的一部分；第一導電連接件，設置在所述第一內連結構上且電性耦合到所述第一內連結構，所述第一導電連接件延伸穿過所述第一介電層的所述部分；第二半導體基板，包括位於所述第二半導體基板中的多個第二半導體裝置；第二內連結構，設置在所述第二半導體基板之上且電性耦合到所述第二半導體裝置；第二導電墊，設置在所述第二內連結構之上且電性耦合到所述第二內連結構；第二介電層，覆蓋所述第二導電墊及所述第二內連結構，所述第二介電層接合到所述第一介電層；以及第二導電連接件，設置在所述第二內連結構上且電性耦合到 所述第二內連結構，所述第二導電連接件接合到所述第一導電連接件且朝所述第二導電墊延伸。
  2. 如請求項1所述的半導體結構，其中所述第二介電層的一部分延伸穿過所述第二導電墊且所述第二導電連接件延伸穿過所述第二介電層的所述部分。
  3. 一種半導體結構，包括：第一半導體晶粒，包括：第一內連層；第一導電墊，設置在所述第一內連層上且電性耦合到所述第一內連層；第一介電層，設置在所述第一內連層之上且覆蓋所述第一導電墊；第一導電連接件，嵌在所述第一介電層中且朝所述第一導電墊延伸以電性耦合到所述第一內連層；及第一虛擬連接件，設置在所述第一導電連接件旁邊且嵌在所述第一介電層中；以及第二半導體晶粒，堆疊在所述第一半導體晶粒上且接合到所述第一半導體晶粒，所述第二半導體晶粒包括：第二導電墊，設置在所述第二半導體晶粒的第二內連層之上且電性耦合到所述第二內連層；第二介電層，覆蓋所述第二導電墊及所述第二內連層並接合到所述第一半導體晶粒的所述第一介電層；及 第二導電連接件及第二虛擬連接件，嵌在所述第二介電層中且分別接合到所述第一半導體晶粒的所述第一導電連接件及所述第一半導體晶粒的所述第一虛擬連接件，所述第二導電連接件設置在所述第二內連層上且電性耦合到所述第二內連層並且朝所述第二導電墊延伸。
  4. 如請求項3所述的半導體結構，其中：所述第一導電連接件從所述第一半導體晶粒與所述第二半導體晶粒之間的接合介面延伸且穿透所述第一導電墊以接觸所述第一內連層，及所述第一導電連接件藉由所述第一介電層而在橫向上與所述第一導電墊隔開。
  5. 一種半導體結構，包括：第一半導體晶粒，包括：第一介電層，覆蓋第一導電墊；及第一導電連接件，穿透所述第一介電層以與第一內連結構接觸，並且所述第一導電連接件設置在所述第一導電墊的通孔內，其中設置在所述第一導電墊的所述通孔內的所述第一介電層的一部分將所述第一導電墊與所述第一導電連接件分開；以及第二半導體晶粒，堆疊在所述第一半導體晶粒上且包括：第二導電墊，設置在所述第二半導體晶粒的第二內連結構之上且電性耦合到所述第二內連結構並接合到所述第一導 電墊；第二介電層，覆蓋所述第二導電墊及所述第二內連結構且接合到所述第一介電層；及第二導電連接件，設置在所述第二內連結構上且電性耦合到所述第二內連結構並接合到所述第一導電連接件且朝所述第二導電墊延伸。
  6. 一種半導體結構的製造方法，包括：形成第一部分，包括：在第一半導體基板上方的第一內連結構上形成具有第一通孔的第一圖案化導電墊；在所述第一內連結構上圖案化介電材料以形成具有第一開口的第一圖案化介電層，其中所述第一開口穿透形成在所述第一圖案化導電墊的所述第一通孔內部的一部分的所述介電材料以可觸及的方式暴露出所述第一內連結構；及在所述第一圖案化介電層的所述第一開口內形成導電材料並與所述第一內連結構接觸，以形成藉由所述第一圖案化介電層與所述第一圖案化導電墊橫向隔離的第一導電連接件；提供第二部分，其中所述第二部分包括在第二半導體基板上面的第二內連結構、在所述第二內連結構上面且與所述第二內連結構電性耦合的第二導電墊、在所述第二內連結構上面與所述第二內連結構電性耦合並朝所述第二導電墊延伸的第二導電連接件、 以及在所述第二內連結構上面並覆蓋所述第二導電墊及所述第二導電連接件的第二圖案化介電層；將所述第二部分接合到所述第一部分，其中所述第一部分的所述第一導電連接件與所述第一圖案化介電層分別與所述第二部分的所述第二導電連接件與所述第二圖案化介電層接觸；以及對所述第一部分執行單體化製程以切穿所述第一圖案化介電層、在所述第一圖案化介電層下方的所述第一內連結構及在所述第一內連結構下方的所述第一半導體基板，以形成半導體結構的連續側壁。
  7. 如請求項6所述的半導體結構的製造方法，其中形成所述第一部分還包括：在所述介電材料中及所述第一開口旁邊形成第二開口，其中所述第二開口的深度小於所述第一開口的深度；以及在所述第二開口內形成所述導電材料以形成虛擬連接件，其中所述虛擬連接件是電性浮置的。
  8. 如請求項6所述的半導體結構的製造方法，其中在將所述第二部分接合到所述第一部分時，所述製造方法還包括：將所述第二部分的所述第二導電連接件與所述第一部分的所述第一導電連接件對準；將所述第二部分放置在所述第一部分上，其中所述第一導電連接件與所述第二導電連接件直接接觸，並且所述第一圖案化介電層與所述第二圖案化介電層直接接觸；以及 熱處理所述第二部分和所述第一部分的介面。
  9. 一種半導體結構的製造方法，包括：形成第一部分，包括：在第一半導體基板上方的第一內連結構上形成第一圖案化介電層，以部分覆蓋在所述第一內連結構上面的接觸墊，其中所述第一圖案化介電層的第一開口以可觸及的方式暴露出所述接觸墊的部分；及在所述第一圖案化介電層的所述第一開口中形成以一對一的方式對應的著落在所述接觸墊上的多個第一導電連接件；形成第二部分，所述第二部分包括耦接至第二半導體基板上方的第二內連結構的多個第二導電連接件、設置在所述第二內連結構之上且電性耦合到所述第二內連結構第二導電墊、覆蓋所述第二導電墊及所述第二內連結構的第二介電層，其中所述第二導電連接件設置在所述第二內連結構上且電性耦合到所述第二內連結構並朝所述第二導電墊延伸；以及將所述第二部分的所述第二導電連接件與所述第一部分的所述第一導電連接件以一對一的方式對應地接合，並將所述第二部分的所述第二介電層與所述第一部分的所述第一圖案化介電層接合。
  10. 一種半導體結構的製造方法，包括：將第二部分與第一部分接合，其中： 所述第一部分包括圖案化導電墊、穿透所述圖案化導電墊的第一導電連接件、覆蓋所述圖案化導電墊並將所述第一導電連接件與所述圖案化導電墊橫向隔開的第一圖案化介電層，及所述第二部分包括設置在第二內連結構之上且電性耦合到所述第二內連結構的第二導電墊、設置在所述第二內連結構之上且電性耦合到所述第二內連結構以朝所述第二導電墊延伸並接合到所述第一導電連接件的第二導電連接件、及覆蓋所述第二導電墊及所述第二內連結構並接合到所述第一圖案化介電層的第二圖案化介電層；以及切穿所述第一部分和所述第二部分以形成半導體結構的連續側壁。
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