KR20220007443A - 반도체 패키지 - Google Patents

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KR20220007443A
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pad
main
dummy
density
semiconductor chip
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Application number
KR1020200085673A
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이규하
장주희
김석호
나훈주
박재형
손성민
홍의관
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삼성전자주식회사
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
    • H01L2224/80097—Heating
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
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Abstract

반도체 패키지가 개시된다. 반도체 패키지는 제1 반도체칩; 제2 반도체칩; 상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되는 제1 메인 연결 패드 구조물들로서, 상기 제1 반도체칩의 상면에 평행한 제1 방향을 따라 제1 메인 피치로 이격되어 배치되고, 상기 각각의 제1 메인 연결 패드 구조물은, 상기 제1 반도체칩과 전기적으로 연결되는 제1 연결 패드와, 상기 제2 반도체칩과 전기적으로 연결되며 상기 제1 연결 패드와 접촉하는 제2 연결 패드를 포함하는, 상기 제1 메인 연결 패드 구조물들; 및 상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되고, 상기 제1 메인 연결 패드 구조물들과 이격되어 배치되고, 상기 제1 방향을 따라 상기 제1 메인 피치보다 더 큰 제1 더미 피치로 이격되어 배치되는 제1 더미 연결 패드 구조물들을 포함한다.

Description

반도체 패키지{Semiconductor packages}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 복수의 반도체 칩의 적층 구조를 갖는 반도체 패키지에 관한 것이다.
반도체 장치의 성능 및 저장 용량의 향상을 위하여 복수의 반도체 칩이 적층된 구조를 갖는 반도체 패키지가 널리 이용되고 있다. 특히 웨이퍼와 웨이퍼를 연결 패드를 통해 서로 접합하고 이를 소잉하는 방식으로 복수의 반도체 칩의 적층 구조를 형성하는 방법이 제안되었다. 그러나 일반적으로 구리 등의 금속 물질을 포함하는 연결 패드의 단차가 발생하거나, 연결 패드를 둘러싸는 절연층의 국부적인 침식(local erosion)이 발생하여 접합 공정의 난이도가 높아지는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 절연층의 국부적인 침식 발생을 방지하여 웨이퍼와 웨이퍼의 접합 공정의 불량 발생을 최소화할 수 있는 반도체 패키지를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 반도체칩; 제2 반도체칩; 상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되는 제1 메인 연결 패드 구조물들로서, 상기 제1 반도체칩의 상면에 평행한 제1 방향을 따라 제1 메인 피치로 이격되어 배치되고, 상기 각각의 제1 메인 연결 패드 구조물은, 상기 제1 반도체칩과 전기적으로 연결되는 제1 연결 패드와, 상기 제2 반도체칩과 전기적으로 연결되며 상기 제1 연결 패드와 접촉하는 제2 연결 패드를 포함하는, 상기 제1 메인 연결 패드 구조물들; 및 상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되고, 상기 제1 메인 연결 패드 구조물들과 이격되어 배치되고, 상기 제1 방향을 따라 상기 제1 메인 피치보다 더 큰 제1 더미 피치로 이격되어 배치되는 제1 더미 연결 패드 구조물들을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 반도체칩; 제2 반도체칩; 상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되는 메인 연결 패드 구조물들로서, 상기 각각의 메인 연결 패드 구조물은, 상기 제1 반도체칩과 전기적으로 연결되는 제1 연결 패드와, 상기 제2 반도체칩과 전기적으로 연결되며 상기 제1 연결 패드와 접촉하는 제2 연결 패드를 포함하는, 상기 메인 연결 패드 구조물들; 상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되고, 상기 메인 연결 패드 구조물들과 이격되어 배치되는 제1 더미 연결 패드 구조물들; 및 상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되고, 상기 제1 더미 연결 패드 구조물들을 사이에 두고 상기 메인 연결 패드 구조물들과 이격되어 배치되는 제2 더미 연결 패드 구조물들을 포함하고, 상기 메인 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제1 메인 패드 밀도를 가지고, 상기 제1 더미 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제1 더미 패드 밀도를 가지고, 상기 제2 더미 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제2 더미 패드 밀도를 가지고, 상기 제1 더미 패드 밀도는 상기 제1 메인 패드 밀도보다 더 작고, 상기 제2 더미 패드 밀도는 상기 제1 더미 패드 밀도보다 더 작다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 반도체칩; 제2 반도체칩; 상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되고 상기 제1 반도체칩의 상면에 평행한 제1 방향을 따라 제1 메인 피치로 이격되어 배치되는 제1 메인 연결 패드 구조물들; 상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되고 상기 제1 방향을 따라 제1 메인 피치보다 더 큰 제2 메인 피치로 이격되어 배치되는 제2 메인 연결 패드 구조물들; 및 상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되고, 상기 제1 방향을 따라 상기 제1 메인 피치보다 더 큰 제1 더미 피치로 이격되어 배치되는 제1 더미 연결 패드 구조물들을 포함하고, 상기 제1 메인 연결 패드 구조물들 및 상기 제2 메인 연결 패드 구조물들 각각은, 상기 제1 반도체칩과 전기적으로 연결되는 제1 연결 패드와, 상기 제2 반도체칩과 전기적으로 연결되며 상기 제1 연결 패드와 접촉하는 제2 연결 패드를 포함한다.
본 발명의 기술적 사상에 의한 반도체 패키지는, 메인 연결 패드 구조물과더미 연결 패드 구조물을 포함하고, 더미 연결 패드 구조물은 더미 그레디언트 룰(dummy gradient rule)에 따라 달라지는 더미 패드 밀도(또는 더미 패드 피치)를 갖도록 배치될 수 있다. 따라서 메인 연결 패드 구조물과 더미 연결 패드 구조물의 평탄화 공정에서 본딩 절연층의 국부적인 침식 발생이 방지될 수 있고, 이에 따라 웨이퍼와 웨이퍼의 접합 공정의 불량 발생이 최소화될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 패키지의 레이아웃도이다.
도 2는 도 1의 예시적인 패드 배치를 나타내는 개략도이다.
도 3은 도 2의 A1-A1' 선을 따른 단면도이다.
도 4는 도 3의 CX1 부분의 확대도이다.
도 5는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 패키지의 레이아웃도이다.
도 7는 도 6의 예시적인 패드 배치를 나타내는 개략도이다.
도 8은 도 7의 A1-A1' 선을 따른 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 패키지의 레이아웃도이다.
도 10은 예시적인 실시예들에 따른 반도체 패키지의 레이아웃도이다.
도 11은 예시적인 실시예들에 따른 반도체 패키지의 레이아웃도이다.
도 12는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 13은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 14는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 15 내지 도 24는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지(100)의 레이아웃도이다. 도 2는 도 1의 예시적인 패드 배치를 나타내는 개략도이다. 도 3은 도 2의 A1-A1' 선을 따른 단면도이다. 도 4는 도 3의 CX1 부분의 확대도이다.
도 1 내지 도 4를 참조하면, 반도체 패키지(100)는 제1 반도체칩(10C)과 제2 반도체칩(20C)이 접합된 구조를 가질 수 있다. 제1 반도체칩(10C)은 제1 기판(10W)과, 제1 기판(10W) 상에 배치된 제1 배선 구조물(10MS)을 포함할 수 있다. 제2 반도체칩(20C)은 제2 기판(20W)과, 제2 기판(20W) 상에 배치된 제2 배선 구조물(20MS)을 포함할 수 있다.
제1 반도체칩(10C)과 제2 반도체칩(20C) 사이에는 제1 메인 연결 패드 구조물(MP1)과 더미 연결 패드 구조물(DP)이 배치될 수 있다. 제1 반도체칩(10C)과 제2 반도체칩(20C) 사이에는 제1 메인 연결 패드 구조물(MP1)과 더미 연결 패드 구조물(DP) 주위를 둘러싸는 제1 본딩 절연층(10UI) 및 제2 본딩 절연층(20UI)이 배치될 수 있다. 제1 반도체칩(10C)과 제2 반도체칩(20C)은 제1 메인 연결 패드 구조물(MP1), 더미 연결 패드 구조물(DP), 제1 본딩 절연층(10UI) 및 제2 본딩 절연층(20UI)에 의한 금속-산화물 혼성 접합(hybrid bonding)을 통해 서로에게 부착될 수 있다.
도 1에 예시적으로 도시된 것과 같이, 제1 반도체칩(10C)과 제2 반도체칩(20C)은 중앙 영역에 제1 메인 패드 영역(MPR1)을 가지고, 그 에지 부분에 스크라이브 레인 영역(SR)을 가지며, 제1 메인 패드 영역(MPR1)과 스크라이브 레인 영역(SR) 사이에 더미 패드 영역(DPR)을 가질 수 있다. 더미 패드 영역(DPR)은 제1 메인 패드 영역(MPR1)을 둘러싸는 제1 더미 패드 영역(DPR1), 제1 더미 패드 영역(DPR1)을 둘러싸는 제2 더미 패드 영역(DPR2), 및 제2 더미 패드 영역(DPR2)을 둘러싸는 제3 더미 패드 영역(DPR3)을 포함할 수 있다.
제1 메인 연결 패드 구조물(MP1)은 제1 메인 패드 영역(MPR1) 내에 배치되며, 제1 메인 패드 밀도(D_MP1)를 가질 수 있다. 여기에서 제1 메인 패드 밀도(D_MP1)는 평면도에서의(즉, 제1 반도체칩(10C)의 상부에서 볼 때) 제1 메인 패드 영역(MPR1)의 면적에 대한 제1 메인 연결 패드 구조물(MP1)의 면적의 총합의 비율일 수 있다. 예를 들어, 제1 메인 패드 밀도(D_MP1)는 5% 내지 50%일 수 있거나, 0.05 내지 0.5일 수 있다.
더미 연결 패드 구조물(DP)은 제1 내지 제3 더미 연결 패드 구조물(DP1, DP2, DP3)을 포함할 수 있다. 제1 더미 연결 패드 구조물(DP1)은 제1 더미 패드 영역(DPR1) 내에 배치되며, 제1 더미 패드 밀도(D_DP1)를 가질 수 있다. 제2 더미 연결 패드 구조물(DP2)은 제2 더미 패드 영역(DPR2) 내에 배치되며, 제2 더미 패드 밀도(D_DP2)를 가질 수 있다. 제3 더미 연결 패드 구조물(DP3)은 제3 더미 패드 영역(DPR3) 내에 배치되며, 제3 더미 패드 밀도(D_DP3)를 가질 수 있다. 예를 들어, 제1 내지 제3 더미 패드 밀도(D_DP1, D_DP2, D_DP3)는 1% 내지 40%일 수 있거나, 0.01 내지 0.4일 수 있다.
예시적인 실시예들에서, 제1 내지 제3 더미 패드 밀도(D_DP1, D_DP2, D_DP3)는 점진적으로 감소할 수 있다. 예를 들어, 제1 더미 패드 밀도(D_DP1)는 제1 메인 패드 밀도(D_MP1)보다 더 작고, 제2 더미 패드 밀도(D_DP2)는 제1 더미 패드 밀도(D_DP1)보다 더 작고, 제3 더미 패드 밀도(D_DP3)는 제2 더미 패드 밀도(D_DP2)보다 더 작을 수 있다(즉, D_DP3 < D_DP2 < D_DP1 < D_MP1).
예시적인 실시예들에서, 제1 내지 제3 더미 패드 밀도(D_DP1, D_DP2, D_DP3)는 더미 그레디언트 룰(dummy gradient rule)에 따른 값들을 가질 수 있다. 더미 그레디언트 룰은 제1 메인 패드 밀도(D_MP1) 값에 기초하여 제1 내지 제3 더미 패드 밀도(D_DP1, D_DP2, D_DP3)를 결정할 수 있다. 더미 그레디언트 룰은 제1 메인 패드 밀도(D_MP1)와 기준 패드 밀도(DCR) 값에 기초하여, 더미 패드 영역(DPR)을 n개의 서브 더미 패드 영역으로 분리할 수 있고, n개의 서브 더미 패드 영역 각각의 패드 밀도는 달라질 수 있다. 예를 들어, 도 1에 도시된 실시예에서 더미 패드 영역(DPR)은 3개의 서브 더미 패드 영역을 포함하고, 이러한 3개의 서브 더미 패드 영역이 제1 내지 제3 더미 패드 영역(DPR1, DPR2, DPR3)에 해당할 수 있다.
예를 들어, 더미 패드 영역(DPR)은 n개의 서브 더미 패드 영역을 포함할 수 있고, n은 수식 1에 의해 결정될 수 있다.
(D_MP1)/(DCR) - 1 ≤ n < (D_MP1)/(DCR) - 수식 1,
여기에서 n은 자연수이고, DCR은 기준 패드 밀도이며, D_MP1은 제1 메인 패드 밀도이다.
예시적인 실시예들에서, 기준 패드 밀도(DCR)는 2% 내지 5%일 수 있다. 그러나 기준 패드 밀도(DCR)가 이에 한정되는 것은 아니며, 제1 반도체칩(10C) 및 제2 반도체칩(20C)의 어플리케이션들에 따라 요구되는 다른 값을 가질 수도 있다.
예를 들어, 제1 메인 패드 밀도(D_MP1)가 15%이고, 기준 패드 밀도(DCR)가 3%일 때, 수식 1에 기초하여 더미 패드 영역(DPR)은 4개의 서브 더미 패드 영역을 포함할 수 있다. 예를 들어, 제1 메인 패드 밀도(D_MP1)가 10%이고, 기준 패드 밀도(DCR)가 3%일 때, 수식 1에 기초하여 더미 패드 영역(DPR)은 3개의 서브 더미 패드 영역을 포함할 수 있다.
n개의 서브 더미 패드 영역 각각의 더미 패드 밀도(D_DPk)는 수식 2에 의해 결정될 수 있다.
D_DPk = (n+1-k)/(n+1) * D_MP1 - 수식 2,
여기에서, D_DPk는 k번째 서브 더미 패드 영역의 밀도이고, k는 1부터 n까지의 자연수이고, D_MP1은 제1 메인 패드 밀도일 수 있다.
예를 들어, 제1 메인 패드 밀도(D_MP1)가 12%이고, 기준 패드 밀도(DCR)가 3%일 때, 수식 1에 기초하여 더미 패드 영역(DPR)은 3개의 서브 더미 패드 영역을 포함할 수 있고, 수식 2에 기초하여 제1 내지 제3 서브 더미 패드 영역의 더미 패드 밀도는 각각 9%, 6%, 및 3%일 수 있다. 예를 들어, 도 1 및 도 2에 도시된 예시에서, 제1 메인 패드 밀도(D_MP1)는 12%이고, 제1 더미 패드 밀도(D_DP1)는 9%이며, 제2 더미 패드 밀도(D_DP2)는 6%이며, 제3 더미 패드 밀도(D_DP3)는 3%일 수 있다.
예를 들어, 제1 메인 패드 밀도(D_MP1)가 20%이고, 기준 패드 밀도(DCR)가 5%일 때, 수식 1에 기초하여 더미 패드 영역(DPR)은 3개의 서브 더미 패드 영역을 포함할 수 있고, 수식 2에 기초하여 제1 내지 제3 서브 더미 패드 영역의 더미 패드 밀도는 각각 15%, 10%, 및 5%일 수 있다. 예를 들어, 도 1 및 도 2에 도시된 예시에서, 제1 메인 패드 밀도(D_MP1)는 20%이고, 제1 더미 패드 밀도(D_DP1)는 15%이며, 제2 더미 패드 밀도(D_DP2)는 10%이며, 제3 더미 패드 밀도(D_DP3)는 5%일 수 있다.
예를 들어, 제1 메인 연결 패드 구조물(MP1)은 제1 방향을 따라 제1 메인 피치(P11)로 이격되어 배치될 수 있고, 제1 내지 제3 더미 연결 패드 구조물(DP1, DP2, DP3)은 제1 방향을 따라 각각 제1 더미 피치(P21), 제2 더미 피치(P22), 및 제3 더미 피치(P23)로 이격되어 배치될 수 있다. 제1 더미 피치(P21)는 제1 메인 피치(P11)보다 더 크고, 제2 더미 피치(P22)는 제1 더미 피치(P21)보다 더 크고, 제3 더미 피치(P23)는 제2 더미 피치(P22)보다 더 클 수 있다(즉, P11 < P21 < P22 < P23).
도 3에 도시된 것과 같이, 제1 메인 연결 패드 구조물(MP1)은 제1 반도체칩(10C)의 상면에 수평한 제1 방향을 따라 제1 폭(W1)을 가지며 제1 내지 제3 더미 연결 패드 구조물(DP1, DP2, DP3)은 제1 방향을 따라 제2 폭(W2)을 가지며, 제2 폭(W2)은 제1 폭(W1)과 실질적으로 동일할 수 있다. 다른 실시예들에서, 제1 내지 제3 더미 연결 패드 구조물(DP1, DP2, DP3) 중 적어도 하나가 제1 메인 연결 패드 구조물(MP1)과는 다른 폭 또는 패드 면적을 가질 수도 있다.
도 1 및 도 2에 도시된 것과 같이, 반도체 패키지(100)의 중심 영역으로부터 스크라이브 레인 영역(SR)을 향하는 방향으로 더미 패드 영역(DPR)의 더미 패드 밀도가 점진적으로 감소함에 따라(즉, D_DP3 < D_DP2 < D_DP1 < D_MP1), 제1 메인 연결 패드 구조물(MP1)의 평탄화 공정에서 발생할 수 있는 본딩 절연층(10UI, 20UI)의 국부적인 침식 발생이 방지될 수 있다.
도 2에는 제1 메인 연결 패드 구조물(MP1) 및 더미 연결 패드 구조물(DP) 모두가 정사각형의 평면 형상을 가진 것으로 예시적으로 도시되었으나, 제1 메인 연결 패드 구조물(MP1) 및 더미 연결 패드 구조물(DP)의 평면 형상이 이에 한정되는 것은 아니고, 직사각형, 마름모, 라운드진 정사각형, 라운드진 직사각형, 타원형, 원형 등 다양한 형상으로 구현될 수도 있다. 또한 도 2에는 스크라이브 레인 영역(SR) 내에 더미 패드(DP)가 배치되지 않은 것이 예시적으로 도시되었으나, 이와는 달리 스크라이브 레인 영역(SR)의 적어도 일부분 내에 더미 패드(DP)가 제3 더미 패드 밀도(D_DP3)로 배치될 수도 있다.
도 4에 예시적으로 도시된 것과 같이, 제1 반도체칩(10C)은 제1 기판(10W) 및 제1 배선 구조물(10MS)을 포함하고, 제2 반도체칩(20C)은 제2 기판(20W) 및 제2 배선 구조물(20MS)을 포함하며, 제1 반도체칩(10C)과 제2 반도체칩(20C) 사이에 제1 메인 연결 패드 구조물(MP1) 및 더미 연결 패드 구조물(DP)이 배치될 수 있다.
제1 메인 연결 패드 구조물(MP1) 및 더미 연결 패드 구조물(DP)은 제1 연결 패드(16)와, 제1 연결 패드(16)와 접촉하는 제2 연결 패드(26)를 포함할 수 있다. 제1 본딩 절연층(10UI)이 제1 배선 구조물(10MS) 상에서 제1 연결 패드(16)의 측면을 둘러싸도록 배치되고, 제2 본딩 절연층(20UI)이 제2 배선 구조물(20MS) 상에서 제2 연결 패드(26)의 측면을 둘러싸도록 배치될 수 있다. 제2 본딩 절연층(20UI)은 제1 본딩 절연층(10UI)과 접촉하고, 제2 연결 패드(26)는 제1 연결 패드(16)와 접촉함에 따라 제1 반도체칩(10C)과 제2 반도체칩(20C)이 금속-산화물 혼성 접합(hybrid bonding)을 통해 서로에게 부착될 수 있다.
제1 기판(10W) 및 제2 기판(20W)은 실리콘 웨이퍼와 같은 IV족 물질 웨이퍼, 또는 III-V족 화합물 웨이퍼를 기반으로 형성될 수 있다. 또한, 제1 기판(10W) 및 제2 기판(20W)은 형성 방법적인 측면에서 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 그러나 제1 기판(10W) 및 제2 기판(20W)은 단결정 웨이퍼에 한정되지 않고, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등 다양한 웨이퍼들이 제1 기판(10W) 및 제2 기판(20W)으로서 이용될 수 있다. 여기서, 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼를 말한다. 한편, 제1 기판(10W) 및 제2 기판(20W)은 불순물 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 제1 기판(10W) 및 제2 기판(20W)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 포함할 수 있다.
제1 및 제2 반도체칩(10C, 20C) 각각은 다양한 종류의 복수의 개별 소자(individual devices)를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
예시적인 실시예들에서, 제1 및 제2 반도체칩(10C, 20C) 각각은 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩 중 적어도 하나일 수 있다.
예를 들어, 도 4에 도시된 것과 같이, 제1 기판(10W) 상에는 제1 집적 회로(10TR)가 형성될 수 있고, 제2 기판(20W) 상에는 제2 집적 회로(20TR)가 형성될 수 있다. 제1 및 제2 집적 회로(10TR, 20TR)는 트랜지스터, 다이오드, 저항, 커패시터 등 다양한 반도체 소자들을 포함할 수 있다. 도 4에서는 집적 회로로서 대표적인 트랜지스터를 도시하고 있다. 트랜지스터는 예컨대, 기판 내에 형성된 소스/드레인 영역, 채널 영역 그리고 기판 상에 형성된 게이트 구조체를 포함할 수 있다.
제1 배선 구조물(10MS)은 제1 기판(10W) 상에 배치되고, 복수의 제1 배선 패턴(14A), 복수의 제1 콘택(14B), 및 제1 층간 절연막(12)을 포함할 수 있다. 제1 집적 회로(10TR)는 복수의 제1 배선 패턴(14A) 및 복수의 제1 콘택(14B)을 통해 외부와 전기적 신호를 교환할 수 있다. 여기서, 전기적 신호는 전원 전압, 그라운드 전압, 신호 전압 등을 포함할 수 있다. 복수의 제1 배선 패턴(14A)은 서로 다른 수직 레벨에 배치되는 복수의 금속층들의 적층 구조를 가질 수 있다. 제1 층간 절연막(12)은 복수의 절연층들의 적층 구조를 가질 수 있고, 제1 층간 절연막(12)이 제1 집적 회로(10TR)를 커버하도록 배치될 수 있다.
제2 배선 구조물(20MS)은 제2 기판(20W) 상에 배치되고, 복수의 제2 배선 패턴(24A), 복수의 제2 콘택(24B), 및 제2 층간 절연막(22)을 포함할 수 있다. 제2 집적 회로(20TR)는 복수의 제2 배선 패턴(24A) 및 복수의 제2 콘택(24B)을 통해 외부와 전기적 신호를 교환할 수 있다. 복수의 제2 배선 패턴(24A)은 서로 다른 수직 레벨에 배치되는 복수의 금속층들의 적층 구조를 가질 수 있다. 제2 층간 절연막(22)은 복수의 절연층들의 적층 구조를 가질 수 있고, 제2 층간 절연막(22)이 제2 집적 회로(10TR)를 커버하도록 배치될 수 있다.
제1 배선 구조물(10MS) 상에는 제1 연결 패드(16)와, 제1 연결 패드(16)의 측벽을 둘러싸는 제1 본딩 절연층(10UI)이 배치될 수 있다. 제2 배선 구조물(20MS) 상에는 제2 연결 패드(26)와, 제2 연결 패드(26)의 측벽을 둘러싸는 제2 본딩 절연층(20UI)이 배치될 수 있다. 제1 연결 패드(16)의 상면은 제1 본딩 절연층(10UI)의 상면과 동일 평면 상에 배치되고, 제2 연결 패드(26)의 상면은 제2 본딩 절연층(20UI)의 상면과 동일 평면 상에 배치될 수 있다. 제1 연결 패드(16)의 상면은 제2 연결 패드(26)의 상면과 접촉하고, 제1 본딩 절연층(10UI)의 상면은 제2 본딩 절연층(20UI)의 상면과 접촉할 수 있다. 여기에서 제2 반도체칩(20C)을 바라보는 제1 연결 패드(16)의 표면을 제1 연결 패드(16)의 상면으로 지칭하고, 제1 반도체칩(10C)을 바라보는 제2 연결 패드(26)의 표면을 제2 연결 패드(26)의 상면으로 지칭할 수 있다.
제1 연결 패드(16)는 제1 금속층(16F) 및 제1 배리어층(16L)을 포함할 수 있다. 제1 배리어층(16L)이 제1 금속층(16F)의 측벽 및 바닥면을 둘러싸며 제1 금속층(16F)과 제1 본딩 절연층(10UI) 사이에 개재될 수 있다. 제1 본딩 절연층(10UI)은 제1 절연층(18A) 및 제1 본딩층(18B)을 포함할 수 있고, 제1 본딩층(18B)의 상면이 제1 연결 패드(16)의 상면과 동일 평면에 배치될 수 있다.
제2 연결 패드(26)는 제2 금속층(26F) 및 제2 배리어층(26L)을 포함할 수 있다. 제2 배리어층(26L)이 제2 금속층(26F)의 측벽 및 바닥면을 둘러싸며 제2 금속층(26F)과 제2 본딩 절연층(20UI) 사이에 개재될 수 있다. 제2 본딩 절연층(20UI)은 제2 절연층(28A) 및 제2 본딩층(28B)을 포함할 수 있고, 제2 본딩층(28B)의 상면이 제2 연결 패드(26)의 상면과 동일 평면에 배치되며 제1 본딩층(18B)의 상면과 접촉할 수 있다.
예시적인 실시예들에서, 제1 금속층(16F) 및 제2 금속층(26F)은 구리(Cu), 금(Au), 또는 이들의 합금을 포함할 수 있다. 제1 금속층(16F) 및 제2 금속층(26F)은 고온 어닐링을 통해 금속 원자의 상호 확산에 의해 본딩될 수 있다. 제1 배리어층(16L) 및 제2 배리어층(26L)은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 제1 본딩층(18B) 및 제2 본딩층(28B)은 실리콘 산화물, 실리콘 카본 질화물(SiCN) 등을 포함할 수 있다. 제1 본딩층(18B) 및 제2 본딩층(28B)은 서로에 대하여 접촉된 상태로 고온 어닐링 공정이 가해짐에 의해 제1 본딩층(18B) 및 제2 본딩층(28B)이 본딩될 수 있다. 제1 절연층(18A) 및 제2 절연층(28A)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 제1 절연층(18A) 및 제2 절연층(28A)은 TEOS(tetraethly orthosilicate), TOSZ(Tonen SilaZene), ALD 산화물, FCVD(Flowable Chemical Vapor Deposition) 산화물, HDP(High Density Plasma) 산화물, PEOX (Plasma Enhanced Oxidation) 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 4에 예시적으로 도시된 것과 같이, 제1 메인 연결 패드 구조물(MP1)은 복수의 제1 배선 패턴(14A) 또는 복수의 제1 콘택(14B)에 연결되어 제1 집적 회로(10TR)와 전기적으로 연결될 수 있고, 또한 복수의 제2 배선 패턴(24A) 또는 복수의 제2 콘택(24B)에 연결되어 제2 집적 회로(20TR)와 전기적으로 연결될 수 있다. 더미 연결 패드 구조물(DP)은 복수의 제1 배선 패턴(14A) 또는 복수의 제2 배선 패턴(24A)과 연결되지 않을 수 있다.
전술한 예시적인 실시예들에 따른 반도체 패키지(100)에서, 더미 연결 패드 구조물(DP)은 더미 그레디언트 룰에 따라 달라지는 더미 패드 밀도를 갖도록 배치될 수 있다. 따라서 제1 메인 연결 패드 구조물(MP1)과 더미 연결 패드 구조물(DP)의 평탄화 공정에서 본딩 절연층(10UI, 20UI)의 국부적인 침식 발생이 방지될 수 있고, 이에 따라 제1 반도체칩(10C)과 제2 반도체칩(20C)의 접합 공정의 불량 발생이 최소화될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 패키지(100A)를 나타내는 단면도이다. 도 5는 도 3의 CX1 부분에 대응되는 부분의 확대도이다. 도 5에서, 도 1 내지 도 4에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 5를 참조하면, 제1 연결 패드(16A)와 제2 연결 패드(26A)는 듀얼 다마신 공정을 통해 형성될 수 있다. 제1 연결 패드(16A)와 제2 연결 패드(26A) 각각은 하부 부분의 폭이 좁고 상부 부분의 폭이 넓은 구조를 가질 수 있다. 제1 연결 패드(16A)와 제2 연결 패드(26A)의 접촉 면적이 더 넓어질 수 있으므로 보다 견고한 본딩이 유지될 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 패키지(200)의 레이아웃도이다. 도 7는 도 6의 예시적인 패드 배치를 나타내는 개략도이다. 도 8은 도 7의 A1-A1' 선을 따른 단면도이다.
도 6 내지 도 8을 참조하면, 제1 반도체칩(10C)과 제2 반도체칩(20C) 사이에는 제1 메인 연결 패드 구조물(MP1), 제2 메인 연결 패드 구조물(MP2), 및 제1 더미 연결 패드 구조물(DP1)이 배치될 수 있다.
제1 메인 연결 패드 구조물(MP1)은 제1 메인 패드 영역(MPR1) 내에 배치되며, 제1 메인 패드 밀도(D_MP1)를 가질 수 있다. 제2 메인 연결 패드 구조물(MP2)은 제2 메인 패드 영역(MPR2) 내에 배치되며, 제2 메인 패드 밀도(D_MP2)를 가질 수 있다. 제1 더미 연결 패드 구조물(DP1)은 제1 더미 패드 영역(DPR1) 내에 배치되고, 제1 더미 패드 영역(DPR1)은 제1 메인 패드 영역(MPR1)과 제2 메인 패드 영역(MPR2) 사이에 배치된다. 제1 더미 연결 패드 구조물(DP1)은 제1 더미 패드 밀도(D_DP1)을 가질 수 있다. 예시적인 실시예들에서, 제1 더미 패드 밀도(D_DP1)는 제1 메인 패드 밀도(D_MP1)보다 더 작고, 제2 메인 패드 밀도(D_MP2)보다 더 클 수 있다(즉, D_MP2 < D_DP1 < D_MP1).
예시적인 실시예들에서, 제1 더미 패드 밀도(D_DP1)는 더미 그레디언트 룰에 따른 값들을 가질 수 있다. 더미 그레디언트 룰은 제1 메인 패드 밀도(D_MP1)와 제2 메인 패드 밀도(D_MP2)의 차이값에 기초하여 제1 더미 패드 밀도(D_DP1)를 결정할 수 있다. 예를 들어, 제1 메인 패드 밀도(D_MP1)와 제2 메인 패드 밀도(D_MP2)의 차이값이 기준 패드 밀도(DCR)보다 더 작거나 같을 때, 제1 더미 패드 영역(DPR1)는 단일한 패드 밀도를 가질 수 있으며, 제1 더미 패드 밀도(D_DP1)는 수식 3 내지 수식 5에 기초하여 결정될 수 있다.
D_DP1 = k1 * D_MP1 + k2 * D_MP2 - 수식 3,
k1 = A_MP1 / (A_MP1 + A_MP2 + A_DP1) - 수식 4,
k2 = A_MP2 / (A_MP1 + A_MP2 + A_DP1) - 수식 5,
여기에서 D_DP1은 제1 더미 패드 밀도이고, D_MP1은 제2 메인 패드 밀도이고, D_MP2는 제2 메인 패드 밀도이고, A_DP1은 제1 더미 패드 영역의 면적이고, A_MP1은 제1 메인 패드 영역의 면적이고, A_MP2는 제2 메인 패드 영역의 면적이다.
예를 들어, 제1 메인 패드 밀도(D_MP1)가 10%이고, 제2 메인 패드 밀도(D_MP2)가 8%이고, 제1 메인 패드 영역(MPR1) 및 제2 메인 패드 영역(MPR2)의 면적이 각각 40%이며, 기준 패드 밀도(DCR)가 3%일 때, 수식 3 내지 수식 5에 기초하여 제1 더미 패드 밀도(D_DP1)는 9.33%일 수 있다.
도 8에 예시적으로 도시된 것과 같이, 제1 메인 연결 패드 구조물(MP1)은 제1 방향을 따라 제1 메인 피치(P11)로 이격되어 배치될 수 있고, 제2 메인 연결 패드 구조물(MP2)은 제1 방향을 따라 제2 메인 피치(P12)로 이격되어 배치될 수 있고, 제1 더미 연결 패드 구조물(DP1)은 제1 방향을 따라 각각 제1 더미 피치(P21)로 이격되어 배치될 수 있다. 제1 더미 피치(P21)는 제1 메인 피치(P11)보다 더 크고, 제2 메인 피치(P12)보다 더 작을 수 있다(즉, P11 < P21 < P12).
또한 제1 메인 패드 영역(MPR1)과 제2 메인 패드 영역(MPR2) 사이의 거리가 제1 메인 피치(P11)와 제1 폭(W1)(도 4 참조)의 합 또는 제2 메인 피치(P21)와 제1 폭(W1)의 합보다 더 작은 경우에 제1 메인 패드 영역(MPR1)과 제2 메인 패드 영역(MPR2) 사이에 더미 패드가 배치되지 않을 수 있다.
예를 들어, 제1 메인 패드 영역(MPR1)과 제2 메인 패드 영역(MPR2)이 서로다른 패드 밀도를 가지도록 배치되고 이들의 패드 밀도 차이가 기준 패드 밀도(DCR)보다 작거나 같은 경우, 제1 메인 패드 영역(MPR1)과 제2 메인 패드 영역(MPR2) 사이에 배치되는 제1 더미 패드 영역(DPR1)은 더미 그레디언트 룰에 따라 결정될 수 있고, 제1 메인 연결 패드 구조물(MP1) 및 제2 메인 연결 패드 구조물(MP2)의 평탄화 공정에서 발생할 수 있는 본딩 절연층(10UI, 20UI)의 국부적인 침식 발생이 방지될 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 패키지(200A)의 레이아웃도이다.
도 9를 참조하면, 제1 메인 패드 밀도(D_MP1)와 제2 메인 패드 밀도(D_MP2)의 차이값이 기준 패드 밀도(DCR)보다 더 작거나 같을 수 있다. 제1 더미 연결 패드 구조물(DP1)은 제1 더미 패드 영역(DPR1) 내에 배치되고 제1 더미 패드 밀도(D_DP1)는 제1 메인 패드 밀도(D_MP1)보다 더 작고, 제2 메인 패드 밀도(D_MP2)보다 더 작을 수 있다(즉, D_DP1 < D_MP2 < D_MP1).
예시적인 실시예들에서, 제1 더미 패드 밀도(D_DP1)는 더미 그레디언트 룰에 따른 값을 가질 수 있고, 제1 더미 패드 밀도(D_DP1)는 도 6 내지 8을 참조로 설명한 수식 3 내지 수식 5에 기초하여 결정될 수 있다. 예를 들어, 제1 메인 패드 밀도(D_MP1)가 10%이고, 제2 메인 패드 밀도(D_MP2)가 8%이고, 제1 메인 패드 영역(MPR1) 및 제2 메인 패드 영역(MPR2)의 면적이 각각 30%이며, 기준 패드 밀도(DCR)가 3%일 때, 수식 3 내지 수식 5에 기초하여 제1 더미 패드 밀도(D_DP1)는 6.42%일 수 있다.
예를 들어, 제1 메인 패드 영역(MPR1)과 제2 메인 패드 영역(MPR2)이 서로다른 패드 밀도를 가지도록 배치되고 이들의 패드 밀도 차이가 기준 패드 밀도(DCR)보다 작거나 같은 경우, 제1 메인 패드 영역(MPR1)과 제2 메인 패드 영역(MPR2) 사이에 배치되는 제1 더미 패드 영역(DPR1)은 더미 그레디언트 룰에 따라 결정될 수 있고, 제1 메인 연결 패드 구조물(MP1) 및 제2 메인 연결 패드 구조물(MP2)의 평탄화 공정에서 발생할 수 있는 본딩 절연층(10UI, 20UI)의 국부적인 침식 발생이 방지될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 패키지(200B)의 레이아웃도이다.
도 10을 참조하면, 제1 메인 패드 밀도(D_MP1)와 제2 메인 패드 밀도(D_MP2)의 차이값이 기준 패드 밀도(DCR)보다 더 클 수 있다. 더미 패드 영역(DPR)은 더미 그레디언트 룰에 따라 n개의 서브 더미 패드 영역으로 구분될 수 있고, n개의 서브 더미 패드 영역 각각의 패드 밀도는 달라질 수 있다. 예를 들어, 도 10에 도시된 실시예에서 더미 패드 영역(DPR)은 2개의 서브 더미 패드 영역을 포함하고, 이러한 2개의 서브 더미 패드 영역이 제1 및 제2 더미 패드 영역(DPR1, DPR2)에 해당할 수 있다.
예를 들어, 더미 패드 영역(DPR)은 n개의 서브 더미 패드 영역을 포함할 수 있고, n은 수식 6에 의해 결정될 수 있다.
(D_MP1 - D_MP2)/(DCR) - 1 ≤ n < (D_MP1 - D_MP2)/(DCR) - 수식 6,
여기에서 n은 자연수이고, DCR은 기준 패드 밀도이며, D_MP1은 제1 메인 패드 밀도이고, D_MP2는 제2 메인 패드 밀도이다.
또한 k번째 서브 더미 패드 영역은 수식 7에 따른 서브 더미 패드 밀도를 가질 수 있다. 여기에서 더미 패드 영역(DPR)이 n개의 서브 더미 패드 영역을 포함할 때, 제1 메인 패드 영역(MPR1)에 가장 인접한 서브 더미 패드 영역을 첫번째 서브 더미 패드 영역으로 지칭하고, 제2 메인 패드 영역(MPR2)에 가장 인접한 서브 더미 패드 영역을 n번째 서브 더미 패드 영역으로 지칭할 수 있다.
D_DPk = (n+1-k)/(n+1) * D_MP1 + (k)/(n+1) * D_MP2 - 수식 7,
여기에서 D_DPk는 k번째 서브 더미 패드 영역의 밀도이고, k는 1부터 n까지의 자연수이고, D_MP1은 제1 메인 패드 밀도이고, D_MP2는 제2 메인 패드 밀도이다.
예를 들어, 제1 메인 패드 밀도(D_MP1)가 16%이고, 제2 메인 패드 밀도(D_MP2)가 10%이며, 기준 패드 밀도(DCR)가 2%일 때, 수식 6에 기초하여 더미 패드 영역(DPR)은 2개의 서브 더미 패드 영역을 포함할 수 있다. 또한 수식 7에 기초하여 제1 더미 패드 영역(DPR1)의 제1 더미 패드 밀도(D_DP1)는 14%이고, 제2 더미 패드 영역(DPR2)의 제2 더미 패드 밀도(D_DP2)는 12%일 수 있다. 이러한 실시예에서, 제1 더미 패드 밀도(D_DP1)는 제1 메인 패드 밀도(D_MP1)보다 더 작고, 제2 더미 패드 밀도(D_DP2)는 제1 더미 패드 밀도(D_DP1)보다 더 작고, 제2 메인 패드 밀도(D_MP2)는 제2 더미 패드 밀도(D_DP2)보다 더 작을 수 있다(즉, D_MP2 < D_DP2 < D_DP1 < D_MP1).
예를 들어, 제1 메인 패드 영역(MPR1)과 제2 메인 패드 영역(MPR2)이 서로다른 패드 밀도를 가지도록 배치되고 이들의 패드 밀도 차이가 기준 패드 밀도(DCR)보다 더 크더라도, 제1 더미 패드 영역(DPR1)과 제2 더미 패드 영역(DPR2)이 더미 그레디언트 룰에 따라 점진적으로 달라지는 패드 밀도를 가질 수 있으며, 따라서 제1 메인 연결 패드 구조물(MP1) 및 제2 메인 연결 패드 구조물(MP2)의 평탄화 공정에서 발생할 수 있는 본딩 절연층(10UI, 20UI)의 국부적인 침식 발생이 방지될 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 패키지(200C)의 레이아웃도이다.
도 11을 참조하면, 도 10을 참조로 설명한 반도체 패키지(200B)와 달리, 평면도에서 제1 더미 패드 영역(DPR1)이 제1 메인 패드 영역(MPR1)을 둘러싸고, 제2 더미 패드 영역(DPR2)이 제2 메인 패드 영역(MPR2)을 둘러싸도록 배치될 수 있다.
도 1 내지 도 11을 참조로 설명한 예시적인 실시예들에 따른 반도체 패키지(100, 100A, 200, 200A, 200B, 200C)는 제1 반도체칩(10C)과 제2 반도체칩(20C)을 연결 패드 구조물과 본딩 절연층(10UI, 20UI)을 통한 금속-산화물 혼성 접합(hybrid bonding)에 의해 부착함에 의해 제조될 수 있다. 상기 연결 패드 구조물은 메인 패드 영역(MPR1, MP2)에 형성되는 메인 연결 패드 구조물(MP1, MP2)과 더미 패드 영역(DPR)에 형성되는 더미 연결 패드 구조물(DP)을 포함할 수 있고, 이 때 더미 연결 패드 구조물(DPR)의 패드 밀도는 더미 그레디언트 룰에 따라 결정될 수 있다.
더미 그레디언트 룰은 다음과 같다.
첫째로, 반도체 패키지가 하나의 메인 패드 영역(MPR1)을 포함하는 경우, 더미 패드 영역(DPR)은 n개의 서브 더미 패드 영역을 포함할 수 있고, n은 수식 1에 의해 결정될 수 있다.
(D_MP1)/(DCR) - 1 ≤ n < (D_MP1)/(DCR) - 수식 1,
여기에서 n은 자연수이고, DCR은 기준 패드 밀도이며, D_MP1은 제1 메인 패드 밀도이다.
또한, n개의 서브 더미 패드 영역 각각의 더미 패드 밀도(D_DPk)는 수식 2에 의해 결정될 수 있다.
D_DPk = (n+1-k)/(n+1) * D_MP1 - 수식 2,
여기에서, D_DPk는 k번째 서브 더미 패드 영역의 밀도이고, k는 1부터 n까지의 자연수이고, D_MP1은 제1 메인 패드 밀도일 수 있다.
둘째로, 반도체 패키지가 서로 패드 밀도를 달리하는 제1 메인 패드 영역(MPR1)과 제2 메인 패드 영역(MP2)을 포함하며, 제1 메인 패드 밀도(D_MP1)와 제2 메인 패드 밀도(D_MP2)의 차이값이 기준 패드 밀도(DCR)보다 더 작은 경우, 제1 더미 패드 영역(DPR1)는 단일한 패드 밀도를 가질 수 있으며, 제1 더미 패드 밀도(D_DP1)는 수식 3 내지 수식 5에 기초하여 결정될 수 있다.
D_DP1 = k1 * D_MP1 + k2 * D_MP2 - 수식 3,
k1 = A_MP1 / (A_MP1 + A_MP2 + A_DP1) - 수식 4,
k2 = A_MP2 / (A_MP1 + A_MP2 + A_DP1) - 수식 5,
여기에서 D_DP1은 제1 더미 패드 밀도이고, D_MP1은 제2 메인 패드 밀도이고, D_MP2는 제2 메인 패드 밀도이고, A_DP1은 제1 더미 패드 영역의 면적이고, A_MP1은 제1 메인 패드 영역의 면적이고, A_MP2는 제2 메인 패드 영역의 면적이다.
셋째로, 반도체 패키지가 서로 패드 밀도를 달리하는 제1 메인 패드 영역(MPR1)과 제2 메인 패드 영역(MPR2)을 포함하며, 제1 메인 패드 밀도(D_MP1)와 제2 메인 패드 밀도(D_MP2)의 차이값이 기준 패드 밀도(DCR)보다 더 큰 경우, 더미 패드 영역(DPR)은 n개의 서브 더미 패드 영역을 포함할 수 있고, n은 수식 6에 의해 결정될 수 있다.
(D_MP1 - D_MP2)/(DCR) - 1 ≤ n < (D_MP1 - D_MP2)/(DCR) - 수식 6,
여기에서 n은 자연수이고, DCR은 기준 패드 밀도이며, D_MP1은 제1 메인 패드 밀도이고, D_MP2는 제2 메인 패드 밀도이다.
또한 n개의 서브 더미 패드 영역 중 k번째 서브 더미 패드 영역은 수식 7에 따른 서브 더미 패드 밀도를 가질 수 있다.
D_DPk = (n+1-k)/(n+1)*D_MP1 + (k)/(n+1)*D_MP2 - 수식 7,
여기에서 D_DPk는 k번째 서브 더미 패드 영역의 밀도이고, k는 1부터 n까지의 자연수이다.
요약하면, 더미 연결 패드 구조물(DP)은 더미 그레디언트 룰에 따라 달라지는 더미 패드 밀도를 갖도록 배치될 수 있다. 따라서 메인 연결 패드 구조물(MP1, MP2)과 더미 연결 패드 구조물(DP)의 평탄화 공정에서 본딩 절연층(10UI, 20UI)의 국부적인 침식 발생이 방지될 수 있고, 이에 따라 제1 반도체칩(10C)과 제2 반도체칩(20C)의 접합 공정의 불량 발생이 최소화될 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 패키지(1000)를 나타내는 단면도이다.
도 12를 참조하면, 반도체 패키지(1000)는 제1 반도체칩(110C), 제2 반도체칩(120C), 제3 반도체칩(130C), 및 제4 반도체칩(140C)을 포함할 수 있다. 제1 반도체칩(110C)은 제1 기판(110)의 제1 면 상에 배치된 배선층(114) 및 층간 절연막(112A)을 포함할 수 있고, 층간 절연막(112A) 상에 본딩 절연층(112B), 메인 연결 패드(116MP)와 더미 연결 패드(116DP)가 배치될 수 있다. 제1 기판(110)의 제2 면 상에는 상부 절연층(112C) 및 본딩 절연층(112D)이 배치될 수 있다.
마찬가지로, 제2 내지 제4 반도체칩(120C, 130C, 140C)은 제2 내지 제4 기판(120, 130, 140)의 제1 면 상에 배치된 배선층(124, 134, 144) 및 층간 절연막(122A, 132A, 142A)을 포함할 수 있고, 층간 절연막(122A, 132A, 142A) 상에 본딩 절연층(122B, 132B, 142B), 메인 연결 패드(126MP, 136MP, 146MP)와 더미 연결 패드(126DP, 136DP, 146DP)가 배치될 수 있다. 제2 및 제3 기판(120, 130)의 제2 면 상에는 상부 절연층(122C, 132C) 및 본딩 절연층(122D, 132D)이 배치될 수 있다.
제1 반도체칩(110C)은 제1 기판(110)을 관통하는 관통 비아(118A)와, 제1 기판(110)의 제2 면 상에 배치되며 관통 비아(118A)를 메인 연결 패드(126MP)에 연결시키는 상부 배선층(118B)을 더 포함할 수 있다. 마찬가지로, 제2 및 제3 반도체칩(120C, 130C)은 제2 및 제3 기판(120, 130)을 관통하는 관통 비아(128A, 138A)와, 제2 및 제3 기판(120, 130)의 제2 면 상에 배치되며 관통 비아(128A, 138A)를 메인 연결 패드(136MP, 146MP)에 연결시키는 상부 배선층(128B, 138B)을 더 포함할 수 있다.
제1 내지 제4 반도체칩(110C, 120C, 130C, 140C)의 상면 및 측면을 둘러싸는 몰딩재(160)가 더 배치될 수 있고, 제1 반도체칩(110C)의 제1 면 상에 배치된 메인 연결 패드(116MP)와 더미 연결 패드(116DP)에 연결 범프(170)가 부착될 수 있다. 몰딩재(160)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC) 등을 포함할 수 있으나, 일부 실시예들에서 몰딩재(160)는 제1 내지 제4 반도체칩(110C, 120C, 130C, 140C)의 측면만을 커버하거나, 생략될 수 있다.
예시적인 실시예들에서, 제1 내지 제4 반도체칩(110C, 120C, 130C, 140C)은 메모리 칩 또는 로직 칩일 수 있다. 예를 들어, 제1 내지 제4 반도체칩(110C, 120C, 130C, 140C)은 모두 동일한 종류의 메모리 칩일 수 있거나, 제1 내지 제4 반도체칩(110C, 120C, 130C, 140C) 중 적어도 하나가 로직 칩이고 제1 내지 제4 반도체칩(110C, 120C, 130C, 140C) 중 나머지가 메모리 칩일 수도 있다.
도 13은 예시적인 실시예들에 따른 반도체 패키지(1000A)를 나타내는 단면도이다.
도 13을 참조하면, 반도체 패키지(1000A)는 인터포저(500)를 더 포함할 수있다. 인터포저(500)는 베이스 층(510), 재배선층(520), 제1 상면 패드(522) 및 제1 하면 패드(524)를 포함할 수 있다. 베이스 층(510) 내부에는 제1 상면 패드(522) 및 제1 하면 패드(524)를 전기적으로 연결하는 관통 비아(도시 생략)가 더 배치될 수 있다. 인터포저(500)와 제1 반도체칩(110C)은 제1 상면 패드(522)를 사용하여 금속-산화물 혼성 접합(hybrid bonding)을 통해 서로에게 부착될 수 있다. 이와는 달리, 인터포저(500)와 제1 반도체칩(110C)은 연결 범프(도시 생략)를 통해 서로 연결될 수도 있다.
메인 보드(600)는 베이스 보드층(610)과 제2 상면 패드(622)를 포함하고, 인터포저(500)의 제1 하면 패드(524)는 보드 연결 단자(540)에 의해 메인 보드(600)의 제2 상면 패드(622)에 전기적으로 연결될 수 있다. 제4 반도체칩(140C) 상부에는 방열부(700)가 더 배치될 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 패키지(2000)를 나타내는 단면도이다.
도 14를 참조하면, 반도체 패키지(2000)는 인터포저(500)가 실장되는 메인 보드(600), 인터포저(500)에 부착되는 제1 내지 제4 반도체칩(110C, 120C, 130C, 140C)을 포함하는 서브 반도체 패키지(1000N), 및 제5 반도체 칩(400)을 포함할 수 있다. 서브 반도체 패키지(1000B)는 도 12를 참조로 설명한 반도체 패키지(1000)일 수 있다. 또한, 반도체 패키지(2000)는 시스템이라고 호칭할 수 있다.
도 14에는 반도체 패키지(2000)가 2개의 서브 반도체 패키지(1000B)를 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 반도체 패키지(2000)는 1개의 서브 반도체 패키지(1000B)를 포함하거나, 3개 이상의 서브 반도체 패키지(1000B)를 포함할 수 있다.
제5 반도체 칩(400)은, 활성면에 제3 반도체 소자(412)가 형성된 제5 기판(410), 복수의 상면 연결 패드(420), 전면 보호층(440), 및 복수의 상면 연결 패드(420) 상에 부착되는 복수의 연결 범프(460)를 포함할 수 있다. 제5 반도체 칩(400)은 예를 들면, 중앙 처리 장치(CPU) 칩, 그래픽 처리 장치(GPU) 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다. 복수의 상면 연결 패드(420) 각각은 알루미늄, 구리, 및 니켈 중 적어도 하나로 이루어질 수 있다.
인터포저(500)는, 베이스 층(510), 베이스 층(510)의 상면과 하면에 각각 배치되는 제1 상면 패드(522)와 제1 하면 패드(524), 및 베이스 층(510)을 통하여 제1 상면 패드(522)와 제1 하면 패드(524)를 전기적으로 연결하는 제1 배선 경로(530)를 포함할 수 있다.
베이스 층(510)은 반도체, 유리, 세라믹, 또는 플라스틱을 포함할 수 있다. 예를 들어, 베이스 층(510)은 실리콘을 포함할 수 있다. 제1 배선 경로(530)는 베이스 층(510)의 상면 및/또는 하면에서 제1 상면 패드(522) 및/또는 제1 하면 패드(524)와 연결되는 배선층 및/또는 베이스층(510)의 내부에는 제1 상면 패드(522)와 제1 하면 패드(524)를 전기적으로 연결하는 내부 관통 전극일 수 있다. 제1 상면 패드(522)에는 서브 반도체 패키지(1000B)와 인터포저(500)를 전기적으로 연결하는 연결 범프(360) 및 제5 반도체 칩(400)과 인터포저(500)를 전기적으로 연결하는 연결 범프(460)가 연결될 수 있다.
서브 반도체 패키지(1000B)와 인터포저(500) 사이에는 제1 언더필층(380)이 개재될 수 있고, 제5 반도체 칩(400)과 인터포저(500) 사이에는 제2 언더필층(480)이 개재될 수 있다. 제1 언더필층(380) 및 제2 언더필층(480)은 각각 연결 범프(360) 및 연결 범프(460)를 감쌀 수 있다.
반도체 패키지(2000)는 인터포저(500) 상에서 서브 반도체 패키지(1000B) 및 제5 반도체 칩(400)의 측면을 둘러싸는 패키지 몰딩층(900)을 더 포함할 수 있다. 패키지 몰딩층(900)은 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다. 일부 실시 예에서, 패키지 몰딩층(900)은 서브 반도체 패키지(1000B) 및 제5 반도체 칩(400)의 상면을 덮을 수 있다. 다른 일부 실시 예에서, 패키지 몰딩층(900)은 서브 반도체 패키지(1000B) 및 제5 반도체 칩(400)의 상면을 덮지 않을 수 있다. 예를 들면, 서브 반도체 패키지(1000B) 및 제5 반도체 칩(400) 상에는 열 전달 물질층(TIM, Thermal Interface Material)을 사이에 두고 방열 부재가 부착될 수 있다. 상기 열 전달 물질층은 예를 들면, 미네랄 오일(mineral oil), 그리스(grease), 갭 필러 퍼티(gap filler putty), 상변화 겔(phase change gel), 상변화물질 패드(phase change Material pads) 또는 분말 충전 에폭시(particle filled epoxy)일 수 있다. 상기 열 부재는 예를 들면, 히트 싱크(heat sink), 히트 스프레더(heat spreader), 히트 파이프(heat pipe), 또는 수냉식 냉각판(liquid cooled cold plate)일 수 있다.
제1 하면 패드(524) 상에는 보드 연결 단자(540)가 부착될 수 있다. 보드 연결 단자(540)는 인터포저(500)와 메인 보드(600)를 전기적으로 연결할 수 있다.
메인 보드(600)는 베이스 보드층(610), 베이스 보드층(610)의 상면과 하면에 각각 배치되는 제2 상면 패드(622)와 제2 하면 패드(624), 및 베이스 보드층(610)을 통하여 제2 상면 패드(622)와 제2 하면 패드(624)를 전기적으로 연결하는 제2 배선 경로(630)를 포함할 수 있다.
일부 실시 예에서, 메인 보드(600)는 인쇄회로기판(Printed Circuit Board)일 수 있다. 예를 들면, 메인 보드(600)는 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 베이스 보드층(610)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
베이스 보드층(610)의 상면과 하면 각각에는, 제2 상면 패드(622) 및 제2 하면 패드(624)를 노출시키는 솔더 레지스트층(미도시)이 형성될 수 있다. 제2 상면 패드(622)에는 보드 연결 단자(540)가 연결되고, 제2 하면 패드(624)에는 외부 연결 단자(640)가 연결될 수 있다. 보드 연결 단자(540)는 제1 하면 패드(524)와 제2 상면 패드(622) 사이를 전기적으로 연결할 수 있다. 제2 하면 패드(624)에 연결되는 외부 연결 단자(640)는 반도체 패키지(2000)를 외부와 연결할 수 있다.
일부 실시 예에서, 반도체 패키지(2000)는 메인 보드(600)를 포함하지 않고, 인터포저(500)의 보드 연결 단자(540)가 외부 연결 단자의 기능을 수행할 수 있다.
도 15 내지 도 24는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 개략도이다. 도 15 내지 도 24는 도 12를 참조로 설명한 반도체 패키지(1000)의 제조 방법을 공정 순서에 따라 나타내며, 도 16 내지 도 24는 도 15의 A3-A3' 선을 따른 단면도들일 수 있다.
도 15 및 도 16을 참조하면, 복수의 소자 영역(DR)을 포함하는 제1 웨이퍼(110W)가 제공된다. 복수의 소자 영역(DR)은 스크라이브 레인 영역(SR)에 의해 이격되어 배치될 수 있다. 제1 웨이퍼(110W) 상에는 배선층(114) 및 층간 절연막(112A)이 형성될 수 있다. 또한 제1 웨이퍼(110W)에는 관통 비아(118A)가 더 형성될 수 있다.
도 17을 참조하면, 층간 절연막(112A) 상에 본딩 절연층(112B)을 형성하고, 본딩 절연층(112B)의 일부분을 식각하여 개구부(도시 생략)를 형성하고 상기 개구부 내부에 금속 물질을 채움으로써 메인 연결 패드(116MP)와 더미 연결 패드(116DP)를 형성할 수 있다. 메인 연결 패드(116MP)와 더미 연결 패드(116DP)는 도 4 및 도 5를 참조로 설명한 제1 연결 패드(16)와 유사한 방식으로 형성될 수 있다.
도 18을 참조하면, 제1 웨이퍼(110W)에 대하여 설명한 공정들을 수행하여 제2 내지 제4 웨이퍼(120W, 130W, 140W)이 준비될 수 있다.
이후, 제3 웨이퍼(130W) 상에 제2 웨이퍼(120W)를 부착하고, 또한 제2 웨이퍼(120W) 상에 제1 웨이퍼(110W)를 부착할 수 있다. 예시적인 실시예들에서, 제3 웨이퍼(130W) 상에 제2 웨이퍼(120W)를 부착하는 공정에서, 제2 웨이퍼(120W) 상의 연결 패드(도시 생략) 및 본딩 절연층(122D)이 제3 웨이퍼(130W) 상의 연결 패드(도시 생략) 및 본딩 절연층(132B)과 서로 접촉된 상태로 고온의 열처리가 가해질 수 있다.
이후 그라인딩 공정을 수행하여 제2 웨이퍼(120W)의 일부 두께가 제거되어 관통 비아(128A)가 노출될 수 있다. 도 18에는 제3 웨이퍼(130W)의 활성면(또는 전면)이 제2 웨이퍼(120W)의 비활성면(또는 후면)에 부착되는 것을 예시적으로 도시하였으나, 이와는 달리 제3 웨이퍼(130W)의 활성면이 제2 웨이퍼(120W)의 활성면에 부착될 수 있고, 이러한 경우에 제2 웨이퍼(120W)와 제3 웨이퍼(130W)가 전면-대-전면(face-to-face) 방식으로 본딩될 수 있다.
도 19를 참조하면, 제1 웨이퍼(110W)의 전면 상에 연결 범프(170)를 부착할 수 있다. 이후, 연결 범프(170) 상에 캐리어 기판(180)을 부착할 수 있다. 제1 웨이퍼(110W)와 캐리어 기판(180) 사이에는 접착층(190)이 형성될 수 있다.
예시적인 실시예들에서는 캐리어 기판(180)을 사용하는 경우에 대하여 도시하였으나, 다른 실시예들에서 캐리어 기판(180) 또는 웨이퍼 서포트 시스템(wafer support system, WSS)이 생략될 수도 있다.
도 20을 참조하면, 제1 내지 제3 웨이퍼(110W, 120W, 130W)가 본딩된 구조물을 뒤집을 수 있다.
도 21을 참조하면, 그라인딩 공정을 수행하여 제3 웨이퍼(130W)의 일부 두께를 제거하여 관통 비아(138A)를 노출할 수 있다.
도 22를 참조하면, 제3 웨이퍼(130W) 상에 제4 웨이퍼(140W)를 부착할 수 있다. 제4 웨이퍼(140W)는 관통 비아를 포함하지 않는 웨이퍼일 수 있다. 이후 그라인딩 공정을 수행하여 제4 웨이퍼(140W)의 일부 두께를 제거할 수 있다.
도 23을 참조하면, 스크라이브 레인 영역(SR)을 따라 제1 내지 제4 웨이퍼(110W, 120W, 130W, 140W)의 적층체를 소잉하여 제1 내지 제4 기판(110, 120, 130, 140)이 적층된 복수의 구조물로 분리할 수 있다.
도 24를 참조하면, 제1 내지 제4 기판(110, 120, 130, 140)이 적층된 복수의 구조물의 측면 및 상면을 덮는 몰딩재(160)를 형성할 수 있다.
이후 캐리어 기판(180)을 제거하고 각각의 구조물을 개별화(singulation)함에 따라 반도체 패키지(1000)(도 12 참조)가 완성될 수 있다.
한편, 도 22 및 도 23에서는 제4 웨이퍼(140W)의 그라인딩 공정을 형성한 이후에 몰딩재(160)를 형성하는 것으로 예시적으로 설명하였지만, 다른 실시예들에서, 제4 웨이퍼(1)의 그라인딩 공정이 수행되기 전에 몰딩재(160)를 형성하고, 이후 제4 웨이퍼(140W)의 그라인딩 공정을 수행할 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 집적회로 장치 130: 게이트 전극
160: 채널 구조물 DS: 댐 구조물
TVS: 관통 전극 DGS: 몰드 게이트 스택

Claims (20)

  1. 제1 반도체칩;
    제2 반도체칩;
    상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되는 제1 메인 연결 패드 구조물들로서, 상기 제1 반도체칩의 상면에 평행한 제1 방향을 따라 제1 메인 피치로 이격되어 배치되고, 상기 각각의 제1 메인 연결 패드 구조물은,
    상기 제1 반도체칩과 전기적으로 연결되는 제1 연결 패드와,
    상기 제2 반도체칩과 전기적으로 연결되며 상기 제1 연결 패드와 접촉하는 제2 연결 패드를 포함하는, 상기 제1 메인 연결 패드 구조물들; 및
    상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되고, 상기 제1 메인 연결 패드 구조물들과 이격되어 배치되고, 상기 제1 방향을 따라 상기 제1 메인 피치보다 더 큰 제1 더미 피치로 이격되어 배치되는 제1 더미 연결 패드 구조물들을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 반도체칩 상에 배치되며 상기 제1 연결 패드와 동면 상에 배치되는 제1 본딩 절연층; 및
    상기 제2 반도체칩 상에 배치되며 상기 제2 연결 패드와 동면 상에 배치되며, 상기 제1 본딩 절연층과 접촉하는 제2 본딩 절연층을 더 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 반도체칩의 측면과 상기 제2 반도체칩의 측면을 둘러싸는 몰딩재를 더 포함하고,
    상기 제1 반도체칩의 상부에서 볼 때, 상기 제1 더미 연결 패드 구조물들은 상기 제1 메인 연결 패드 구조물들을 둘러싸는(surround) 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되며, 상기 제1 방향을 따라 제2 더미 피치로 이격되어 배치되는 제2 더미 연결 패드 구조물들; 및
    상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되며, 상기 제1 방향을 따라 제3 더미 피치로 이격되어 배치되는 제3 더미 연결 패드 구조물들을 더 포함하고,
    상기 제2 더미 피치는 상기 제1 더미 피치보다 더 크고, 상기 제3 더미 피치는 상기 제2 더미 피치보다 더 큰 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 반도체 패키지의 중심 영역으로부터 상기 반도체 패키지의 에지를 향해 상기 제1 방향을 따라 상기 제1 메인 연결 패드 구조물들, 상기 제1 더미 연결 패드 구조물들, 상기 제2 더미 연결 패드 구조물들, 및 상기 제3 더미 연결 패드 구조물들이 순서대로 배치되는 것을 특징으로 하는 반도체 패키지.
  6. 제4항에 있어서,
    상기 제1 메인 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제1 메인 패드 밀도를 가지고, 상기 제1 더미 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제1 더미 패드 밀도를 가지고, 상기 제2 더미 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제2 더미 패드 밀도를 가지고, 상기 제3 더미 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제3 더미 패드 밀도를 가지고,
    상기 제1 더미 패드 밀도는 상기 제1 메인 패드 밀도보다 더 작고, 상기 제2 더미 패드 밀도는 상기 제1 더미 패드 밀도보다 더 작고, 상기 제3 더미 패드 밀도는 상기 제2 더미 패드 밀도보다 더 작은 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 메인 연결 패드 구조물들은 제1 메인 패드 영역 내에 배치되고, 상기 제1 메인 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제1 메인 패드 밀도를 가지고,
    상기 제1 더미 연결 패드 구조물들은 제1 더미 패드 영역 내에 배치되고,
    상기 제1 더미 패드 영역은 n개의 서브 더미 패드 영역들을 포함하고, n은 수식 1에 의해 결정되며,
    (D_MP1)/(DCR) - 1 ≤ n < (D_MP1)/(DCR) - 수식 1,
    여기에서, n은 자연수이고, DCR은 기준 패드 밀도이며,
    k번째 서브 더미 패드 영역은 수식 2에 따른 서브 더미 패드 밀도를 가지고,
    D_DPk = (n+1-k)/(n+1) * D_MP1 - 수식 2,
    여기에서, D_DPk는 k번째 서브 더미 패드 영역의 밀도이고, k는 1부터 n까지의 자연수이고, D_MP1은 제1 메인 패드 밀도인 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되고, 상기 제1 메인 연결 패드 구조물들 및 상기 제1 더미 연결 패드 구조물들과 이격되어 배치되고, 상기 제1 방향을 따라 상기 제1 메인 피치보다 더 큰 제2 메인 피치로 이격되어 배치되는 제2 메인 연결 패드 구조물들을 더 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 메인 연결 패드 구조물들은 제1 메인 패드 영역 내에 배치되고, 상기 제1 메인 연결 패드 구조물들은 제1 반도체칩의 상부에서 볼 때 제1 메인 패드 밀도를 가지고, 상기 제2 메인 연결 패드 구조물들은 제2 메인 패드 영역 내에 배치되고, 상기 제2 메인 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제2 메인 패드 밀도를 가지고, 상기 제1 더미 연결 패드 구조물들은 제1 더미 패드 영역 내에 배치되고, 상기 제1 더미 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제1 더미 패드 밀도를 가지고,
    상기 제1 메인 패드 밀도와 상기 제2 메인 패드 밀도의 차이가 기준 패드 밀도보다 더 작으며,
    상기 제1 더미 패드 밀도는 수식 3 내지 수식 5에 의해 결정되고,
    D_DP1 = k1 * D_MP1 + k2 * D_MP2 - 수식 3,
    k1 = A_MP1 / (A_MP1 + A_MP2 + A_DP1) - 수식 4,
    k2 = A_MP2 / (A_MP1 + A_MP2 + A_DP1) - 수식 5,
    여기에서 D_DP1은 제1 더미 패드 밀도이고, D_MP1은 제2 메인 패드 밀도이고, D_MP2는 제2 메인 패드 밀도이고, A_DP1은 제1 더미 패드 영역의 면적이고, A_MP1은 제1 메인 패드 영역의 면적이고, A_MP2는 제2 메인 패드 영역의 면적인 것을 특징으로 하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 기준 패드 밀도는 2% 내지 5%인 것을 특징으로 하는 반도체 패키지.
  11. 제9항에 있어서,
    상기 제1 더미 패드 밀도는 상기 제1 메인 패드 밀도보다 더 작고, 상기 제2 메인 패드 밀도는 상기 제1 더미 패드 밀도보다 더 작은 것을 특징으로 하는 반도체 패키지.
  12. 제9항에 있어서,
    상기 제1 더미 패드 밀도는 상기 제1 메인 패드 밀도보다 더 작고, 상기 제1 더미 패드 밀도는 상기 제2 메인 패드 밀도보다 더 작은 것을 특징으로 하는 반도체 패키지.
  13. 제8항에 있어서,
    상기 제1 메인 연결 패드 구조물들은 제1 메인 패드 영역 내에 배치되고, 상기 제1 메인 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제1 메인 패드 밀도를 가지고, 상기 제2 메인 연결 패드 구조물들은 제2 메인 패드 영역 내에 배치되고, 상기 제2 메인 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제2 메인 패드 밀도를 가지고,
    상기 제1 메인 패드 밀도와 상기 제2 메인 패드 밀도의 차이가 기준 패드 밀도보다 더 크며,
    상기 제1 더미 연결 패드 구조물들은 제1 더미 패드 영역 내에 배치되고, 상기 제1 더미 패드 영역은 n개의 서브 더미 패드 영역들을 포함하고, n은 수식 6에 의해 결정되며,
    (D_MP1 - D_MP2)/(DCR) - 1 ≤ n < (D_MP1 - D_MP2)/(DCR) - 수식 6,
    여기에서, n은 자연수이고, DCR은 기준 패드 밀도이며,
    k번째 서브 더미 패드 영역은 수식 7에 따른 서브 더미 패드 밀도를 가지고,
    D_DPk= (n+1-k)/(n+1) * D_MP1 + (k)/(n+1) * D_MP2 - 수식 7,
    여기에서 D_DPk는 k번째 서브 더미 패드 영역의 밀도이고, k는 1부터 n까지의 자연수이고, D_MP1은 제1 메인 패드 밀도이고, D_MP2는 제2 메인 패드 밀도인 것을 특징으로 하는 반도체 패키지.
  14. 제1 반도체칩;
    제2 반도체칩;
    상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되는 메인 연결 패드 구조물들로서, 상기 각각의 메인 연결 패드 구조물은,
    상기 제1 반도체칩과 전기적으로 연결되는 제1 연결 패드와,
    상기 제2 반도체칩과 전기적으로 연결되며 상기 제1 연결 패드와 접촉하는 제2 연결 패드를 포함하는, 상기 메인 연결 패드 구조물들;
    상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되고, 상기 메인 연결 패드 구조물들과 이격되어 배치되는 제1 더미 연결 패드 구조물들; 및
    상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되고, 상기 제1 더미 연결 패드 구조물들을 사이에 두고 상기 메인 연결 패드 구조물들과 이격되어 배치되는 제2 더미 연결 패드 구조물들을 포함하고,
    상기 메인 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제1 메인 패드 밀도를 가지고, 상기 제1 더미 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제1 더미 패드 밀도를 가지고, 상기 제2 더미 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제2 더미 패드 밀도를 가지고,
    상기 제1 더미 패드 밀도는 상기 제1 메인 패드 밀도보다 더 작고, 상기 제2 더미 패드 밀도는 상기 제1 더미 패드 밀도보다 더 작은 것을 특징으로 하는 반도체 패키지.
  15. 제14항에 있어서,
    상기 제1 메인 연결 패드 구조물들은 상기 제1 반도체칩의 상면에 평행한 제1 방향을 따라 제1 메인 피치로 이격되어 배치되고,
    상기 제1 더미 연결 패드 구조물들은 상기 제1 방향을 따라 상기 제1 메인 피치보다 더 큰 제1 더미 피치로 이격되어 배치되며,
    상기 제2 더미 연결 패드 구조물들은 상기 제1 방향을 따라 상기 제1 더미 피치보다 더 큰 제2 더미 피치로 이격되어 배치되는 것을 특징으로 하는 반도체 패키지.
  16. 제14항에 있어서,
    상기 제1 반도체칩 상에 배치되며 상기 제1 연결 패드와 동면 상에 배치되는 제1 본딩 절연층;
    상기 제2 반도체칩 상에 배치되며 상기 제2 연결 패드와 동면 상에 배치되며, 상기 제1 본딩 절연층과 접촉하는 제2 본딩 절연층; 및
    상기 제1 반도체칩의 측면, 상기 제1 본딩 절연층의 측면, 상기 제2 본딩 절연층의 측면, 및 상기 제2 반도체칩의 측면을 둘러싸는 몰딩재를 더 포함하는 반도체 패키지.
  17. 제1 반도체칩;
    제2 반도체칩;
    상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되고 상기 제1 반도체칩의 상면에 평행한 제1 방향을 따라 제1 메인 피치로 이격되어 배치되는 제1 메인 연결 패드 구조물들;
    상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되고 상기 제1 방향을 따라 제1 메인 피치보다 더 큰 제2 메인 피치로 이격되어 배치되는 제2 메인 연결 패드 구조물들; 및
    상기 제1 반도체칩과 상기 제2 반도체칩 사이에 배치되고, 상기 제1 방향을 따라 상기 제1 메인 피치보다 더 큰 제1 더미 피치로 이격되어 배치되는 제1 더미 연결 패드 구조물들을 포함하고,
    상기 제1 메인 연결 패드 구조물들 및 상기 제2 메인 연결 패드 구조물들 각각은,
    상기 제1 반도체칩과 전기적으로 연결되는 제1 연결 패드와,
    상기 제2 반도체칩과 전기적으로 연결되며 상기 제1 연결 패드와 접촉하는 제2 연결 패드를 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 제17항에 있어서,
    상기 제1 메인 연결 패드 구조물들은 제1 메인 패드 영역 내에 배치되고, 상기 제1 메인 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제1 메인 패드 밀도를 가지고, 상기 제2 메인 연결 패드 구조물들은 제2 메인 패드 영역 내에 배치되고, 상기 제2 메인 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제2 메인 패드 밀도를 가지고, 상기 제1 더미 연결 패드 구조물들은 제1 더미 패드 영역 내에 배치되고, 상기 제1 더미 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제1 더미 패드 밀도를 가지고,
    상기 제1 메인 패드 밀도와 상기 제2 메인 패드 밀도의 차이가 기준 패드 밀도보다 더 작으며,
    상기 제1 더미 패드 밀도는 수식 3 내지 수식 5에 의해 결정되고,
    D_DP1 = k1 * D_MP1 + k2 * D_MP2 - 수식 3,
    k1 = A_MP1 / (A_MP1 + A_MP2 + A_DP1) - 수식 4,
    k2 = A_MP2 / (A_MP1 + A_MP2 + A_DP1) - 수식 5,
    여기에서 D_DP1은 제1 더미 패드 밀도이고, D_MP1은 제2 메인 패드 밀도이고, D_MP2는 제2 메인 패드 밀도이고, A_DP1은 제1 더미 패드 영역의 면적이고, A_MP1은 제1 메인 패드 영역의 면적이고, A_MP2는 제2 메인 패드 영역의 면적인 것을 특징으로 하는 반도체 패키지.
  19. 제17항에 있어서,
    상기 제1 메인 연결 패드 구조물들은 제1 메인 패드 영역 내에 배치되고, 상기 제1 메인 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제1 메인 패드 밀도를 가지고, 상기 제2 메인 연결 패드 구조물들은 제2 메인 패드 영역 내에 배치되고, 상기 제2 메인 연결 패드 구조물들은 상기 제1 반도체칩의 상부에서 볼 때 제2 메인 패드 밀도를 가지고,
    상기 제1 메인 패드 밀도와 상기 제2 메인 패드 밀도의 차이가 기준 패드 밀도보다 더 크며,
    상기 제1 더미 연결 패드 구조물들은 제1 더미 패드 영역 내에 배치되고, 상기 제1 더미 패드 영역은 n개의 서브 더미 패드 영역들을 포함하고, n은 수식 6에 의해 결정되며,
    (D_MP1 - D_MP2)/(DCR) - 1 ≤ n < (D_MP1 - D_MP2)/(DCR) - 수식 6,
    여기에서 n은 자연수이고, DCR은 기준 패드 밀도이며,
    k번째 서브 더미 패드 영역은 수식 7에 따른 서브 더미 패드 밀도를 가지고,
    D_DPk= (n+1-k)/(n+1) * D_MP1 + (k)/(n+1) * D_MP2 - 수식 7,
    여기에서 D_DPk는 k번째 서브 더미 패드 영역의 밀도이고, k는 1부터 n까지의 자연수이고, D_MP1은 제1 메인 패드 밀도이고, D_MP2는 제2 메인 패드 밀도인 것을 특징으로 하는 반도체 패키지.
  20. 제17항에 있어서,
    상기 기준 패드 밀도는 2% 내지 5%이고,
    상기 n은 2 내지 10의 범위인 것을 특징으로 하는 반도체 패키지.
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