CN115312450A - 围绕tsv的虚设堆叠结构及其形成方法 - Google Patents

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邹昀晋
巫清景
陈秀帆
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Abstract

本公开涉及围绕TSV的虚设堆叠结构及其形成方法。一种方法包括：在半导体衬底之上形成多个低k电介质层；形成延伸到所述多个低k电介质层中的至少一个低k电介质层的第一多个虚设堆叠结构；在所述多个低k电介质层之上形成多个非低k电介质层；以及形成延伸到所述多个非低k电介质层中的第二多个虚设堆叠结构。所述第二多个虚设堆叠结构位于所述第一多个虚设堆叠结构中对应的虚设堆叠结构之上，并连接到所述对应的虚设堆叠结构。所述方法还包括蚀刻所述多个非低k电介质层、所述多个低k电介质层和所述半导体衬底以形成过孔开口。所述过孔开口被所述第一多个虚设堆叠结构和所述第二多个虚设堆叠结构包围。然后填充所述过孔开口以形成穿孔。

Description

围绕TSV的虚设堆叠结构及其形成方法
技术领域
本公开涉及围绕TSV的虚设堆叠结构及其形成方法。
背景技术
穿硅过孔(TSV)用作器件管芯中的电气路径，使得器件管芯相反侧上的导电特征可以互连。TSV的形成工艺包括：蚀刻半导体衬底以形成开口，用导电材料填充开口以形成TSV，执行背面研磨工艺以从背面去除半导体衬底的一部分，以及在半导体衬底的背面形成电连接器以连接到TSV。
发明内容
根据本公开的一方面，提供了一种形成半导体结构的方法，包括：在半导体衬底之上形成多个低k电介质层；形成延伸到所述多个低k电介质层中的至少一个低k电介质层的第一多个虚设堆叠结构；在所述多个低k电介质层之上形成多个非低k电介质层；形成延伸到所述多个非低k电介质层中的第二多个虚设堆叠结构，其中，所述第二多个虚设堆叠结构位于所述第一多个虚设堆叠结构中对应的虚设堆叠结构之上，并连接到所述对应的虚设堆叠结构；蚀刻所述多个非低k电介质层、所述多个低k电介质层和所述半导体衬底以形成过孔开口，其中，所述过孔开口被所述第一多个虚设堆叠结构和所述第二多个虚设堆叠结构包围；以及填充所述过孔开口以形成穿孔。
根据本公开的一方面，提供了一种半导体结构，包括：半导体衬底；多个电介质层，位于所述半导体衬底之上；第一穿孔，穿透所述半导体衬底和所述多个电介质层；以及第一多个虚设堆叠结构，位于所述多个电介质层中，其中，所述第一多个虚设堆叠结构与所述第一穿孔相邻并包围所述第一穿孔。
根据本公开的一方面，提供了一种半导体结构，包括：半导体衬底；多个低k电介质层，位于所述半导体衬底之上；多个非低k电介质层，位于所述多个低k电介质层之上；虚设堆叠结构，穿透所述多个非低k电介质层并进一步延伸到所述多个低k电介质层中的至少一个低k电介质层，其中，所述虚设堆叠结构是电浮动的；以及穿孔，与所述虚设堆叠结构相邻，其中，所述穿孔穿透：所述多个非低k电介质层；所述多个低k电介质层；以及所述半导体衬底。
附图说明
当结合附图阅读以下详细描述时，通过以下详细描述可最佳地理解本公开的各个方面。要注意的是，根据行业的标准惯例，各种特征没有按比例绘制。事实上，为了讨论的清楚，可以任意地增大或缩小各种特征的尺寸。
图1-图15示出了根据一些实施例的形成管芯的中间阶段的截面图，该管芯包括穿孔和虚设堆叠结构。
图16示出了根据一些实施例的包含管芯的封装。
图17示出了根据一些实施例的包含管芯的封装的一部分。
图18-图27示出了根据一些实施例的穿孔和虚设堆叠结构的顶视图。
图28示出了根据一些实施例的用于形成包括穿孔和虚设堆叠结构的管芯的工艺流。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或在第二特征上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可以使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个元素或特征相对于另外(一个或多个)元素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖设备在使用或工作中除了图中所示的朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所使用的空间相关描述符同样可被相应地解释。
根据一些实施例，提供了一种包括穿孔、虚设堆叠结构的管芯及其形成方法。通孔穿透衬底和衬底之上的多个电介质层。虚设堆叠结构可以环绕穿衬底过孔形成。虚设堆叠结构形成在电介质层中，并且在烘焙工艺期间用作隧道，以用于从通孔开口排出水分。根据一些实施例，示出了形成管芯的中间阶段。讨论了一些实施例的一些变型。贯穿各种视图和说明性实施例，相似的附图标记用于表示相似的元素。
图1-图15示出了根据本公开的一些实施例的形成管芯的中间阶段的截面图，该管芯包括穿孔和虚设堆叠结构。对应的工艺还示意性地反映在工艺流200中，如图28所示。
图1示出了晶圆20的截面图。根据本公开的一些实施例，晶圆20是或包括器件晶圆，该器件晶圆包括有源器件以及可能包括无源器件，这些器件被表示为集成电路器件26。晶圆20可以在其中包括多个芯片/管芯22，其中示出了芯片22中的一个。根据本公开的替代实施例，晶圆20是内插件晶圆，该内插件晶圆不含有源器件，并且可以包括也可以不包括无源器件。
根据本公开的一些实施例，晶圆20包括半导体衬底24和在半导体衬底24的顶表面或有源表面上形成的特征。半导体衬底24可以由以下项形成或包括以下项：晶体硅、晶体锗、硅锗、碳掺杂硅、III-V化合物半导体(例如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP)等等。可以在半导体衬底24中形成浅沟槽隔离(STI)区域(未示出)，以隔离半导体衬底24中的有源区域。
根据一些实施例，集成电路器件26可以包括晶体管、电阻器、电容器、二极管等。根据替代实施例，晶圆20用于形成内插件(不含有源器件)，并且衬底24可以是半导体衬底或电介质衬底。
晶体管28(是集成电路器件26的一部分)被图示为表示集成电路器件26。根据一些实施例，晶体管28包括栅极堆叠30、栅极堆叠30旁边的源极/漏极区域32、源极/漏极硅化物区域34A和源极/漏极接触插塞36A。晶体管28可以是平面晶体管、鳍式场效应(FinFET)晶体管、纳米片晶体管、纳米线晶体管等。虚设硅化物区域34B和虚设接触插塞36B也形成在半导体衬底24上。根据一些实施例，虚设硅化物区域34B和源极/漏极硅化物区域34A在共同的形成工艺中形成。源极/漏极接触插塞36A和虚设接触插塞36B也可以在共同的形成工艺中形成。相应的工艺在工艺流200中被示为工艺202，如图28所示。在整个说明书中，源极/漏极接触插塞36A和虚设接触插塞36B被统称为接触插塞36。
层间电介质(ILD)38形成在半导体衬底24之上，其中晶体管的栅极堆叠(例如栅极堆叠30)和源极/漏极接触插塞(例如36A)形成在集成电路器件26中。根据一些实施例，ILD38由以下项形成：氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、氟掺杂硅酸盐玻璃(FSG)等。ILD 38的介电常数(k)值可以大于约3.0。ILD 38可以使用旋涂、可流动化学气相沉积(FCVD)等形成。根据本公开的一些实施例，还可以使用诸如等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)等沉积方法来形成ILD38。
根据本公开的一些实施例，源极/漏极接触插塞36A(也称为有源接触插塞)和虚设接触插塞36B由以下项形成或包括以下项：选自于钨、钴、铝、铜、钛、钽、氮化钛、氮化钽、其合金和/或其多层的导电材料。源极/漏极接触插塞36A和虚设接触插塞36B的形成可以包括：在ILD 38中形成接触开口、将(一种或多种)导电材料填充到接触开口中、以及执行平坦化工艺(例如化学机械抛光(CMP)工艺或机械研磨工艺)以使源极/漏极接触插塞36A和虚设接触插塞36B的顶表面与ILD 38的顶表面齐平。
图2至图6示出了多个电介质层以及接触插塞、金属线、过孔等的多个层的形成。应意识到，所示结构是示例，并且可以采用不同的层方案。例如，与所讨论的示例实施例相比，可能存在不同数量的接触插塞、金属线、ILD层、低k电介质层、非低k电介质层等。
图2示出了ILD 40、有源接触插塞42A和虚设接触插塞42B的形成。相应的工艺在工艺流200中被示为工艺204，如图28所示。在整个说明书中，术语“有源”是指电耦合到集成电路器件并具有电功能的特征，术语“虚设”是指不具有电功能且不用于传导电流的特征。在整个说明书中，源极/漏极接触插塞42A和虚设接触插塞42B被统称为接触插塞42。ILD 40可以由以下电介质材料形成，该电介质材料选自于用于形成ILD 38的相同候选材料组。根据一些实施例，ILD 40可以具有非低k值，同时其也可以具有在约3.0至约3.8或更高范围内的k值。在ILD 38和ILD 40之间可能存在或不存在蚀刻停止层(未示出)。
接触插塞42也可以由类似材料形成，并且具有与源极/漏极接触插塞36类似的结构。接触插塞42的形成工艺还可以包括：在ILD 40中形成接触开口，将(一种或多种)导电材料填充到接触开口中，以及执行平坦化工艺以使接触插塞42的顶表面与ILD 40的顶表面齐平。接触插塞42A和虚设接触插塞42B同时形成，并且共享共同的形成工艺。
参考图3，互连结构44形成在ILD 40和接触插塞42之上。相应的工艺在工艺流200中被示为工艺206，如图28所示。在整个说明书中，互连结构44是指基于低k电介质层形成的互连结构。互连结构44可以包括蚀刻停止层46和电介质层48，以及蚀刻停止层46和电介质层48中的金属线50。金属线50可以被统称为金属层M0。
电介质层48和蚀刻停止层46中金属线50的形成可以包括单镶嵌工艺。金属线50可以包括在共同的工艺中同时形成的金属线50A和虚设金属线50B。在用于形成金属线的单镶嵌工艺中，首先在电介质层48和蚀刻停止层46中形成沟槽(由金属线50占用)，然后用导电材料填充沟槽，导电材料可以包括共形阻挡层和金属材料。阻挡层可以由钛、氮化钛、钽、氮化钽等形成。金属材料可以包括铜、铜合金、钨、钴等。然后执行诸如CMP工艺之类的平坦化工艺以去除导电材料高于电介质层的顶表面的多余部分，使金属线50保留在电介质层48和蚀刻停止层46中。金属线50包括有源金属线50A和虚设金属线50B。
然后通过沉积形成蚀刻停止层52和电介质层54。在电介质层54和蚀刻停止层52中形成过孔56和金属线58(被统称为双镶嵌结构60)。过孔56包括有源过孔56A和虚设过孔56B。金属线58包括有源金属线58A和虚设金属线58B。金属线58可以被统称为金属层M1。双镶嵌结构60可以包括有源双镶嵌结构60A和虚设双镶嵌结构60B，它们在共同的工艺中同时形成。
然后通过在电介质层54之上沉积来形成蚀刻停止层62和电介质层64。在电介质层64和蚀刻停止层62中形成过孔70和金属线72(被统称为双镶嵌结构74)。金属线72可以被统称为金属层M2。过孔70包括有源过孔70A和虚设过孔70B。金属线72包括有源金属线72A和虚设金属线72B。双镶嵌结构74可以包括有源双镶嵌结构74A和虚设双镶嵌结构74B，它们在共同的工艺中同时形成。
在用于形成双镶嵌结构60的双镶嵌工艺中，沟槽和过孔开口两者都形成在电介质层54中，其中过孔开口位于沟槽下方并连接到沟槽。在示例实施例中，形成工艺可以包括在电介质层54之上形成硬掩模(未示出)，其中沟槽形成在硬掩模中。然后形成具有过孔图案的光致抗蚀剂，随后蚀刻电介质层54以形成过孔开口，其中过孔开口延伸至电介质层54的顶表面和底表面之间的中间水平。然后去除光致抗蚀剂。然后使用硬掩模作为蚀刻掩模来蚀刻电介质层54。因此，在电介质层54中形成沟槽(由金属线58占用)。同时形成了沟槽，过孔开口向下延伸至电介质层54的底部，暴露下面的蚀刻停止层52。然后蚀刻蚀刻停止层52以暴露下面的导电特征，例如金属线50。然后用导电材料填充沟槽和过孔开口，导电材料可以包括共形阻挡层和金属材料，这类似于单镶嵌工艺所采用的材料。然后执行平坦化工艺以形成金属线58和过孔56。双镶嵌结构74可以使用类似工艺和类似材料形成，并且可以采用类似工艺，如双镶嵌结构60的形成一样。
蚀刻停止层46、52和62可以包括氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)等。蚀刻停止层46、52和62还可以包括金属氧化物、金属氮化物等。蚀刻停止层46、52和62中的每一个可以是由同质材料形成的单层，或包括由不同材料形成的多个电介质子层的复合层。根据本公开的一些实施例，层46、52和62中的一个或多个可以包括氮化铝(AlN)层、氮化铝层之上的碳氧化硅层和碳氧化硅层之上的氧化铝层。
电介质层48、54和64也被称为金属间电介质(IMD)。根据本公开的一些实施例，互连结构44中的电介质层(包括48、54和64)由低k电介质材料形成。例如，低k电介质材料的电介质常数(k值)可以低于约3.2，并且可以在约2.6和约32之间的范围内。电介质层48、54和64可以包括含碳低k电介质材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等。根据本公开的一些实施例，电介质层48、54和64的形成包括在电介质层中沉积含有成孔剂的(一种或多种)电介质材料，然后执行固化工艺以驱除成孔剂，因此剩余的电介质层48、54和64是多孔的。尽管举例示出了三个IMD，但互连结构44可以包括更多的电介质层(由低k电介质材料形成)。例如，互连结构44可以包括4到8个电介质层和对应的金属层。
图4示出了互连结构76的形成，互连结构76还包括蚀刻停止层、对应的蚀刻停止层之上的电介质层、以及镶嵌结构(金属线和过孔)。相应的工艺在工艺流200中被示为工艺208，如图28所示。根据一些实施例，与互连结构44不同，互连结构76中的电介质层(例如电介质层80和88)由非低k电介质材料形成，这些非低k电介质材料可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、碳氧化硅等。根据替代实施例，跳过互连结构76的形成，并且直接在互连结构44上执行如图5所示的工艺和后续工艺。
根据一些实施例，互连结构76包括通过沉积工艺形成的蚀刻停止层78和电介质层80。在电介质层80和蚀刻停止层78中形成过孔82(包括82A和82B)和金属线84(包括84A和84B)。过孔82和金属线84被统称为双镶嵌结构85。过孔82包括有源过孔82A和虚设过孔82B。金属线84包括有源金属线84A和虚设金属线84B。通过沉积在电介质层80之上形成蚀刻停止层86和电介质层88。在电介质层88和蚀刻停止层86中形成过孔90和金属线92(被统称为双镶嵌结构94)。过孔90包括有源过孔90A和虚设过孔90B。金属线92包括有源金属线92A和虚设金属线92B。互连结构76可以包括更多的电介质层(其基于非低k电介质材料形成)以及其中的金属线和过孔，这些在本文中未示出。例如，互连结构76可以包括4到8个电介质层和对应的金属层。
参考图5，蚀刻停止层96沉积在互连结构76之上。蚀刻停止层96可以由以下项形成或包括以下项：氧化铝、氮化铝、氮氧化硅、氧化硅、氮化硅、碳化硅、碳氧化硅等或其多层。
钝化层98(有时被称为钝化-1或pass-1)形成在蚀刻停止层96之上。相应的工艺在工艺流200中被示为工艺210，如图28所示。根据一些实施例，钝化层98由介电常数等于或大于氧化硅的介电常数的非低k电介质材料形成。钝化层98可以由无机电介质材料形成或包含无机电介质材料，该无机电介质材料可以包括以下材料，该材料选自于以下项并且不限于以下项：未掺杂硅酸盐玻璃(USG)、SiN、SiO2、SiON、SiOC、SiC等、其组合和/或其多层。
参考图6，形成导电特征110(包括有源导电特征110A和虚设导电特征110B)以分别连接到下面的有源特征和虚设特征。相应的工艺在工艺流200中被示为工艺212，如图28所示。根据一些实施例，导电特征110通过单镶嵌工艺形成。形成工艺可以包括：蚀刻钝化层98和下面的蚀刻停止层96以形成开口、沉积导电阻挡部(例如由钛、氮化钛、钽、氮化钽等形成)、和电镀导电材料，例如铜、钨等。然后可以执行CMP工艺以去除多余的导电材料和导电阻挡部，留下导电特征110。根据替代实施例，不是在此阶段形成导电特征110，而是可以在形成如图9所示的穿孔122’之后形成导电特征110。
参考图7，在钝化层98之上形成图案化蚀刻掩模(未示出)。根据一些实施例，图案化蚀刻掩模包括光致抗蚀剂，并且可以包括也可以不包括由TiN、BN等形成的硬掩模。然后执行各向异性蚀刻工艺以形成开口112。相应的工艺在工艺流200中被示为工艺214，如图28所示。所产生的开口112穿透互连结构76和44中的电介质层，并且穿透ILD 40和38等。进一步蚀刻半导体衬底24，使得开口112延伸至衬底24的中间水平，其中中间水平位于半导体衬底24的顶表面24T和底表面24B之间。开口112用于形成穿半导体过孔(TSV，有时也称为穿硅过孔)，因此在下文中被称为TSV开口112。各向异性蚀刻工艺可以包括多种蚀刻工艺，其采用不同的蚀刻气体以蚀刻由不同材料形成的电介质层并蚀刻半导体衬底24。
上述工艺产生电连接结构113和虚设堆叠结构114B和114C。虚设堆叠结构114B和114C被统称为虚设堆叠结构114。电连接结构113用于电连接到集成电路器件26，并且当使用时，有电压和电流在其中流动。虚设堆叠结构114B和114C可以不具有电功能，并且可以不电连接到集成电路器件26。虚设堆叠结构114B和114C中的每一个包括分布在多个电介质层中的多个导电特征。多个导电特征被连接以形成集成特征，该集成特征可以从钝化层98的顶部向下延伸到互连结构44或以下的水平。虚设堆叠结构114B和114C的顶视图形状如图18至图27所示。根据一些实施例，虚设堆叠结构114B和114C是电浮动的。根据替代实施例，虚设堆叠结构114B和114C电接地。例如，电连接到半导体衬底24的虚设堆叠结构114B可以电接地。部分虚设堆叠结构114C可以电接地或电浮动。
虚设堆叠结构包括完全虚设堆叠结构114B和部分虚设堆叠结构114C。完全虚设堆叠结构114B延伸至所有电介质层，随后形成的通孔延伸至这些电介质层中。例如，完全虚设堆叠结构114B延伸到从钝化层98到ILD 38的每一个电介质层中，并且进一步延伸到ILD 38和半导体衬底24之间的任何电介质层中。部分虚设堆叠结构114C是示例部分虚设堆叠结构，该部分虚设堆叠结构从钝化层98向下延伸，并且部分虚设堆叠结构114C的底部高于半导体衬底24的顶表面。因此，部分虚设堆叠结构114C通过至少一个或多个电介质层与半导体衬底24竖直地间隔开。
根据一些实施例，部分虚设堆叠结构114C延伸至互连结构44中的至少一个(并且可以是更多个)低k电介质层。例如，假设互连结构44中的电介质层48、54和64是低k电介质层，并且互连结构76中的电介质层(例如层80和88)是非低k电介质层，部分虚设堆叠结构114C至少穿透互连结构76中的所有非低k电介质层，并且延伸至互连结构44中的至少顶部低k电介质层(例如，层64)。这确保了如图7所示的后续烘焙工艺116中的有效水分消散。可以意识到，部分虚设堆叠结构114C可以延伸到诸如低k电介质层64、54或48之类的任何低k电介质层中并在其中停止，或者可以延伸到ILD 40或ILD 38中并在其中停止(假设在ILD38和半导体衬底24之间存在至少一个电介质层)。例如，在图7中，金属线/焊盘58B和过孔70B被示出为虚线，其表示这些特征可以形成也可以不形成。此外，完全虚设堆叠结构114B和部分虚设堆叠结构114C可以在同一管芯22中形成。在同一管芯22中，还可以存在多个部分虚设堆叠结构114C，这些部分虚设堆叠结构114C以任何组合延伸到不同的低k电介质层和ILD层中。例如，在一个管芯中，可能存在延伸至低k电介质层48中并在其中停止的部分虚设堆叠结构114C、延伸至低k电介质层54中并在其中停止的部分虚设堆叠结构114C、延伸至低k电介质层64中并在其中停止的部分虚设堆叠结构114C、以及完全虚设堆叠结构114B。
电介质层(特别是低k电介质层)可以在先前的工艺(特别是TSV工艺)中吸收水分。由于TSV的尺寸和深度相当大，并且下金属层被封装，所以在TSV工艺(例如开口蚀刻工艺)期间产生的水分在常规结构中难以排出。因此，执行烘焙工艺以去除由电介质层吸收的水分。如图28所示，相应的工艺在工艺流200中被示为工艺216。根据一些实施例，在约300℃至约450℃范围内的温度下执行烘焙工艺。烘焙持续时间可以在约30分钟至约120分钟的范围内。在烘焙工艺期间，从电介质层中去除水分。根据一些实施例，虚设堆叠结构114用作排气隧道，以用于将水分消散到外部环境中。在没有虚设堆叠结构114的情况下，烘焙工艺在去除水分方面不太有效。此外，虚设堆叠结构114还可以用于阻止水分从TSV开口112横向延伸到电介质层的内部部分中。为了允许虚设堆叠结构114有效地用于排气并阻挡水分，虚设堆叠结构114被形成为靠近TSV开口112，例如，间距S1小于约1μm，并且可以在约0.2μm到约0.5μm的范围内。此外，围绕TSV开口112的所有完全虚设堆叠结构114B的总顶视面积TAFD可以等于或大于TSV开口的顶视面积TATSV，使得排气隧道足够大。由于部分虚设堆叠结构114C在排气和阻挡水分方面不太有效，因此可以形成更多的部分虚设堆叠结构114C。例如，围绕TSV开口112的所有部分虚设堆叠结构114C的总顶视面积TAPD可以等于或大于TSV开口112的顶视面积TATSV的2倍。
根据一些实施例，如图7所示，在形成TSV开口112之后和在填充TSV开口112之前执行烘焙工艺116。根据替代实施例，由于虚设堆叠结构114B和114C充当竖直排气隧道，因此也可以在形成TSV开口112之前执行烘焙工艺，例如在图6所示的结构上执行。根据又一替代实施例，也可以在填充TSV开口112以形成穿孔之后执行烘焙工艺。例如，可以在图9所示的结构上执行烘焙工艺。
参考图8，电介质内衬120被沉积。如图28所示，相应的工艺在工艺流200中被示为工艺218。电介质内衬120包括TSV开口112外部的水平部分和延伸至TSV开口112中的竖直部分。根据一些实施例，电介质内衬120由诸如以下项的电介质材料形成或包括这些电介质材料：氮化硅、碳化硅、氮氧化硅、碳氧化硅等或其组合。沉积方法可以包括PECVD、原子层沉积(ALD)、物理气相沉积(PVD)等。根据一些实施例，电介质内衬120具有良好的电隔离和防扩散能力，并且可以防止不想要的物质穿透该电介质内衬120。
电介质内衬120可以是单层电介质层或复合层(包括两个或更多个子层)。例如，电介质内衬120中的子层可以由不同材料形成或包括不同材料，或包括具有不同成分的相同材料。例如，电介质内衬120可以包括氧化硅内衬和氧化硅内衬之上的氮化硅内衬，或可以包括具有不同氮原子百分比的两个SiON层。
图8进一步示出了导电材料122的沉积。导电材料122可以使用PVD、CVD、电镀等形成。如图28所示，相应的工艺在工艺流200中被示为工艺220。导电材料122可以是单层材料，或者可以包括多个层，这些层可以包括由TiN、TaN等形成的阻挡层和由铜、钨、钴等形成的金属材料、或它们的组合。
图9示出了平坦化工艺，其可以是CMP工艺或机械研磨工艺。平坦化工艺使得导电材料122的顶表面平坦化。如图28所示，相应的工艺在工艺流200中被示为工艺222。导电材料122的剩余部分在下文中被称为穿孔122’(也可以替换地称为TSV 122’)。
图10至图12示出了根据一些实施例的上部特征的形成。如图28所示，相应的工艺在工艺流200中被示为工艺224。应意识到，这些工艺是示例，并且本公开考虑到具有不同结构和层的任何其他上部特征。参考图10，根据一些实施例，隔离层124被沉积。隔离层124的材料可以从诸如氮化硅、氧化硅、碳化硅、USG等电介质中选择。
然后蚀刻隔离层124，并且形成导电特征128以延伸到隔离层124中，并且根据一些实施例，导电特征128还可以具有直接在隔离层124之上延伸的一些部分。导电特征128可以包括铜、钨、铝等。多个电介质层130被形成，并且导电特征132被形成以连接到电互连结构113和穿孔122’。然后形成金属焊盘134。金属焊盘134可以是铝垫或铝铜垫，并且可以使用其他金属材料。形成工艺可以包括沉积金属层，然后对金属层进行图案化以留下导电特征金属焊盘134。
接下来，如图11所示，钝化层136被沉积和图案化，使得钝化层136的一些部分覆盖金属焊盘134的边缘部分，并且金属焊盘134的一些部分通过钝化层136中的开口被暴露。然后，例如使用诸如氧化硅、氮氧化硅等含硅电介质材料形成电介质层138。键合焊盘140形成在电介质层138中，并且可以包括铜，所产生的结构如图12所示。
图13至图15示出了用于在半导体衬底24背面形成特征的工艺。如图28所示，相应的工艺在工艺流200中被示为工艺226。参考图13，在半导体衬底24的背面上执行背面研磨工艺，以去除衬底24的一部分，直到TSV 122’被显露。接下来，半导体衬底24略微凹陷(例如，通过蚀刻)，使得TSV 122’从半导体衬底24的背部表面突出，如图14所示。
接下来，如图14所示，电介质层142被沉积，然后进行CMP工艺或机械研磨工艺以重新暴露TSV 122’。因此，TSV 122’也穿透电介质层142。根据一些实施例，电介质层142由氧化硅、氮化硅等形成。
参考图15，然后可以形成RDL 144，该RDL 144包括接触TSV 122’的焊盘部分。根据一些实施例，RDL 144可以由铝、铜、镍、钛等形成。图15进一步示出了电介质层146和电连接器148的形成。根据一些实施例，电连接器148包括焊料区域，该焊料区域可以通过在RDL144的焊盘上电镀或放置焊料球并使焊料球回流而形成。根据替代实施例，电连接器148由非焊接金属材料形成。例如，电连接器148可以被形成为铜焊盘或铜柱，并且均可以包括也可以不包括镍帽盖层。电连接器148可以从周围的电介质层中突出，并且可以用于焊接或直接金属到金属接合。替代地，电连接器148的底表面可以与电介质层146的底表面共面，使得器件管芯22可用于混合接合。尽管RDL 144的一层如图15所示，但在一些实施例中，RDL 144可以包括不止一个金属层。
在随后的工艺中，晶圆20可以通过锯切工艺沿划线150进行分离，并且器件管芯22彼此分隔开。如图28所示，相应的工艺在工艺流200中被示为工艺228。
图16和图17示出了在封装中使用如图15所示的管芯22的示例实施例。参考图16，封装152包括：封装衬底151，以及封装衬底154之上并接合到封装衬底154的内插件156。多个器件管芯和/或封装在封装衬底151之上并接合到封装衬底151。封装/器件管芯可以包括例如片上系统管芯154A和封装154B。在一些实施例中，封装154B还可以包括通过Cu-Cu键合而接合在一起的器件管芯22和22’。
图17示出了器件管芯22和22’的一部分的放大视图。器件管芯22和22’可以通过混合接合进行接合。虚设堆叠结构114B或114C形成在器件管芯22中。尽管虚设堆叠结构114B或114C被示出在连接到凸块的金属层的表面上，但在一些实施例中，虚设堆叠结构114B或114C可以是电浮动的。
图18至图27示出了根据一些实施例的虚设堆叠结构114的顶视图。应意识到，尽管在不同的图中示出了虚设堆叠结构114的不同类型的布置，但这些虚设堆叠结构114和对应的穿孔122’可以以任何组合形成在同一器件管芯中。虚设堆叠结构114中的相邻结构可以彼此具有基本相等的距离或不同的距离。
图18至图20示出了根据一些实施例的虚设堆叠结构114的顶视图，该虚设堆叠结构114可以是完全虚设堆叠结构114B。多个虚设堆叠结构114可以包括完全虚设堆叠结构114B，该完全虚设堆叠结构114B可以延伸至半导体衬底24。比例TAFD/TATSV(即完全虚设堆叠结构114B的总面积TAFD与对应TSV 122’的顶视面积TATSV之比)可以等于或大于约1，并且可以在约1和2之间的范围内。
参考图18，多个虚设堆叠结构114围绕穿孔122’布置。多个虚设堆叠结构114被拉长，并且被布置为对准环绕穿孔122’的环。例如，拉长的虚设堆叠结构114可以具有大于约2或大于5的长宽比。图19示出了根据一些实施例的多个虚设堆叠结构114，其中多个虚设堆叠结构114是非拉长的。虚设堆叠结构114可以具有方形顶视图形状、圆形顶视图形状或长宽比小于约2的矩形形状。图20示出了根据一些实施例的多个虚设堆叠结构114，其中多个虚设堆叠结构114包括拉长和非拉长的虚设堆叠结构的混合物。
图21和图22示出了根据一些实施例的虚设堆叠结构114的顶视图，该虚设堆叠结构114可以是部分虚设堆叠结构114C。完全虚设堆叠结构114B也可以采用这些结构，因此表示符号“114B/114C/(114)”。围绕穿孔122’的多个虚设堆叠结构114被布置为对准两个或更多个环，其中外环包围对应的内环。当使用部分虚设堆叠结构114C时，可以应用这些实施例，尽管这些实施例也可以应用于完全虚设堆叠结构114B。由于部分虚设堆叠结构114C在排气和阻挡水分方面不太有效，因此增加部分虚设堆叠结构114C的数量可以补偿降低的效果。根据一些实施例，比例TAPD/TATSV(即围绕TSV 122’的部分虚设堆叠结构114C的总面积TAPD与TSV 122’的顶视面积TATSV之比)可以大于2，并且可以在大约2到大约3之间的范围内。图21和图22彼此类似，不同之处在于图21示出了虚设堆叠结构114被布置为与圆环对齐，而图22示出了虚设堆叠结构114被布置为与矩形环对齐。
图23示出了一个实施例，其中完全虚设堆叠结构114B(标记为114B1)包围单个穿孔122’，并且其他完全虚设堆叠结构114B(标记为114B2)包围多个穿孔122’。根据一些实施例，虚设堆叠结构114B1的总面积与虚设堆叠结构114B2的总面积之比等于或小于约1。
图24示出了一个实施例，其中部分虚设堆叠结构114C(标记为114C1)包围单个穿孔122’，并且其他完全虚设堆叠结构114B(标记为114B2)包围多个穿孔122’。根据一些实施例，虚设堆叠结构114C1的总面积与虚设堆叠结构114B2的总面积之比大于约2，并且可以在约2到约3之间的范围内。
图25示出了一个实施例，其中完全虚设堆叠结构114B(标记为114B1)包围单个穿孔122’，并且其他部分虚设堆叠结构114C(标记为114C2)包围多个穿孔122’。根据一些实施例，部分虚设堆叠结构114C2的总面积与虚设堆叠结构114B1的总面积之比大于约2，并且可以在约2到约3之间的范围内。
图26和图27示出了形成封闭环的虚设堆叠结构114(可以是完全虚设堆叠结构114B或部分虚设堆叠结构114C)。在图26中，示出了圆环。在图27中，示出了矩形环。类似地，当虚设堆叠结构114为完全虚设堆叠结构时，可存在环绕穿孔122’的单个环。当虚设堆叠结构114是部分虚设堆叠结构时，可存在包围对应的穿孔122’的两个或更多个环，其中外环包围(一个或多个)对应的内环。
本公开的实施例具有一些有利特征。通过在TSV周围形成虚设堆叠结构，虚设堆叠结构可以充当水分排出通道和水分阻挡特征。因此，可以在电介质层中保留较少的水分，并且减少由水分引起的电介质退化。
根据本公开的一些实施例，一种方法包括：在半导体衬底之上形成多个低k电介质层；形成延伸到所述多个低k电介质层中的至少一个低k电介质层的第一多个虚设堆叠结构；在所述多个低k电介质层之上形成多个非低k电介质层；形成延伸到所述多个非低k电介质层中的第二多个虚设堆叠结构，其中，所述第二多个虚设堆叠结构位于所述第一多个虚设堆叠结构中对应的虚设堆叠结构之上，并连接到所述对应的虚设堆叠结构；蚀刻所述多个非低k电介质层、所述多个低k电介质层和所述半导体衬底以形成过孔开口，其中，所述过孔开口被所述第一多个虚设堆叠结构和所述第二多个虚设堆叠结构包围；以及填充所述过孔开口以形成穿孔。在一个实施例中，所述第一多个虚设堆叠结构在所述多个低k电介质层中的一个低k电介质层中包括多个部分，并且所述多个部分彼此分离。在一个实施例中，所述方法还包括：在所述半导体衬底的表面处形成集成电路；以及形成电耦合到所述集成电路的多个电连接结构，其中，所述多个电连接结构以与所述第一多个虚设堆叠结构和所述第二多个虚设堆叠结构相同的工艺形成。在一个实施例中，所述第一多个虚设堆叠结构和所述第二多个虚设堆叠结构是电浮动的。在一个实施例中，所述第一多个虚设堆叠结构和所述第二多个虚设堆叠结构通过小于约1μm的间距与所述过孔开口间隔开。在一个实施例中，所述第一多个虚设堆叠结构延伸至所述半导体衬底。在一个实施例中，所述第一多个虚设堆叠结构的底部高于所述半导体衬底，并且与所述半导体衬底间隔开。在一个实施例中，所述第一多个虚设堆叠结构形成多个环，每个环完全包围所述过孔开口。在一个实施例中，所述方法还包括在包括所述过孔开口的相应晶圆上执行烘焙工艺。
根据本公开的一些实施例，一种结构包括：半导体衬底；多个电介质层，位于所述半导体衬底之上；第一穿孔，穿透所述半导体衬底和所述多个电介质层；以及第一多个虚设堆叠结构，位于所述多个电介质层中，其中，所述第一多个虚设堆叠结构与所述第一穿孔相邻并包围所述第一穿孔。在一个实施例中，所述第一多个虚设堆叠结构是电浮动的。在一个实施例中，所述第一多个虚设堆叠结构分布在所述第一穿孔周围，其中，所述第一多个虚设堆叠结构中相邻的虚设堆叠结构具有基本上相等的距离。在一个实施例中，所述多个电介质层包括：多个低k电介质层；以及多个非低k电介质层，位于所述多个低k电介质层之上，其中，所述第一多个虚设堆叠结构穿透所述多个非低k电介质层，并且延伸到所述多个低k电介质层中的至少一个低k电介质层中。在一个实施例中，所述第一多个虚设堆叠结构穿透所述多个低k电介质层中的所有层，并且延伸至所述半导体衬底。在一个实施例中，所述结构还包括：第二穿孔，穿透所述半导体衬底和所述多个电介质层；以及第二多个虚设堆叠结构，位于所述多个电介质层中，其中，所述第二多个虚设堆叠结构与所述第二穿孔相邻并包围所述第二穿孔，并且其中，所述第二多个虚设堆叠结构在所述多个低k电介质层中的一个低k电介质层中具有底部部分，并且所述底部部分与所述半导体衬底竖直地间隔开。在一个实施例中，所述第一多个虚设堆叠结构停止在所述多个电介质层中的一个电介质层中，并且与所述半导体衬底竖直地间隔开。在一个实施例中，从所述第一多个虚设堆叠结构到所述第一穿孔的间距小于约1μm。
根据本公开的一些实施例，一种结构包括：半导体衬底；多个低k电介质层，位于所述半导体衬底之上；多个非低k电介质层，位于所述多个低k电介质层之上；虚设堆叠结构，穿透所述多个非低k电介质层并进一步延伸到所述多个低k电介质层中的至少一个低k电介质层，其中，所述虚设堆叠结构是电浮动的；以及穿孔，与所述虚设堆叠结构相邻，其中，所述穿孔穿透：所述多个非低k电介质层；所述多个低k电介质层；以及所述半导体衬底。在一个实施例中，所述结构还包括电浮动的多个虚设堆叠结构，其中，所述多个虚设堆叠结构和所述虚设堆叠结构与环绕所述穿孔的环对齐。在一个实施例中，所述虚设堆叠结构穿透所述多个非低k电介质层中的所有层。
前述内容概述了若干个实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应意识到，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文中引入的实施例相同的目的和/或达到与本文中引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1.一种形成半导体结构的方法，包括：
在半导体衬底之上形成多个低k电介质层；
形成延伸到所述多个低k电介质层中的至少一个低k电介质层的第一多个虚设堆叠结构；
在所述多个低k电介质层之上形成多个非低k电介质层；
形成延伸到所述多个非低k电介质层中的第二多个虚设堆叠结构，其中，所述第二多个虚设堆叠结构位于所述第一多个虚设堆叠结构中对应的虚设堆叠结构之上，并连接到所述对应的虚设堆叠结构；
蚀刻所述多个非低k电介质层、所述多个低k电介质层和所述半导体衬底以形成过孔开口，其中，所述过孔开口被所述第一多个虚设堆叠结构和所述第二多个虚设堆叠结构包围；以及
填充所述过孔开口以形成穿孔。
示例2.根据示例1所述的方法，其中，所述第一多个虚设堆叠结构在所述多个低k电介质层中的一个低k电介质层中包括多个部分，并且所述多个部分彼此分离。
示例3.根据示例1所述的方法，还包括：
在所述半导体衬底的表面处形成集成电路；以及
形成电耦合到所述集成电路的多个电连接结构，其中，所述多个电连接结构以与所述第一多个虚设堆叠结构和所述第二多个虚设堆叠结构相同的工艺形成。
示例4.根据示例1所述的方法，其中，所述第一多个虚设堆叠结构和所述第二多个虚设堆叠结构是电浮动的。
示例5.根据示例1所述的方法，其中，所述第一多个虚设堆叠结构和所述第二多个虚设堆叠结构通过小于约1μm的间距与所述过孔开口间隔开。
示例6.根据示例1所述的方法，其中，所述第一多个虚设堆叠结构延伸至所述半导体衬底。
示例7.根据示例1所述的方法，其中，所述第一多个虚设堆叠结构的底部高于所述半导体衬底，并且与所述半导体衬底间隔开。
示例8.根据示例1所述的方法，其中，所述第一多个虚设堆叠结构形成多个环，每个环完全包围所述过孔开口。
示例9.根据示例1所述的方法，还包括在包括所述过孔开口的相应晶圆上执行烘焙工艺。
示例10.一种半导体结构，包括：
半导体衬底；
多个电介质层，位于所述半导体衬底之上；
第一穿孔，穿透所述半导体衬底和所述多个电介质层；以及
第一多个虚设堆叠结构，位于所述多个电介质层中，其中，所述第一多个虚设堆叠结构与所述第一穿孔相邻并包围所述第一穿孔。
示例11.根据示例10所述的结构，其中，所述第一多个虚设堆叠结构是电浮动的。
示例12.根据示例10所述的结构，其中，所述第一多个虚设堆叠结构分布在所述第一穿孔周围，其中，所述第一多个虚设堆叠结构中相邻的虚设堆叠结构具有基本上相等的距离。
示例13.根据示例10所述的结构，其中，所述多个电介质层包括：
多个低k电介质层；以及
多个非低k电介质层，位于所述多个低k电介质层之上，其中，所述第一多个虚设堆叠结构穿透所述多个非低k电介质层，并且延伸到所述多个低k电介质层中的至少一个低k电介质层中。
示例14.根据示例13所述的结构，其中，所述第一多个虚设堆叠结构穿透所述多个低k电介质层中的所有层，并且延伸至所述半导体衬底。
示例15.根据示例14所述的结构，还包括：
第二穿孔，穿透所述半导体衬底和所述多个电介质层；以及
第二多个虚设堆叠结构，位于所述多个电介质层中，其中，所述第二多个虚设堆叠结构与所述第二穿孔相邻并包围所述第二穿孔，并且其中，所述第二多个虚设堆叠结构在所述多个低k电介质层中的一个低k电介质层中具有底部部分，并且所述底部部分与所述半导体衬底竖直地间隔开。
示例16.根据示例10所述的结构，其中，所述第一多个虚设堆叠结构停止在所述多个电介质层中的一个电介质层中，并且与所述半导体衬底竖直地间隔开。
示例17.根据示例10所述的结构，其中，从所述第一多个虚设堆叠结构到所述第一穿孔的间距小于约1μm。
示例18.一种半导体结构，包括：
半导体衬底；
多个低k电介质层，位于所述半导体衬底之上；
多个非低k电介质层，位于所述多个低k电介质层之上；
虚设堆叠结构，穿透所述多个非低k电介质层并进一步延伸到所述多个低k电介质层中的至少一个低k电介质层，其中，所述虚设堆叠结构是电浮动的；以及
穿孔，与所述虚设堆叠结构相邻，其中，所述穿孔穿透：
所述多个非低k电介质层；
所述多个低k电介质层；以及
所述半导体衬底。
示例19.根据示例18所述的结构，还包括电浮动的多个虚设堆叠结构，其中，所述多个虚设堆叠结构和所述虚设堆叠结构与环绕所述穿孔的环对齐。
示例20.根据示例18所述的结构，其中，所述虚设堆叠结构穿透所述多个非低k电介质层中的所有层。

Claims (10)

1.一种形成半导体结构的方法，包括：
在半导体衬底之上形成多个低k电介质层；
形成延伸到所述多个低k电介质层中的至少一个低k电介质层的第一多个虚设堆叠结构；
在所述多个低k电介质层之上形成多个非低k电介质层；
形成延伸到所述多个非低k电介质层中的第二多个虚设堆叠结构，其中，所述第二多个虚设堆叠结构位于所述第一多个虚设堆叠结构中对应的虚设堆叠结构之上，并连接到所述对应的虚设堆叠结构；
蚀刻所述多个非低k电介质层、所述多个低k电介质层和所述半导体衬底以形成过孔开口，其中，所述过孔开口被所述第一多个虚设堆叠结构和所述第二多个虚设堆叠结构包围；以及
填充所述过孔开口以形成穿孔。
2.根据权利要求1所述的方法，其中，所述第一多个虚设堆叠结构在所述多个低k电介质层中的一个低k电介质层中包括多个部分，并且所述多个部分彼此分离。
3.根据权利要求1所述的方法，还包括：
在所述半导体衬底的表面处形成集成电路；以及
形成电耦合到所述集成电路的多个电连接结构，其中，所述多个电连接结构以与所述第一多个虚设堆叠结构和所述第二多个虚设堆叠结构相同的工艺形成。
4.根据权利要求1所述的方法，其中，所述第一多个虚设堆叠结构和所述第二多个虚设堆叠结构是电浮动的。
5.根据权利要求1所述的方法，其中，所述第一多个虚设堆叠结构和所述第二多个虚设堆叠结构通过小于约1μm的间距与所述过孔开口间隔开。
6.根据权利要求1所述的方法，其中，所述第一多个虚设堆叠结构延伸至所述半导体衬底。
7.根据权利要求1所述的方法，其中，所述第一多个虚设堆叠结构的底部高于所述半导体衬底，并且与所述半导体衬底间隔开。
8.根据权利要求1所述的方法，其中，所述第一多个虚设堆叠结构形成多个环，每个环完全包围所述过孔开口。
9.一种半导体结构，包括：
半导体衬底；
多个电介质层，位于所述半导体衬底之上；
第一穿孔，穿透所述半导体衬底和所述多个电介质层；以及
第一多个虚设堆叠结构，位于所述多个电介质层中，其中，所述第一多个虚设堆叠结构与所述第一穿孔相邻并包围所述第一穿孔。
10.一种半导体结构，包括：
半导体衬底；
多个低k电介质层，位于所述半导体衬底之上；
多个非低k电介质层，位于所述多个低k电介质层之上；
虚设堆叠结构，穿透所述多个非低k电介质层并进一步延伸到所述多个低k电介质层中的至少一个低k电介质层，其中，所述虚设堆叠结构是电浮动的；以及
穿孔，与所述虚设堆叠结构相邻，其中，所述穿孔穿透：
所述多个非低k电介质层；
所述多个低k电介质层；以及
所述半导体衬底。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230005847A1 (en) * 2021-07-01 2023-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy Stacked Structures Surrounding TSVS and Method Forming the Same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9275933B2 (en) * 2012-06-19 2016-03-01 United Microelectronics Corp. Semiconductor device
BR112015022987A2 (pt) * 2013-03-15 2017-07-18 Olive Medical Corp visualização de trocarte com prisma integrado para uso com endoscópio angulado
CN108292626B (zh) * 2015-12-23 2024-03-08 英特尔公司 在双侧互连器件上制作和使用穿硅过孔
DE102018124695A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrieren von Passivvorrichtungen in Package-Strukturen
US10535636B2 (en) * 2017-11-15 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrating passive devices in package structures
US10930333B2 (en) * 2018-08-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory cell
US11121025B2 (en) * 2018-09-27 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Layer for side wall passivation
KR20210029966A (ko) * 2019-09-09 2021-03-17 삼성전자주식회사 집적된 표준 셀 구조를 포함하는 집적 회로
US11823989B2 (en) * 2020-07-17 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-liner TSV structure and method forming same
US11908836B2 (en) * 2021-01-13 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of manufacturing semiconductor package
US11756933B2 (en) * 2021-02-12 2023-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Inactive structure on SoIC
US20230005847A1 (en) * 2021-07-01 2023-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy Stacked Structures Surrounding TSVS and Method Forming the Same
US20230031333A1 (en) * 2021-07-30 2023-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Device level thermal dissipation
US20230154837A1 (en) * 2021-11-17 2023-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer Bonding Incorporating Thermal Conductive Paths

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230005847A1 (en) * 2021-07-01 2023-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy Stacked Structures Surrounding TSVS and Method Forming the Same

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